KR20080048757A - 저항성 메모리 소자 및 그 제조방법 - Google Patents

저항성 메모리 소자 및 그 제조방법 Download PDF

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KR20080048757A
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이은홍
조중래
허지현
이효석
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삼성전자주식회사
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Abstract

저항성 메모리 소자 및 그 제조방법에 관해 개시되어 있다. 개시된 본 발명의 저항성 메모리 소자는 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 저항성 메모리 소자로서, 상기 스토리지 노드는, 순차적으로 적층된 제1 전극, 저항 변화층 및 제2 전극을 포함하고, 상기 제1 및 제2 전극 중 적어도 하나는 상기 저항 변화층으로 돌출된 돌출부를 갖는 것을 특징으로 한다. 이러한 본 발명의 저항성 메모리 소자에서는 세트(set)/리세트(reset)시 상기 돌출부에 전기장이 집중되어 저항 변화를 일으키는 전압 분포가 줄어든다.

Description

저항성 메모리 소자 및 그 제조방법{Resistive random access memory device and method of manufacuring the same}
도 1a는 종래의 저항성 메모리 소자에 구비되는 스토리지 노드를 보여주는 단면도이다.
도 1b는 도 1a의 스토리지 노드를 구비하는 종래의 저항성 메모리 소자의 전류-전압 특성을 보여주는 그래프이다.
도 2는 본 발명의 실시예에 따른 저항성 메모리 소자를 보여주는 단면도이다.
도 3은 도 2에 도시한 스토리지 노드를 확대하여 보여주는 단면도이다.
도 4a 내지 도 4c는 본 발명의 제1 실시예에 따른 스토리지 노드의 형성방법을 단계별로 보여주는 단면도이다.
도 5a 및 도 5b는 본 발명의 제2 실시예에 따른 스토리지 노드의 형성방법을 단계별로 보여주는 단면도이다.
도 6a 및 도 6b는 본 발명의 제3 실시예에 따른 스토리지 노드의 형성방법을 단계별로 보여주는 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
P : 돌출부 S : 스토리지 노드
40 : 하부전극 50 : 저항 변화층
60 : 상부전극 100 : 기판
110 : 게이트 120, 130 : 제1 및 제2 불순물 영역
140 : 층간절연막 150 : 콘택홀
160 : 도전성 플러그
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로서, 보다 자세하게는 저항성 메모리 소자 및 그 제조방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)은 집적도가 높고 동작 속도가 빠른 이점이 있는 반면, 전원이 꺼지면 저장된 데이타가 소실되는 단점이 있다. 비휘발성 메모리 소자는 이러한 DRAM의 단점을 해소시킨 것으로서, 최근 다양한 비휘발성 메모리 소자가 소개되고 있다. 그 중에서 RRAM(Resistive random access memory)은 DRAM과 같이 집적도가 높고 동작 속도가 빠른 비휘발성 메모리 소자로서 주목받고 있다.
RRAM은 저항이 특정 전압에서 크게 달라지는 저항 변화 물질, 예컨대 전이 금속 산화물의 저항 변화 특성을 이용한 것이다. 즉, 저항 변화 물질에 세트 전압(set voltage) 이상의 전압이 인가되면 상기 저항 변화 물질의 저항이 낮아진다. 이때를 온(ON) 상태라 한다. 그리고 저항 변화 물질에 리세트 전압(reset voltage) 이상의 전압이 인가되면 상기 저항 변화 물질의 저항이 높아진다. 이때를 오프(OFF) 상태라 한다.
RRAM의 스토리지 노드(storage node)는 하부전극, 상기 저항 변화 물질로 형성된 저항 변화층 및 상부전극이 차례로 적층된 구조를 갖는다.
도 1a는 종래의 RRAM에 구비되는 스토리지 노드를 보여준다.
도 1a를 참조하면, 스토리지 노드(s)는 하부전극(10), 저항 변화층(20) 및 상부전극(30)이 차례로 적층되어 구성된다. 하부전극(10) 및 상부전극(30)은 백금(Pt)으로 형성되고, 저항 변화층(20)은 니켈 산화물(NiOX)층으로 형성된다. 하부전극(10) 및 상부전극(30) 사이에 인가되는 전압에 따라 저항 변화층(20) 내에 전류 경로(current path)(CP1...CP5 또는 CP6)가 형성되거나, 형성된 전류 경로(CP1...CP5 또는 CP6)가 사라진다. 전류 경로(CP1...CP5 또는 CP6)는 입자 경계(grain boundary)를 따라 발생된다.
그런데, 도 1a에서 볼 수 있듯이, 종래의 RRAM에서 전류 경로(CP1...CP5 또는 CP6)는 형성된 위치와 크기가 다르다. 전류 경로(CP1...CP5 또는 CP6)는 모두 다른 전압에서 형성된 것이다. 이와 같이, 서로 다른 인가 전압에서 전류 경로가 형성되므로 저항 변화층(20)의 저항 변화를 일으키는 전압의 분포는 도 1b에서 볼 수 있듯이 넓어진다.
도 1b를 참조하면, 종래의 RRAM은 명확히 두 개의 서로 다른 저항 상태를 갖지만, 두 저항 상태가 변화하기 시작하는 전압의 범위가 과도하게 넓은 것을 알 수 있다. 이러한 사실은 그래프에서 A 영역의 가로 폭이 넓은 것으로부터 알 수 있다.
이와 같이, 저항 변화를 일으키는 전압의 분포가 넓은 경우, 저항 변화층(20)의 저항 변화를 제한된 전압 범위에서 재현하기 어렵다. 이것은 동일한 인가 전압에서 저항 변화층(20)이 동일한 저항 상태를 갖고 있어야 하는데, 실제는 그렇지 않을 수 있음을 의미한다. 그러므로 종래의 RRAM으로부터 읽은 데이터에 대해서 신뢰성을 갖기 어렵다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 저항 변화를 일으키는 전압의 분포를 줄여 신뢰성을 개선한 저항성 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 저항성 메모리 소자의 제조방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 저항성 메모리 소자로서, 상기 스토리지 노드는, 순차적으로 적층된 제1 전극, 저항 변화층 및 제2 전극을 포함하고, 상기 제1 및 제2 전극 중 적어도 하나는 상기 저항 변화층으로 돌출된 돌출부를 갖는 것을 특징으로 하는 저항성 메모리 소자를 제공한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 저항성 메모리 소자의 제조방법으로서, 상기 스 토리지 노드를 형성하는 단계는, 제1 전극 및 저항 변화층을 차례로 형성하는 단계; 상기 저항 변화층의 상부면에 상기 저항 변화층의 입계(grain boundary)를 따라 형성되는 홈을 형성하는 단계; 및 상기 저항 변화층 상에 상기 홈을 채우는 제2 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 저항성 메모리 소자의 제조방법을 제공한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 저항성 메모리 소자의 제조방법으로서, 상기 스토리지 노드를 형성하는 단계는, 제1 전극을 형성하는 단계; 상기 제1 전극 상에 저항 변화층을 형성하는 단계; 상기 저항 변화층 상에 제2 전극을 형성하는 단계; 및 상기 제1 및 제2 전극 중 어느 하나로부터 상기 저항 변화층으로 돌출된 돌출부가 형성되도록 상기 제1 및 제2 전극에 바이어스 전압을 인가하는 단계;를 포함하는 것을 특징으로 하는 저항성 메모리 소자의 제조방법을 제공한다.
여기서, 상기 저항 변화층을 형성하는 단계와 상기 제2 전극을 형성하는 단계 사이에 상기 저항 변화층의 상부면를 식각하여 홈을 형성하는 단계를 더 포함할 수 있다.
상기 저항 변화층을 형성하는 단계와 상기 제2 전극을 형성하는 단계 사이에 상기 저항 변화층 내에 이온을 도핑하는 단계를 더 포함할 수 있다.
상기 이온은 상기 저항 변화층의 국부 영역에만 도핑할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 저항성 메모리 소자의 제조방법으로서, 상기 스 토리지 노드를 형성하는 단계는, 제1 전극을 형성하는 단계; 상기 제1 전극 상에 금속 입자를 형성하는 단계; 상기 제1 전극 상에 상기 금속 입자를 덮는 저항 변화층을 형성하는 단계; 및 상기 저항 변화층 상에 제2 전극을 형성하는 단계;를 포함하고, 상기 저항 변화층을 형성하는 과정에서 상기 금속 입자는 용융되어 상기 제1 전극 상에 상기 저항 변화층으로 향하는 돌출부가 형성되는 것을 특징으로 하는 저항성 메모리 소자의 제조방법을 제공한다.
여기서, 상기 금속 입자는 서로 다른 크기를 갖는 제1 및 제2 금속 입자를 포함할 수 있다.
상기 금속 입자를 형성하는 단계는, 상기 금속 입자와 용매의 혼합액을 상기 제1 전극 상에 도포하는 단계; 및 상기 용매를 기화시키는 단계;를 더 포함할 수 있다.
상기 저항 변화층은 스퍼터링 방식으로 형성할 수 있다.
이러한 본 발명을 이용하면, 저항 변화를 일으키는 전압 분포를 줄일 수 있다.
이하, 본 발명의 실시예에 따른 저항성 메모리 소자 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 도면들에서 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
도 2는 본 발명의 실시예에 따른 저항성 메모리 소자(이하, 본 발명의 RRAM)를 보여준다.
도 2를 참조하면, 기판(100) 상에 게이트(110)가 존재하고, 게이트(110) 양측의 기판(100)에 제1 및 제2 불순물 영역(120, 130)이 존재한다. 제1 및 제2 불순물 영역(120, 130) 중 어느 하나는 소오스이고, 나머지는 드레인이다. 게이트(110)와 제1 및 제2 불순물 영역(120, 130)은 트랜지스터를 구성한다. 기판(100) 상에 상기 트랜지스터를 덮는 층간절연층(140)이 형성되어 있다. 층간절연층(140)에 제1 불순물 영역(120)을 노출시키는 콘택홀(150)이 형성되어 있고, 콘택홀(150)은 도전성 플러그(160)로 채워져 있다. 층간절연층(160) 상에 도전성 플러그(160)의 노출된 부분을 덮는 스토리지 노드(S)가 형성되어 있다. 스토리지 노드(S)는 순차적으로 적층된 하부전극(40), 저항 변화층(50) 및 상부전극(60)을 포함한다. 도시하지는 않았지만, 제2 불순물 영역(130)과 전기적으로 콘택되는 비트라인이 형성된다. 게이트(110) 및 상기 비트라인에 인가되는 전압에 따라, 하부전극(40)에 전압이 인가될 수 있고, 하부전극(40) 및 상부전극(60)에 인가되는 전압에 따라, 저항 변화층(50) 내의 전류 경로 형성 여부가 결정된다.
도 3은 본 발명의 RRAM에 구비되는 스토리지 노드(S)를 보여준다.
도 3을 참조하면, 하부전극(40)과 상부전극(50) 중 적어도 하나는 저항 변화층(50)으로 돌출된 돌출부(P)를 갖는다.
하부전극(40) 및 상부전극(60)은 Pt, Ni, W, Au, Ag, Cu, Ti 및 Zn로 이루어진 군중 어느 하나로 형성할 수 있다. 저항 변화층(50)은 SixOy, NbxOy, TixOy, VxOy, AlxOy 및 NiOx와 같은 2원계 산화물, SrTiOx 및 SrZrOx와 같은 3원계 산화물 또는 Pr1 - XCrXMnO3(PCMO)와 같은 4원계 산화물로 형성할 수 있다.
본 발명의 RRAM에 구비되는 스토리지 노드(S)에서는 돌출부(P)가 형성된 위치에서 하부전극(40)과 상부전극(60)의 거리가 가장 가깝다. 따라서, 세트(set)/리세트(reset)를 위해 하부전극(40) 및 상부전극(60)에 전압을 인가하면, 도 3에 도시된 바와 같이, 돌출부(P)에 전기장이 집중되어 그 부분에서 전류 경로(CP)가 형성된다. 세트/리세트 동작을 여러 번 반복하더라도 전류 경로(CP)는 같은 위치에서 형성된다. 이에 따라, 저항 변화를 일으키는 전압의 분포가 크게 감소하고, 소자의 신뢰성이 개선된다.
또한 본 발명의 RRAM에서는 돌출부(P)로 인해 전류 경로의 생성이 용이하기 때문에, 세트/리세트 전압이 낮아진다.
이하에서는 상술한 본 발명의 RRAM에 구비된 스토리지 노드(S)의 형성방법을 설명한다.
도 4a 내지 도 4c는 본 발명의 제1 실시예에 따른 스토리지 노드의 형성방법을 단계별로 보여준다.
도 4a를 참조하면, 기판(미도시) 상에 하부전극(40) 및 저항 변화층(50)을 차례로 형성한다. 저항 변화층(50)은 다수의 입자(grain)를 포함한다.
도 4b를 참조하면, 저항 변화층(50)의 표면을 화학적으로 식각하여 상기 표면에 홈(C)을 형성한다. 이때, 홈(C)은 상기 입자 경계(grain boundary)(이하, 입계)를 따라 여러 개 형성될 수 있다. 이것은 상기 입계를 통한 식각 용액(또는, 가 스)의 침투가 용이하기 때문이다. 상기 입계들 중에서 가장 취약한 입계 부분에서 식각이 가장 빠르게 진행되기 때문에, 저항 변화층(50) 표면의 특정 부분에서 가장 깊은 홈이 형성될 수 있다.
도 4c를 참조하면, 저항 변화층(50) 상에 홈(C)을 매립하도록 상부전극(60)을 형성한다. 이때, 상부전극(60)의 형성방법에 따라 홈(C)에 미충전(unfilled) 공간이 존재할 수도 있다. 그러나 상부전극(60)이 단차 피복성(step coverage)이 우수한 방법으로 형성되면, 도시된 바와 같이 홈(C)은 완전 매립될 수 있다. 이렇게하여 저항 변화층(50)으로 돌출된 돌출부(P)를 갖는 상부전극(60)이 형성된다.
이 경우, 다수의 홈(C) 중에서 가장 깊은 홈에 가장 큰 돌출부(P)가 만들어지는 바, 하부전극(40)과 상부전극(60) 사이에는 한 개의 전류 경로가 형성된다. 큰 돌출부(P)가 2개 이상 존재할 수 있으나, 그 수는 매우 적기 때문에, 그에 따른 전압 분포는 작다.
도 5a 및 도 5b는 본 발명의 제2 실시예에 따른 스토리지 노드의 형성방법을 단계별로 보여준다.
도 5a를 참조하면, 기판(미도시) 상에 하부전극(40)과 저항 변화층(50)을 차례로 형성한다. 저항 변화층(50)은 표면 거칠기(roughness)로 인해 표면에 깊이가 다른 홈이 존재한다. 저항 변화층(50)은 다수의 입자를 포함하고, 입계 부분에 다수의 잉여 이온을 갖는다. 저항 변화층(50)을 NiOx로 형성하는 경우, 입계 부분에 존재하는 잉여 이온은 Ni2 +이고, 이들은 높은 이동도(mobility)를 갖는다.
계속해서, 저항 변화층(50) 상에 상부전극(60)을 형성한다. 이때, 저항 변화층(50)의 표면에 존재하는 홈 중에서 깊은 홈에는 상부전극(60)이 채워지지 않은 미충전(unfilled) 공간이 존재할 수 있다.
상부전극(60)을 형성한 다음, 도 5b에 도시한 바와 같이, 하부전극(40) 및 상부전극(60)에 바이어스 전압을 인가한다. 예컨대, 상부전극(60)에 음의 전압을 인가하고, 하부전극(40)에 양의 전압을 인가한다. 이 경우, 상부전극(60)으로 전자가 공급되고, 상기 공급된 전자는 저항 변화층(50)으로 이동(migration)된다. 상기 전자 이동의 용이성은 상부전극(60)의 재질에 따라 달라질 수 있는데, 상기 전자 이동의 용이성을 위해서는 상부전극(60)은 Ni 또는 Cu로 형성될 수 있다.
상기 전자 이동은 주로 상기 미충전 공간을 통해 발생되는데, 이것은 상기 미충전 공간은 일종의 결함(defect)으로서 그를 통한 전자의 이동이 용이하기 때문이다. 저항 변화층(50)으로 이동된 상기 전자는 상기 잉여 이온과 반응을 일으킨다. 예컨대, Ni2 +와 e-가 반응하는 환원반응이 일어나, Ni가 생성된다. 이러한 반응은 상기 미충전 공간에서 일어난다. 환원된 Ni는 상기 미충전 공간의 상부전극(60)에 결합된다. 이러한 과정을 통해서 상기 미충전 공간은 상부전극(60)으로 채워지지게 된다. 이 결과, 저항 변화층(50)으로 돌출된 돌출부(P)를 갖는 상부전극(60)이 형성된다.
한편, 저항 변화층(50)을 형성한 후, 상부전극(60)을 형성하기 전, 저항 변화층(50)의 소정 영역에 소정의 이온, 예컨대 Ni 이온을 도핑하여 상기 소정 영역 의 잉여 이온 농도를 높여줄 수 있다. 이에 따라, 저항 변화층(50)의 상기 소정 영역에 보다 큰 돌출부(P)가 형성될 수 있다. 이러한 도핑 공정은 선택적이다.
또한, 저항 변화층(50)을 형성한 후, 상부전극(60)을 형성하기 전, 저항 변화층(50)의 표면을 식각하여 표면 거칠기 정도를 조절할 수도 있다. 즉, 상기 제1 실시예에서와 유사하게 저항 변화층(50)에 깊은 홈을 형성한 후에 상부전극(60)을 형성할 수도 있다.
도 6a 및 도 6b는 본 발명의 제3 실시예에 따른 스토리지 노드의 형성방법을 단계별로 보여준다.
도 6a를 참조하면, 기판(미도시) 상에 하부전극(40)을 형성하고, 하부전극(40) 상에 다수의 금속 입자(metal particle)(5)와 용매의 혼합액을 도포한 후, 상기 용매를 기화시켜 제거한다. 이때, 상기 혼합액에 함유되는 금속 입자(5)의 양을 조절함으로써, 다수의 금속 입자(5)는 하나의 층을 이루지 못하도록 분리되게 형성되는 것이 바람직하다. 또한 다수의 금속 입자(5)는 명확히 구분되는 적어도 두 가지 크기를 가지는 것이 바람직하다. 즉, 하부전극(40) 상에 큰 금속 입자와 작은 금속 입자가 분리되게 형성된다. 가장 큰 금속 입자가 형성되는 부분에 가장 큰 돌출부가 형성된다.
도 6b를 참조하면, 금속 입자(5) 및 하부전극(40) 상에 저항 변화층(50)을 형성한다. 저항 변화층(50)을 NiOx로 형성하는 경우, 기판(미도시)을 400∼600℃ 정도로 가열시킨 상태에서 저항 변화층(50)을 증착한다. 이때, 금속 입자(5)가 일부 용융(melting)되어 금속 입자(5)와 하부전극(40) 간의 접착력이 향상되고, 금속 입자의 형태는 뾰족하게 변한다. 저항 변화층(50)을 스퍼터링(sputtering) 방법으로 형성하면, 기판(미도시)의 45°및 135°방향으로 금속 입자(5)의 측면이 일부 식각되므로 돌출부(P1∼P3)의 끝부분은 더욱 첨예해진다. 이렇게 해서, 하부전극(40)에 저항 변화층(50)을 향하는 돌출부(P1∼P3)가 형성된다.
한편, 저항 변화층(50)을 형성하기 전, 별도의 어닐링(annealing) 공정으로 금속 입자(5)의 일부를 용융시킬 수도 있다. 즉, 금속 입자(5)를 형성하는 단계와 저항 변화층(50)을 형성하는 단계 사이에 금속 입자(5) 및 하부전극(40)을 어닐링하는 단계를 더 수행할 수 있다.
저항 변화층(50)을 형성한 다음, 저항 변화층(50) 상에 상부전극(60)을 형성한다. 이렇게 해서 저항 변화층(50)으로 돌출된 돌출부(P1∼P3)를 갖는 하부전극(60)을 포함하는 스토리지 노드(S1)가 형성된다. 스토리지 노드(S1)에서 전류 경로는 돌출부(P1∼P3) 중 가장 큰 돌출부(P2)와 상부전극(60) 사이에 형성된다.
본 발명의 제1 내지 제3 실시예에 따른 스토리지 노드의 형성방법 중 적어도 두 가지 방법이 결합될 수 있고, 경우에 따라서는 하부전극(40) 및 상부전극(60) 모두에 저항 변화층(50)으로 돌출되는 돌출부가 구비될 수도 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 스토리지 노드(S)의 구성 요소가 보다 다양화될 수 있고, 스토리지 노드(S)의 구조가 달라질 수 있음을 알 수 있을 것이다. 하부전극(40)과 저항 변화층(50) 사이 및 상부전극(60)과 저항 변화층(50) 사이에 다른 막들이 개재될 수 있고, 하부전극(40)과 상부전극(60)은 모두 배선 형태로 서로 직교하게 형성될 수 있다. 또한, 상기 스위칭 소자는 트랜지스터가 아닌 다른 스위칭 소자, 예컨대 다이오드일 수도 있다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 RRAM에서는 하부전극(40) 또는/및 상부전극(60)으로부터 저항 변화층(50)으로 돌출된 돌출부(P)가 형성되어 있다. 그러므로 세트/리세트시 돌출부(P)에 전기장이 집중되어 돌출부(P)와 그 맞은 편의 전극 사이에 전류 경로(CP)가 형성된다. 이렇게 형성된 전류 경로(CP)는 재현성이 우수하므로 저항 변화를 일으키는 전압의 분포는 크게 감소될 수 있다. 그러므로 소자의 신뢰성이 개선된다.
또한, 본 발명의 RRAM에서는 돌출부(P)로 인해 전류 경로(CP)의 생성이 용이하여 낮은 전압에서도 세트/리세트가 가능하기 때문에, 소비 전력을 줄일 수 있다.

Claims (10)

  1. 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 저항성 메모리 소자에 있어서,
    상기 스토리지 노드는,
    순차적으로 적층된 제1 전극, 저항 변화층 및 제2 전극을 포함하고,
    상기 제1 및 제2 전극 중 적어도 하나는 상기 저항 변화층으로 돌출된 돌출부를 갖는 것을 특징으로 하는 저항성 메모리 소자.
  2. 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 저항성 메모리 소자의 제조방법에 있어서,
    상기 스토리지 노드를 형성하는 단계는,
    제1 전극 및 저항 변화층을 차례로 형성하는 단계;
    상기 저항 변화층의 상부면에 상기 저항 변화층의 입계(grain boundary)를 따라 형성되는 홈을 형성하는 단계; 및
    상기 저항 변화층 상에 상기 홈을 채우는 제2 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
  3. 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 저항성 메모리 소자의 제조방법에 있어서,
    상기 스토리지 노드를 형성하는 단계는,
    제1 전극을 형성하는 단계;
    상기 제1 전극 상에 저항 변화층을 형성하는 단계;
    상기 저항 변화층 상에 제2 전극을 형성하는 단계; 및
    상기 제1 및 제2 전극 중 어느 하나로부터 상기 저항 변화층으로 돌출된 돌출부가 형성되도록 상기 제1 및 제2 전극에 바이어스 전압을 인가하는 단계;를 포함하는 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 저항 변화층을 형성하는 단계와 상기 제2 전극을 형성하는 단계 사이에 상기 저항 변화층의 상부면를 식각하여 홈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
  5. 제 3 항에 있어서, 상기 저항 변화층을 형성하는 단계와 상기 제2 전극을 형성하는 단계 사이에 상기 저항 변화층 내에 이온을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 이온은 상기 저항 변화층의 국부 영역에만 도핑하는 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
  7. 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 저항성 메모리 소자의 제조방법에 있어서,
    상기 스토리지 노드를 형성하는 단계는,
    제1 전극을 형성하는 단계;
    상기 제1 전극 상에 금속 입자를 형성하는 단계;
    상기 제1 전극 상에 상기 금속 입자를 덮는 저항 변화층을 형성하는 단계; 및
    상기 저항 변화층 상에 제2 전극을 형성하는 단계;를 포함하고,
    상기 저항 변화층을 형성하는 과정에서 상기 금속 입자는 용융되어 상기 제1 전극 상에 상기 저항 변화층으로 향하는 돌출부가 형성되는 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 금속 입자는 서로 다른 크기를 갖는 제1 및 제2 금속 입자를 포함하는 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
  9. 제 7 항에 있어서, 상기 금속 입자를 형성하는 단계는,
    상기 금속 입자와 용매의 혼합액을 상기 제1 전극 상에 도포하는 단계; 및
    상기 용매를 기화시키는 단계;를 더 포함하는 것을 특징으로 하는 저항성 메모리 소자의 제조방법.
  10. 제 7 항에 있어서, 상기 저항 변화층은 스퍼터링 방식으로 형성하는 것을 특 징으로 하는 저항성 메모리 소자의 제조방법.
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