KR20080048685A - Thin film transistor array substrate and manufacturing method of the same - Google Patents

Thin film transistor array substrate and manufacturing method of the same Download PDF

Info

Publication number
KR20080048685A
KR20080048685A KR1020060118947A KR20060118947A KR20080048685A KR 20080048685 A KR20080048685 A KR 20080048685A KR 1020060118947 A KR1020060118947 A KR 1020060118947A KR 20060118947 A KR20060118947 A KR 20060118947A KR 20080048685 A KR20080048685 A KR 20080048685A
Authority
KR
South Korea
Prior art keywords
gate
electrode
pattern
drain
source
Prior art date
Application number
KR1020060118947A
Other languages
Korean (ko)
Other versions
KR101329447B1 (en
Inventor
채기성
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020060118947A priority Critical patent/KR101329447B1/en
Publication of KR20080048685A publication Critical patent/KR20080048685A/en
Application granted granted Critical
Publication of KR101329447B1 publication Critical patent/KR101329447B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

A TFT(Thin Film Transistor) array substrate and a manufacturing method thereof are provided to form a gate pattern and a source/drain pattern by the same material and the same etching solution. A gate pattern includes a gate line formed on a substrate. A gate electrode(108) is connected with the gate line. A gate pad lower electrode is connected with the gate line. A source drain pattern includes a data line(104) crossed with the gate line. A source electrode(110) is connected with the data line. A drain electrode is located oppositely to the source electrode. A data pad lower electrode is connected with the data line. A conductive metal pattern includes a pixel electrode connected with the drain electrode. A gate pad upper electrode is connected with a gate pad lower electrode. A data pad upper electrode is connected with a data pad lower electrode. The gate pattern and the data pattern include the first metal pattern made of the same materials as the conductive metal pattern. The second metal pattern is overlapped with the first metal pattern.

Description

박막 트랜지스터 어레이 기판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD OF THE SAME} Thin Film Transistor Array Substrate and Method for Manufacturing the Same {THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD OF THE SAME}

도 1a 내지 도 1e는 종래 수평전계인가형 박막 트랜지스터 어레이 기판의 제조공정을 단계적으로 나타내는 단면도. 1A to 1E are cross-sectional views illustrating a manufacturing process of a conventional horizontal field applied thin film transistor array substrate in stages.

도 2는 본 발명의 실시예에 따른 수평전계인가형 액정표시장치의 박막 트랜지스터 어레이 기판을 나타내는 평면도.2 is a plan view illustrating a thin film transistor array substrate of a horizontal field application type liquid crystal display device according to an exemplary embodiment of the present invention.

도 3은 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선을 절취하여 도시한 단면도. 3 is a cross-sectional view taken along line II ′, II-II ′, and III-III ′ of FIG. 2.

도 4a 내지 도 4e는 도 3에 도시된 박막 트랜지스터 어레이 기판의 제조공정을 단계적으로 나타내는 평면도.4A to 4E are plan views showing the manufacturing process of the thin film transistor array substrate shown in FIG.

도 5는 4마스크 공정에 의해 형성된 박막 트랜지스터 어레이 기판을 나타내는 단면도.5 is a cross-sectional view showing a thin film transistor array substrate formed by a four mask process.

<도면의 주요 부분에 대한 부호의 설명>         <Explanation of symbols for the main parts of the drawings>

102 : 게이트 라인 4, 104 : 데이터 라인102: gate line 4, 104: data line

6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극6, 106 thin film transistor 8, 108 gate electrode

10, 110 : 소스 전극 12, 112 : 드레인 전극10, 110: source electrode 12, 112: drain electrode

14, 114 : 활성층 17,117 : 제1 컨택홀14, 114: active layer 17, 117: first contact hole

18, 118 : 화소전극 26, 126 : 게이트 패드부 18, 118: pixel electrodes 26, 126: gate pad portion

28, 128 : 게이트 패드 하부 전극 32,132 : 게이트 패드 상부 전극28, 128: gate pad lower electrode 32,132: gate pad upper electrode

30,130 : 제2 컨택홀 40,140 : 데이터 패드 상부 전극 30,130: second contact hole 40, 140: data pad upper electrode

36,136 : 데이터 패드 하부전극 18,118 : 공통전극36,136: data pad lower electrode 18,118: common electrode

38,138 : 제3 컨택홀 44, 144 : 게이트 절연막 38,138: third contact hole 44, 144: gate insulating film

49,149 : 반도체 패턴 49,149: Semiconductor Pattern

본 발명은 액정표시장치에 관한 것으로, 비용을 절감할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and to a thin film transistor array substrate and a method of manufacturing the same, which can reduce cost.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.The liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. Such liquid crystal display devices are classified into vertical electric field types and horizontal electric field types according to the direction of the electric field for driving the liquid crystal.

수직 전계 인가형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁 은 단점을 가진다.In the vertical field applying liquid crystal display, the common electrode formed on the upper substrate and the pixel electrode formed on the lower substrate are disposed to face each other, and drive the liquid crystal of TN (Twisted Nemastic) mode by a vertical electric field formed therebetween. . The vertical field type liquid crystal display device has an advantage of large aperture ratio, but has a disadvantage of having a narrow viewing angle of about 90 degrees.

수평 전계 인가형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계 인가형 액정 표시 장치에 대하여 상세히 살펴보기로 한다. In the horizontal field application type liquid crystal display, a liquid crystal in an in-plane switch (hereinafter referred to as IPS) mode is driven by a horizontal electric field between a pixel electrode and a common electrode arranged side by side on a lower substrate. Such a horizontal field application liquid crystal display device has an advantage that a viewing angle is about 160 degrees. Hereinafter, the horizontal field application liquid crystal display will be described in detail.

수평 전계 인가형 액정표시장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하부 기판) 및 칼러 필터 어레이 기판(상부 기판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 스페이서에 의해 마련된 액정공간에 채워진 액정을 구비한다. The horizontal field application type liquid crystal display device includes a thin film transistor array substrate (lower substrate) and a color filter array substrate (upper substrate) bonded to each other, a spacer for maintaining a constant cell gap between the two substrates, and a spacer provided by the spacer. A liquid crystal filled in the liquid crystal space is provided.

박막 트랜지스터 어레이 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 라인들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. The thin film transistor array substrate is composed of a plurality of signal lines and thin film transistors for forming a horizontal electric field in pixels, and an alignment film coated thereon for liquid crystal alignment. The color filter array substrate is composed of a color filter for color implementation, a black matrix for preventing light leakage, and an alignment film coated thereon for liquid crystal alignment.

도 1a 내지 도 1e는 수평 전계 인가형 액정표시장치의 박막 트랜지스터 기판의 제조방법을 단계적으로 나타내는 단면도들이다. 도 1a 내지 도 1e는 게이트 패드영역, 데이터 패드영역, 화소전극 및 공통전극이 위치하는 화소영역을 중심으로 나타내었다.1A through 1E are cross-sectional views sequentially illustrating a method of manufacturing a thin film transistor substrate of a horizontal field application liquid crystal display device. 1A to 1E illustrate a pixel area in which a gate pad area, a data pad area, a pixel electrode, and a common electrode are located.

도 1a를 참조하면, 하부기판(42) 상에 게이트 패턴들이 형성된다. Referring to FIG. 1A, gate patterns are formed on the lower substrate 42.

하부기판(42) 상에 스퍼터링 방법 등의 증착방법을 통해 제1 및 제2 금속층으로 이루어지는 게이트 금속층이 형성된다.A gate metal layer formed of the first and second metal layers is formed on the lower substrate 42 through a deposition method such as a sputtering method.

제1 금속층은 알루미늄 네오듐(AlNd)으로 이루어지고, 제2 금속층은 몰리브덴(Mo)으로 이루어진다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정에 의해 포토레지스트 패턴이 형성된다. 포토레지스트 패턴을 마스로 이용한 습식 식각 공정이 실시됨에 따라 게이트 금속층이 패터닝됨으로써 게이트 라인(2), 게이트 전극(8), 공통전극(16) 및 게이트 패드 하부전극(28)을 포함하는 게이트 패턴들이 형성된다. 게이트 패턴들은 알루미늄 네오듐(AlNd)으로 이루어지는 제1 금속패턴(62)과, 몰리브덴(Mo)으로 이루어지며 제1 금속패턴(62)과 중첩되는 제2 금속패턴(64)으로 구성된다. The first metal layer is made of aluminum neodium (AlNd), and the second metal layer is made of molybdenum (Mo). Subsequently, a photoresist pattern is formed by a photolithography process using the first mask. As the wet etching process using the photoresist pattern as a mask is performed, the gate metal layer is patterned to form gate patterns including the gate line 2, the gate electrode 8, the common electrode 16, and the gate pad lower electrode 28. Is formed. The gate patterns include a first metal pattern 62 made of aluminum neodium (AlNd), and a second metal pattern 64 made of molybdenum (Mo) and overlapping the first metal pattern 62.

도 1b를 참조하면, 게이트 패턴들이 형성된 하부기판(42) 상에 게이트 절연막(44), 활성층(14)과 오믹접촉층(48)으로 이루어지는 반도체 패턴(49)이 형성된다. Referring to FIG. 1B, a semiconductor pattern 49 including a gate insulating layer 44, an active layer 14, and an ohmic contact layer 48 is formed on a lower substrate 42 on which gate patterns are formed.

게이트 패턴들이 형성된 하부기판(42) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(44), 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다. The gate insulating layer 44, the amorphous silicon layer, and the n + amorphous silicon layer are sequentially formed on the lower substrate 42 on which the gate patterns are formed through a deposition method such as PECVD or sputtering.

이어서, 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(48)과 활성층(14)을 포함하는 반도체 패턴이 형성된다. 게이트 절연막(44)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. Subsequently, the n + amorphous silicon layer and the amorphous silicon layer are simultaneously patterned by a dry etching process using a photoresist pattern to form a semiconductor pattern including the ohmic contact layer 48 and the active layer 14. As the material of the gate insulating film 44, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used.

도 1c를 참조하면, 반도체 패턴(49)이 형성된 하부 기판(42) 상에 데이터 라인(4), 소스 전극(10), 드레인 전극(12) 및 데이터 패드 하부전극(36)을 포함하는 소스 드레인 패턴이 형성됨과 동시에 게이트 전극(8), 반도체 패턴(49), 소스 전극(10) 및 드레인 전극(12)으로 구성되는 박막 트랜지스터(6)가 형성된다. Referring to FIG. 1C, a source drain including a data line 4, a source electrode 10, a drain electrode 12, and a data pad lower electrode 36 on a lower substrate 42 on which a semiconductor pattern 49 is formed. At the same time as the pattern is formed, the thin film transistor 6 including the gate electrode 8, the semiconductor pattern 49, the source electrode 10, and the drain electrode 12 is formed.

반도체 패턴이 형성된 하부 기판(42) 상에 제3 내지 제5 금속층으로 구성되는 소스 드레인 금속층이 형성된다. 제3 금속층은 몰리브덴(Mo)으로 이루어지고, 제4 금속층은 알루미늄 네오듐(AlNd)으로 이루어지고, 제4 금속층은 다시 몰리브덴(Mo)으로 이루어진다. 이후, 제3 마스크를 이용한 포토리쏘그래피 공정이 실시됨으로써 포토레지스트 패턴이 형성된다. 포토레지스트 패턴을 마스크로 이용한 습식 식각 공정이 실시됨에 따라 제1 내지 제3 금속층이 패터닝됨에 따라 데이터 라인(4), 소스 전극(10), 그 소스 전극(10), 드레인 전극(12) 및 데이터 패드 하부전극(36)을 포함하는 소스/드레인 패턴들이 형성된다. 이후, 건식 식각이 실시됨에 따라 채널부의 오믹접촉층(48)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출됨으로써 박막 트랜지스터(6)가 형성된다. A source drain metal layer including the third to fifth metal layers is formed on the lower substrate 42 on which the semiconductor pattern is formed. The third metal layer is made of molybdenum (Mo), the fourth metal layer is made of aluminum neodium (AlNd), and the fourth metal layer is made of molybdenum (Mo) again. Thereafter, a photolithography process using a third mask is performed to form a photoresist pattern. As the wet etching process using the photoresist pattern as a mask is performed, as the first to third metal layers are patterned, the data line 4, the source electrode 10, the source electrode 10, the drain electrode 12, and data Source / drain patterns including the pad lower electrode 36 are formed. Thereafter, as the dry etching is performed, the ohmic contact layer 48 of the channel part is etched. As a result, the thin film transistor 6 is formed by exposing the active layer 14 of the channel portion.

소스/드레인 패턴들은 몰리브덴(Mo)으로 이루어지며 제3 금속패턴(36a), 알루미늄 네오듐(AlNd)으로 이루어지며 제3 금속패턴(36a) 위에 형성된 제4 금속패턴(36b)과, 몰리브덴(Mo)으로 이루어지며 제4 금속패턴(36b) 위에 형성된 제5 금속패턴(36c)으로 구성된다.The source / drain patterns are made of molybdenum (Mo), made of a third metal pattern 36a, aluminum neodium (AlNd), and formed of a fourth metal pattern 36b formed on the third metal pattern 36a, and molybdenum (Mo). And a fifth metal pattern 36c formed on the fourth metal pattern 36b.

도 1d를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 제1 내지 제3 콘택홀들(17, 30, 38)을 포함하는 보호막(50)이 형성된다. Referring to FIG. 1D, a passivation layer 50 including first to third contact holes 17, 30, and 38 is formed on the gate insulating layer 44 on which the source / drain patterns are formed.

소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착방법으로 보호막(50)이 전면 형성된다. 보호막(50)은 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 내지 제3 컨택홀들(17, 30, 38)이 형성된다. 제1 컨택홀(17)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게 형성되고, 제2 컨택홀(30)은 보호막(50) 및 게이트 절연막(44)을 관통하여 게이트 패드 하부전극(28)이 노출되게 형성된다. 제4 컨택홀(38)은 보호막(50)을 관통하여 데이터 패드 하부전극(36)이 노출되게 형성된다. The passivation layer 50 is entirely formed on the gate insulating layer 44 on which the source / drain patterns are formed by a deposition method such as PECVD. The passivation layer 50 is patterned by a photolithography process and an etching process using a fourth mask to form first to third contact holes 17, 30, and 38. The first contact hole 17 penetrates the passivation layer 50 to expose the drain electrode 12, and the second contact hole 30 penetrates the passivation layer 50 and the gate insulating layer 44 to form a lower portion of the gate pad. The electrode 28 is formed to be exposed. The fourth contact hole 38 is formed through the passivation layer 50 to expose the data pad lower electrode 36.

보호막(50)의 재료로는 게이트 절연막(44)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.As the material of the protective film 50, an inorganic insulating material such as the gate insulating film 44 or an organic insulating material such as an acryl-based organic compound having a low dielectric constant, BCB, or PFCB is used.

도 1e를 참조하면, 보호막(50) 상에 투명전극 패턴들이 형성된다.Referring to FIG. 1E, transparent electrode patterns are formed on the passivation layer 50.

보호막(50) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제5 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(18), 게이트 패드 상부전극(32), 데이터 패드 상부전극(40)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(18)은 제1 컨택홀(17)을 통해 드레인 전극(12)과 전기적으로 접속된다. 게이트 패드 상부전극(32)은 제2 컨택홀(30)을 통해 게이트 패드 하부전극(28)과 전기적으로 접속된다. 데이터 패드 상부 전극(40)은 제3 컨택홀(38)을 통해 데이터 패드 하부전극(36)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)가 이용된다.The transparent electrode material is entirely deposited on the passivation layer 50 by a deposition method such as sputtering. Subsequently, the transparent electrode material is immersed through a photolithography process and an etching process using a fifth mask, thereby forming transparent electrode patterns including the pixel electrode 18, the gate pad upper electrode 32, and the data pad upper electrode 40. Is formed. The pixel electrode 18 is electrically connected to the drain electrode 12 through the first contact hole 17. The gate pad upper electrode 32 is electrically connected to the gate pad lower electrode 28 through the second contact hole 30. The data pad upper electrode 40 is electrically connected to the data pad lower electrode 36 through the third contact hole 38. Indium tin oxide (ITO) is used as the transparent electrode material.

한편, 이러한 종래의 박막 트랜지스터 어레이 기판은 게이트 패턴, 소스 드레인 패턴 및 투명전극 패턴 물질이 각각 다르기 때문에 다양한 금속물질을 마련해야 함에 따른 비용이 증가되는 문제가 있다. 뿐만 아니라, 특히, 화소전극 물질과 게이트 및 소스 드레인 금속들은 서로 전혀 다른 물질로 형성됨으로써 전혀 별개의 습식 식각액에 의해 패터닝된다. 이에 따라, 제조공정이 복잡해지고 비용이 증가되는 문제가 있다.On the other hand, the conventional thin film transistor array substrate has a problem in that the cost of having to provide a variety of metal materials because the gate pattern, the source drain pattern and the transparent electrode pattern materials are different from each other. In addition, in particular, the pixel electrode material and the gate and source drain metals are formed of completely different materials, thereby being patterned by completely separate wet etchant. Accordingly, there is a problem that the manufacturing process is complicated and the cost is increased.

따라서, 본 발명의 목적은 공정을 단순화하고 제조비용을 절감할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다. Accordingly, an object of the present invention is to provide a thin film transistor array substrate and a method of manufacturing the same, which can simplify the process and reduce the manufacturing cost.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 어레이 기판은 기판 위에 형성된 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극 및 상기 게이트 라인과 접속된 게이트 패드 하부전극을 포함하는 게이트 패턴과; 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보는 드레인 전극 및 상기 데이터 라인과 접속된 데이터 패드 하부전극을 포함하는 소스 드레인 패턴과; 상기 드레인 전극과 접속된 화소전극, 상기 게이트 패드 하부전극과 접촉된 게이트 패드 상부전극 및 상기 데이터 패드 하부전극과 접촉된 데이터 패드 상부전극을 포함하는 도전성 금속패턴을 포함하고, 상기 게이트 패턴 및 상기 데이터 패턴은 상기 도전성 금속패턴과 동일물질인 제1 금속패턴과, 상기 제1 금속패턴 위에 중첩된 제2 금속패턴을 포함한다.In order to achieve the above object, the thin film transistor array substrate according to the present invention includes a gate pattern including a gate line formed on the substrate, a gate electrode connected to the gate line and a gate pad lower electrode connected to the gate line; A source drain pattern including a data line crossing the gate line, a source electrode connected to the data line, a drain electrode facing the source electrode, and a data pad lower electrode connected to the data line; A conductive metal pattern including a pixel electrode connected to the drain electrode, a gate pad upper electrode in contact with the gate pad lower electrode, and a data pad upper electrode in contact with the data pad lower electrode, wherein the gate pattern and the data The pattern includes a first metal pattern which is the same material as the conductive metal pattern, and a second metal pattern superimposed on the first metal pattern.

상기 게이트 패턴은 상기 화소전극과 수평전계를 이루는 공통전극과; 상기 공통전극과 접속되며 상기 게이트 라인과 나란한 공통라인을 더 포함한다.The gate pattern may include a common electrode forming a horizontal electric field with the pixel electrode; And a common line connected to the common electrode and parallel to the gate line.

상기 제1 금속패턴은 몰리브덴티타늄(Mo-Ti)합금을 포함하고 상기 제2 금속패턴은 구리(Cu)를 포함한다.The first metal pattern includes molybdenum titanium (Mo-Ti) alloy and the second metal pattern includes copper (Cu).

상기 소스 전극 및 드레인 전극 아래에 위치하는 반도체 패턴을 더 구비한다.The semiconductor pattern may further include a semiconductor pattern positioned below the source electrode and the drain electrode.

상기 소스 드레인 패턴 아래에 위치하며 소스 드레인 패턴과 중첩되는 반도체 패턴을 더 구비한다.The semiconductor pattern may further include a semiconductor pattern positioned below the source drain pattern and overlapping the source drain pattern.

본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 위에 게이트 전극, 상기 게이트 전극과 접속된 게이트 라인 및 상기 게이트 라인과 접속된 게이트 패드 하부전극을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴을 덮도록 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보는 드레인 전극 및 상기 데이터 라인과 접속된 데이터 패드 하부전극을 포함하는 소스 드레인 패턴을 형성하는 단계와; 상기 소스 드레인 패턴을 덮도록 형성되며 상기 드레인 전극을 노출시키는 제1 접촉홀, 상기 게이트 패드 하부 전극을 노출시키는 제2 접촉홀 및 상기 데이터 패드 하부전극을 노출시키는 제3 접촉홀을 가지는 보호막을 형성하는 단계와; 상기 제1 접촉홀을 통해 상기 드레인 전 극과 접촉되는 화소전극, 상기 제2 접촉홀을 통해 상기 게이트 패드 하부전극과 접촉되는 게이트 패드 상부전극 및 상기 제3 접촉홀을 통해 상기 데이터 패드 하부 전극과 접촉되는 데이터 패드 상부전극을 포함하는 도성전 금속 패턴을 형성하는 단계를 포함하고, 상기 게이트 패턴을 형성하는 단계 및 상기 데이터 패턴을 형성하는 단계는 상기 도전성 금속패턴과 동일물질인 제1 금속층 및 상기 제1 금속층 위에 제2 금속층을 형성하는 단계와; 상기 제1 및 제2 금속층을 습식식각 공정에 의해 패터닝하는 단계를 포함한다.A method of manufacturing a thin film transistor array substrate according to the present invention includes forming a gate pattern on a substrate, the gate pattern including a gate electrode, a gate line connected to the gate electrode, and a gate pad lower electrode connected to the gate line; Forming a gate insulating film to cover the gate pattern; Forming a source drain pattern on the gate insulating layer including a data line crossing the gate line, a source electrode connected to the data line, a drain electrode facing the source electrode, and a data pad lower electrode connected to the data line; Steps; A passivation layer may be formed to cover the source drain pattern and may include a first contact hole exposing the drain electrode, a second contact hole exposing the gate pad lower electrode, and a third contact hole exposing the data pad lower electrode. Making a step; A pixel electrode contacting the drain electrode through the first contact hole, a gate pad upper electrode contacting the gate pad lower electrode through the second contact hole, and a lower electrode of the data pad through the third contact hole; And forming a conductive metal pattern including a data pad upper electrode in contact, wherein forming the gate pattern and forming the data pattern include: a first metal layer and the same material as the conductive metal pattern; Forming a second metal layer over the first metal layer; Patterning the first and second metal layers by a wet etching process.

상기 제1 금속층은 몰리브덴티타늄(Mo-Ti)합금을 포함하고 상기 제2 금속층은 구리(Cu)를 포함한다.The first metal layer includes molybdenum titanium (Mo-Ti) alloy and the second metal layer includes copper (Cu).

상기 습식 식각공정에서 이용되는 식각액은 과산화수소산인 것을 특징으로 한다.The etchant used in the wet etching process is characterized in that the hydrogen peroxide.

상기 게이트 절연막과 소스 전극 및 드레인 전극 사이에 위치하는 반도체 패턴을 형성하는 단계를 더 포함한다.The method may further include forming a semiconductor pattern positioned between the gate insulating layer, the source electrode, and the drain electrode.

상기 소스 드레인 패턴을 형성하는 단계는 상기 소스 드레인 패턴 아래에 위치하며 상기 소스 드레인 패턴과 중첩되는 반도체 패턴을 형성하는 단계를 더 포함한다.The forming of the source drain pattern may further include forming a semiconductor pattern under the source drain pattern and overlapping the source drain pattern.

상기 게이트 패턴을 형성하는 단계는 상기 화소전극과 수평전계를 이루는 공통전극 및 상기 공통전극과 접속되며 상기 게이트 라인과 나란한 공통라인을 형성하는 단계를 더 포함한다.The forming of the gate pattern may further include forming a common electrode forming a horizontal electric field with the pixel electrode and a common line connected to the common electrode and parallel to the gate line.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발 명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.      Other objects and advantages of the present invention in addition to the above object will become apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.

이하, 본 발명의 바람직한 실시 예들을 도 2 내지 도 5를 참조하여 상세하게 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 2 to 5.

도 2는 본 발명의 실시예에 따른 수평 전계 인가형 액정표시장치의 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 3은 도 2에 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선을 절취하여 도시한 단면도이다. 2 is a plan view illustrating a thin film transistor array substrate of a horizontal field application type liquid crystal display device according to an exemplary embodiment of the present invention, and FIG. 3 is a line II-I ', II-II' and III-III 'of FIG. 2. It is sectional drawing cut out.

도 2 및 도 3에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(142) 상에 교차되게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차 구조로 마련된 화소 영역(105)에 수평 전계를 이루도록 형성된 화소 전극(118) 및 공통 전극(116)과, 공통 전극(116)들이 공통으로 접속된 공통 라인(115)을 구비한다. The thin film transistor array substrate illustrated in FIGS. 2 and 3 includes a gate line 102 and a data line 104 formed to intersect on the lower substrate 142, a thin film transistor 106 formed at each intersection thereof, and an intersection thereof. A pixel electrode 118 and a common electrode 116 formed to form a horizontal electric field in the pixel region 105 having a structure, and a common line 115 to which the common electrodes 116 are commonly connected are provided.

게이트 라인(102)은 박막 트랜지스터(106)의 게이트 전극(108)에 게이트신호를 공급한다. 데이터 라인(104)은 박막 트랜지스터(106)의 드레인전극(112)을 통해 화소전극(118)에 화소신호를 공급한다. 게이트 라인(102)과 데이터 라인(104)은 교차구조로 형성되어 화소영역(105)을 정의한다. The gate line 102 supplies a gate signal to the gate electrode 108 of the thin film transistor 106. The data line 104 supplies a pixel signal to the pixel electrode 118 through the drain electrode 112 of the thin film transistor 106. The gate line 102 and the data line 104 are formed in an intersecting structure to define the pixel region 105.

게이트 라인(102)은 게이트 패드부(126)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(126)는 게이트 라인(102)으로부터 연장되는 게이트 패드 하부전극(128)과, 게이트 절연막(146) 및 보호막(152)을 관통하는 제1 컨택홀(130)을 통해 게이트 패드하부전극(128)에 접속된 게이트 패드 상부전극(132)으로 구성된다. The gate line 102 is connected to a gate driver (not shown) through the gate pad part 126. The gate pad lower electrode 128 is formed through the gate pad lower electrode 128 extending from the gate line 102 and the first contact hole 130 penetrating through the gate insulating layer 146 and the passivation layer 152. And a gate pad upper electrode 132 connected to 128.

데이터 라인(104)은 데이터 패드부(134)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(134)는 데이터 라인(104)으로부터 연장되는 데이터 패드하부전극(136)과, 보호막(152)을 관통하는 제2 컨택홀(138)을 통해 데이터 패드하부전극(136)과 접속된 데이터 패드 상부전극(140)으로 구성된다.The data line 104 is connected to a data driver (not shown) through the data pad unit 134. The data pad unit 134 is connected to the data pad lower electrode 136 through the data pad lower electrode 136 extending from the data line 104 and the second contact hole 138 penetrating the passivation layer 152. The data pad upper electrode 140 is formed.

공통라인(116)은 화소영역(105)을 사이에 두고 게이트라인(102)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(118)에 공급한다.The common line 116 is formed in parallel with the gate line 102 with the pixel region 105 interposed therebetween, and supplies a reference voltage for driving the liquid crystal to the common electrode 118.

박막 트랜지스터(106)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(114)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(114)에 접속된 드레인 전극(112)을 구비한다. 또한, 박막 트랜지스터(106)는 게이트 전극(108)과 게이트 절연막(144)을 사이에 두고 중첩되면서 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114)을 포함하는 반도체 패턴(149)이 더 구비된다. 반도체 패턴(149)에는 활성층(114)위에 위치하여 데이터 라인(104), 소스 전극(110), 드레인 전극(112)과 오믹 접촉을 위한 오믹 접촉층(148)이 더 포함된다. The thin film transistor 106 keeps the pixel signal of the data line 104 charged and held in the pixel electrode 114 in response to the gate signal of the gate line 102. To this end, the thin film transistor 106 may include a gate electrode 108 connected to the gate line 102, a source electrode 110 connected to the data line 104, and a drain electrode connected to the pixel electrode 114. 112). In addition, the thin film transistor 106 includes a semiconductor layer including an active layer 114 that forms a channel between the source electrode 110 and the drain electrode 112 while overlapping the gate electrode 108 and the gate insulating layer 144 therebetween. The pattern 149 is further provided. The semiconductor pattern 149 further includes an ohmic contact layer 148 positioned on the active layer 114 to contact the data line 104, the source electrode 110, and the drain electrode 112.

화소 전극(118)은 박막 트랜지스터(106)의 드레인 전극(112)과 제1 접촉홀(117)을 통해 접속되며 화소 영역(105)에 형성된다. 특히, 화소 전극(118)은 드레인 전극(112)과 접속되고 인접한 게이트 라인(102)과 나란하게 형성된 수평부(118a)와, 수평부(118a)에서 신장되며 공통전극(116)과 나란하게 형성된 핑거부(118b)를 구비한다. The pixel electrode 118 is connected to the drain electrode 112 of the thin film transistor 106 through the first contact hole 117 and is formed in the pixel region 105. In particular, the pixel electrode 118 is connected to the drain electrode 112 and formed in parallel with the adjacent gate line 102, and extends in the horizontal portion 118a and is formed in parallel with the common electrode 116. The finger part 118b is provided.

공통 전극(116)은 공통 라인(115)과 접속되어 화소 영역(105)에 게이트 라인(102) 및 게이트 전극(108)과 동일금속으로 형성된다. 특히, 공통 전극(116)은 화소 영역(105)에서 화소 전극(118)의 핑거부(118b)와 나란하게 형성된다. The common electrode 116 is connected to the common line 115 to be formed of the same metal as the gate line 102 and the gate electrode 108 in the pixel region 105. In particular, the common electrode 116 is formed in the pixel region 105 to be parallel to the finger 118b of the pixel electrode 118.

본원발명에서는 게이트 전극(108), 게이트 라인(102), 게이트 패드 하부전극(128), 공통라인(115) 및 공통전극(116)을 포함하는 게이트 패턴은 몰리브덴티타늄(Mo-Ti)합금으로 이루어지는 제1 금속패턴(162)과, 구리(Cu)로 이루어지며 제1 금속패턴(162)과 중첩되는 제2 금속패턴(164)으로 구성된다. In the present invention, the gate pattern including the gate electrode 108, the gate line 102, the gate pad lower electrode 128, the common line 115, and the common electrode 116 is made of molybdenum titanium (Mo-Ti) alloy. The first metal pattern 162 and the second metal pattern 164 made of copper (Cu) and overlapping the first metal pattern 162 are formed.

뿐만 아니라 데이터 라인(104), 소스 전극(110), 드레인 전극(112) 및 데이터 패드 하부전극(136)을 포함하는 소스/드레인 패턴 또한 몰리브덴티타늄(Mo-Ti)합금으로 이루어지는 제1 금속패턴(162)과, 구리(Cu)로 이루어지며 제1 금속패턴(162)과 중첩되는 제2 금속패턴(164)으로 구성된다. In addition, a source / drain pattern including the data line 104, the source electrode 110, the drain electrode 112, and the data pad lower electrode 136 may also be formed of a first metal pattern made of molybdenum titanium (Mo-Ti) alloy. 162 and a second metal pattern 164 made of copper (Cu) and overlapping the first metal pattern 162.

그리고, 화소전극(118), 게이트 패드 상부전극(132) 및 데이터 패드 상부전극(140)을 포함하는 투명전극 패턴은 몰리브덴티타늄(Mo-Ti)합금으로 이루어지는 제1 금속패턴(162)으로 구성된다. The transparent electrode pattern including the pixel electrode 118, the gate pad upper electrode 132, and the data pad upper electrode 140 is formed of a first metal pattern 162 made of molybdenum titanium (Mo-Ti) alloy. .

위에 열거한 몰리브덴티타늄(Mo-Ti)합금, 구리(Cu)는 모두 동일한 습식 식각액에 의해 패터닝될 수 있다. 예를 들어, 몰리브덴티타늄(Mo-Ti)합금, 구리(Cu)는 과산화수소산에 의해 모두 식각될 수 있는 금속이다.The molybdenum titanium (Mo-Ti) alloy and copper (Cu) listed above may all be patterned by the same wet etching solution. For example, molybdenum titanium (Mo-Ti) alloy and copper (Cu) are all metals that can be etched by hydrogen peroxide.

이에 따라, 몰리브덴티타늄(Mo-Ti)합금 및 구리(Cu) 만으로 게이트 패턴, 소스 드레인 패턴 및 투명전극 패턴을 모두 형성할 수 있게 됨과 동시에 동일한 식각 액을 이용하여 패터닝 할 수 있게 됨으로써 재료가 단순해지게 됨과 아울러 비용이 절감될 수 있게 된다. Accordingly, the gate pattern, the source drain pattern, and the transparent electrode pattern can be formed using only molybdenum titanium (Mo-Ti) alloy and copper (Cu), and at the same time, the material can be patterned using the same etching solution. In addition, the cost can be reduced.

이하, 도 3 및 도 4a 내지 도 4e를 참조하여 본 발명에 따른 수평전계인가형 박막 트랜지스터 어레이 기판의 제조방법을 설명한다. Hereinafter, a method of manufacturing a horizontal field applied thin film transistor array substrate according to the present invention will be described with reference to FIGS. 3 and 4A to 4E.

도 4a를 참조하면, 하부기판(142) 상에 게이트 패턴들이 형성된다. Referring to FIG. 4A, gate patterns are formed on the lower substrate 142.

하부기판(142) 상에 스퍼터링 방법 등의 증착방법을 통해 제1 및 제2 금속층이 순차적으로 증착된다. The first and second metal layers are sequentially deposited on the lower substrate 142 through a deposition method such as a sputtering method.

제1 금속층은 몰리브덴티타늄(Mo-Ti)합금으로 이루어지고, 제2 금속층은 구리(Cu)로 이루어진다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정에 의해 포토레지스트 패턴이 형성된다. 포토레지스트 패턴을 마스로 이용한 습식 식각 공정이 실시됨에 따라 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(108), 공통라인(115), 공통전극(116) 및 게이트 패드 하부전극(128)을 포함하는 게이트 패턴들이 형성된다. The first metal layer is made of molybdenum titanium (Mo-Ti) alloy, and the second metal layer is made of copper (Cu). Subsequently, a photoresist pattern is formed by a photolithography process using the first mask. The gate metal layer is patterned as a wet etching process using a photoresist pattern as a mask, thereby forming a gate line 102, a gate electrode 108, a common line 115, a common electrode 116, and a gate pad lower electrode 128. Gate patterns including are formed.

게이트 패턴들은 몰리브덴티타늄(Mo-Ti)합금으로 이루어지는 제1 금속패턴(162)과, 구리(Cu)로 이루어지며 제1 금속패턴(162)과 중첩되는 제2 금속패턴(164)으로 구성된다.  The gate patterns include a first metal pattern 162 made of molybdenum titanium (Mo-Ti) alloy and a second metal pattern 164 made of copper (Cu) and overlapping the first metal pattern 162.

도 4b를 참조하면, 게이트 패턴들이 형성된 하부기판(142) 상에 게이트 절연막(144), 활성층(114)과 오믹접촉층(148)으로 이루어지는 반도체 패턴(149)이 형성된다. Referring to FIG. 4B, a semiconductor pattern 149 including a gate insulating layer 144, an active layer 114, and an ohmic contact layer 148 is formed on a lower substrate 142 on which gate patterns are formed.

게이트 패턴들이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(144), 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다. The gate insulating layer 144, the amorphous silicon layer, and the n + amorphous silicon layer are sequentially formed on the lower substrate 142 on which the gate patterns are formed by a deposition method such as PECVD or sputtering.

이어서, 제2 마스크를 이용한 포토리쏘그래피 공정을 이용하여 포토레지스트 패턴을 형성한다. 이후, 포토레지스트 패턴을 마스크로 이용한 건식 식각 공정이 실시됨에 따라 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝된다. 이에 따라, 오믹접촉층(148)과 활성층(114)을 포함하는 반도체 패턴이 형성된다. 게이트 절연막(144)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. Next, a photoresist pattern is formed using a photolithography process using a second mask. Thereafter, as the dry etching process using the photoresist pattern as a mask is performed, the n + amorphous silicon layer and the amorphous silicon layer are simultaneously patterned. As a result, a semiconductor pattern including the ohmic contact layer 148 and the active layer 114 is formed. As the material of the gate insulating film 144, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used.

도 4c를 참조하면, 반도체 패턴(149)이 형성된 하부 기판(142) 상에 데이터 라인(104), 소스 전극(110), 드레인 전극(112) 및 데이터 패드 하부전극(136)을 포함하는 소스 드레인 패턴이 형성됨과 동시에 게이트 전극(108), 반도체 패턴(149), 소스 전극(110) 및 드레인 전극(112)으로 구성되는 박막 트랜지스터(106)가 형성된다. Referring to FIG. 4C, a source drain including a data line 104, a source electrode 110, a drain electrode 112, and a data pad lower electrode 136 on a lower substrate 142 on which a semiconductor pattern 149 is formed. At the same time as the pattern is formed, the thin film transistor 106 including the gate electrode 108, the semiconductor pattern 149, the source electrode 110, and the drain electrode 112 is formed.

반도체 패턴(149)이 형성된 하부 기판(142) 상에 게이트 금속층들과 동일한 금속층들이 형성된다. 즉, 몰리브덴티타늄(Mo-Ti)합금으로 이루어지는 제1 금속층과 구리(Cu)로 이루어지는 제2 금속층이 형성된다. The same metal layers as the gate metal layers are formed on the lower substrate 142 on which the semiconductor pattern 149 is formed. That is, a first metal layer made of molybdenum titanium (Mo-Ti) alloy and a second metal layer made of copper (Cu) are formed.

이후, 제3 마스크를 이용한 포토리쏘그래피 공정이 실시됨으로써 포토레지스트 패턴이 형성된다. 포토레지스트 패턴을 마스크로 이용한 습식 식각 공정이 실시됨에 따라 제1 및 제2 금속층이 패터닝됨에 따라 데이터 라인(104), 소스 전극(110), 그 소스 전극(110), 드레인 전극(112) 및 데이터 패드 하부전극(136)을 포함하는 소스/드레인 패턴들이 형성된다. 여기서, 습식 식각 공정은 게이트 패턴 시 이용되는 식각 액이 그대로 이용될 수 있게 된다. 즉, 과산화수소산이 이용된다. Thereafter, a photolithography process using a third mask is performed to form a photoresist pattern. As the wet etching process using the photoresist pattern as a mask is performed, as the first and second metal layers are patterned, the data line 104, the source electrode 110, the source electrode 110, the drain electrode 112, and the data are patterned. Source / drain patterns including the pad lower electrode 136 are formed. Here, in the wet etching process, the etchant used in the gate pattern may be used as it is. That is, hydrogen peroxide is used.

이후, 건식 식각이 실시됨에 따라 채널부의 오믹접촉층(148)이 식각된다. 이에 따라, 채널부의 활성층(114)이 노출됨으로써 박막 트랜지스터(106)가 형성된다. Thereafter, as the dry etching is performed, the ohmic contact layer 148 of the channel part is etched. Accordingly, the thin film transistor 106 is formed by exposing the active layer 114 of the channel portion.

소스/드레인 패턴은 게이트 패턴과 동일하게 몰리브덴티타늄(Mo-Ti)합금으로 이루어지는 제1 금속패턴(162)과, 구리(Cu)로 이루어지며 제1 금속패턴(162)과 중첩되는 제2 금속패턴(164)으로 구성된다. The source / drain pattern is the first metal pattern 162 made of molybdenum titanium (Mo-Ti) alloy and the second metal pattern made of copper (Cu) and overlaps the first metal pattern 162 similarly to the gate pattern. 164.

도 4d를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 제1 내지 제3 콘택홀들(117, 130, 138)을 포함하는 보호막(150)이 형성된다. Referring to FIG. 4D, a passivation layer 150 including first to third contact holes 117, 130, and 138 is formed on the gate insulating layer 144 on which the source / drain patterns are formed.

소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 PECVD 등의 증착방법으로 보호막(150)이 전면 형성된다. 보호막(150)은 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 내지 제3 컨택홀들(117, 130, 138)이 형성된다. 제1 컨택홀(117)은 보호막(150)을 관통하여 드레인 전극(112)이 노출되게 형성되고, 제2 컨택홀(130)은 보호막(150) 및 게이트 절연막(144)을 관통하여 게이트 패드 하부전극(128)이 노출되게 형성된다. 제4 컨택홀(138)은 보호막(150)을 관통하여 데이터 패드 하부전극(136)이 노출되게 형성된다. The passivation layer 150 is entirely formed on the gate insulating layer 144 on which the source / drain patterns are formed by a deposition method such as PECVD. The passivation layer 150 is patterned by a photolithography process and an etching process using a fourth mask to form first to third contact holes 117, 130, and 138. The first contact hole 117 penetrates the passivation layer 150 to expose the drain electrode 112, and the second contact hole 130 penetrates the passivation layer 150 and the gate insulating layer 144 to form a lower portion of the gate pad. The electrode 128 is formed to be exposed. The fourth contact hole 138 is formed through the passivation layer 150 to expose the data pad lower electrode 136.

보호막(150)의 재료로는 게이트 절연막(144)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.As the material of the passivation layer 150, an inorganic insulating material such as the gate insulating film 144, an acrylic insulating compound having a low dielectric constant, an organic insulating material such as BCB or PFCB, or the like is used.

도 4e를 참조하면, 보호막(150) 상에 화소전극을 포함하는 도전성금속패턴들이 형성된다.Referring to FIG. 4E, conductive metal patterns including pixel electrodes are formed on the passivation layer 150.

보호막(150) 상에 스퍼터링 등의 증착방법으로 게이트 패턴 및 소스 드레인 패턴시 이용된 몰리브덴티타늄(Mo-Ti)합금층이 형성된다. 이어서 제5 마스크를 이용한 포토리쏘그래피 공정과 습식 식각공정을 통해 몰리브덴티타늄(Mo-Ti)합금층이 패터닝된다. 여기서, 습식 식각 공정은 게이트 패턴 및 소스 드레인 패턴시 이용되는 식각 액이 그대로 이용될 수 있게 된다. 즉, 과산화수소산이 이용된다. 이에 따라, 게이트 패턴 및 소스 드레인 패턴의 제1 금속패턴(162)과 동일물질의 화소전극(118), 게이트 패드 상부전극(132), 데이터 패드 상부전극(140)을 포함하는 도성성금속패턴들이 형성된다. 화소 전극(118)은 게이트 라인(102) 및 공통라인(115)와 나란하여 제1 컨택홀(117)을 통해 드레인 전극(112)과 전기적으로 접속되는 수평부(118a)와, 수평부(118a)에서 신장되어 공통라인(116)과 나란한 핑거부(118b)로 구성된다. 게이트 패드 상부전극(132)은 제2 컨택홀(130)을 통해 게이트 패드 하부전극(128)과 전기적으로 접속된다. 데이터 패드 상부 전극(140)은 제3 컨택홀(138)을 통해 데이터 패드 하부전극(136)과 전기적으로 접속된다. The molybdenum titanium (Mo-Ti) alloy layer used in the gate pattern and the source drain pattern is formed on the passivation layer 150 by a deposition method such as sputtering. Subsequently, the molybdenum titanium (Mo-Ti) alloy layer is patterned through a photolithography process using a fifth mask and a wet etching process. Here, in the wet etching process, the etchant used in the gate pattern and the source drain pattern may be used as it is. That is, hydrogen peroxide is used. Accordingly, the conductive metal patterns including the pixel electrode 118, the gate pad upper electrode 132, and the data pad upper electrode 140 of the same material as the first metal pattern 162 of the gate pattern and the source drain pattern are formed. Is formed. The pixel electrode 118 is parallel to the gate line 102 and the common line 115, and has a horizontal portion 118a electrically connected to the drain electrode 112 through the first contact hole 117, and a horizontal portion 118a. It is extended from the () is composed of a finger portion 118b parallel to the common line 116. The gate pad upper electrode 132 is electrically connected to the gate pad lower electrode 128 through the second contact hole 130. The data pad upper electrode 140 is electrically connected to the data pad lower electrode 136 through the third contact hole 138.

이와 같이, 본 발명에 따른 수평전계인가형 박막 트랜지스터 어레이 기판의 제조방법은 게이트 패턴 및 소스 드레인 패턴이 동일물질로 이루어지며 동일식각액에 의해 패터닝된다. 그리고, 화소전극 등의 도전성 금속패턴 또한 게이트 패턴 및 소스 드레인 패턴의 제1 금속패턴(162)와 동일한 금속으로 형성되며 동일한 식각액에 의해 패터닝된다. 그 결과, 재료가 단순해지게 됨과 아울러 비용이 절감될 수 있게 된다. As described above, in the method of manufacturing the horizontal field applied thin film transistor array substrate according to the present invention, the gate pattern and the source drain pattern are made of the same material and are patterned by the same etching solution. The conductive metal pattern such as the pixel electrode is also formed of the same metal as the first metal pattern 162 of the gate pattern and the source drain pattern and patterned by the same etching solution. As a result, the material can be simplified and costs can be reduced.

한편, 상술한 바와 같이 게이트 패턴, 소스 드레인 패턴 및 화소전극 등을 동일물질로 형성하며 동일 식각액을 이용하여 패터닝하는 방법은 5마스크 공정에 의한 제조방법 뿐만 아니라 4마스크 공정 및 3마스크 공정 등 마스크 수에 관계 없이 이용될 수 있다.Meanwhile, as described above, the gate pattern, the source drain pattern, the pixel electrode, and the like are formed of the same material and are patterned using the same etching solution, as well as the manufacturing method using the 5 mask process, as well as the number of masks such as 4 mask process and 3 mask process. Can be used regardless.

예를 들어, 4마스크에 의해 형성되는 수평전계인가형 박막 트랜지스터 어레이 기판을 도 5에 나타내었다.For example, a horizontal field applied thin film transistor array substrate formed by four masks is shown in FIG. 5.

도 5에 도시된 바와 트랜지스터 어레이 기판은 도 2 및 3에 도시된 박막 트랜지스터 어레이 기판과 비교하여 반도체 패턴 및 소스 드레인 패턴이 제2 마스크 공정에 의해 형성되는 것을 제외하고 동일한 방식에 의해 형성된다.The transistor array substrate as shown in FIG. 5 is formed in the same manner except that the semiconductor pattern and the source drain pattern are formed by the second mask process as compared with the thin film transistor array substrates shown in FIGS. 2 and 3.

그 결과, 도 5에 도시된 바와 같이 반도체 패턴(149)이 데이터 라인(104), 소스전극(110), 드레인 전극(112) 및 데이터 패드 하부전극(136)을 포함하는 소스 드레인 패턴 하부에 모두 위치하게 된다. As a result, as shown in FIG. 5, the semiconductor pattern 149 is all under the source drain pattern including the data line 104, the source electrode 110, the drain electrode 112, and the data pad lower electrode 136. Will be located.

반도체 패턴과 소스 드레인 패턴이 동시에 형성되는 공정을 이하 간단히 설명하면 다음과 같다.A process of simultaneously forming a semiconductor pattern and a source drain pattern will be described below.

게이트 패턴들이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(144), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다.The gate insulating layer 144, the amorphous silicon layer, the n + amorphous silicon layer, and the source / drain metal layer are sequentially formed on the lower substrate 142 on which the gate patterns are formed by a deposition method such as PECVD or sputtering.

소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채 널부에 회절 노광부를 갖는 회절 노광 마스크 또는 하프톤 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.A photoresist pattern is formed on the source / drain metal layer by a photolithography process using a second mask. In this case, the photoresist pattern of the channel portion has a lower height than the other source / drain pattern portions by using a diffraction exposure mask or a halftone mask having a diffraction exposure portion in the channel portion of the thin film transistor as the second mask.

이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스 전극(110), 그 소스 전극(110)과 일체화된 드레인 전극(112), 데이터 패드 하부전극(136)을 포함하는 소스/드레인 패턴들이 형성된다.Subsequently, the source / drain metal layer is patterned by a wet etching process using a photoresist pattern, so that the data line 104, the source electrode 110, the drain electrode 112 integrated with the source electrode 110, and the data pad lower electrode ( Source / drain patterns comprising 136 are formed.

그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(148)과 활성층(114)으로 구성되는 반도체 패턴(149)이 형성된다.Next, the n + amorphous silicon layer and the amorphous silicon layer are simultaneously patterned by a dry etching process using the same photoresist pattern to form a semiconductor pattern 149 including the ohmic contact layer 148 and the active layer 114.

그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(148)이 식각된다. 이에 따라, 채널부의 활성층(114)이 노출되어 소스 전극(110)과 드레인 전극(112)이 분리된다.The photoresist pattern having a relatively low height in the channel portion is removed by an ashing process, and then the source / drain pattern and the ohmic contact layer 148 of the channel portion are etched by a dry etching process. Accordingly, the active layer 114 of the channel portion is exposed to separate the source electrode 110 and the drain electrode 112.

상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은 게이트 패턴 및 소스 드레인 패턴이 동일물질로 이루어지며 동일식각액에 의해 패터닝된다. 그리고, 화소전극 등의 도전성 금속패턴 또한 게이트 패턴 및 소스 드레인 패턴의 제1 금속패턴와 동일한 금속으로 형성되며 동일한 식각액에 의해 패터닝된다. 그 결과, 재료가 단순해지게 됨과 아울러 비용이 절감될 수 있게 된다. As described above, in the thin film transistor array substrate and the method of manufacturing the same, the gate pattern and the source drain pattern are made of the same material and are patterned by the same etching solution. The conductive metal pattern such as the pixel electrode is also formed of the same metal as the first metal pattern of the gate pattern and the source drain pattern and patterned by the same etching solution. As a result, the material can be simplified and costs can be reduced.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims (11)

기판 위에 형성된 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극 및 상기 게이트 라인과 접속된 게이트 패드 하부전극을 포함하는 게이트 패턴과; A gate pattern including a gate line formed on a substrate, a gate electrode connected to the gate line, and a gate pad lower electrode connected to the gate line; 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보는 드레인 전극 및 상기 데이터 라인과 접속된 데이터 패드 하부전극을 포함하는 소스 드레인 패턴과;A source drain pattern including a data line crossing the gate line, a source electrode connected to the data line, a drain electrode facing the source electrode, and a data pad lower electrode connected to the data line; 상기 드레인 전극과 접속된 화소전극, 상기 게이트 패드 하부전극과 접촉된 게이트 패드 상부전극 및 상기 데이터 패드 하부전극과 접촉된 데이터 패드 상부전극을 포함하는 도전성 금속패턴을 포함하고, A conductive metal pattern including a pixel electrode connected to the drain electrode, a gate pad upper electrode in contact with the gate pad lower electrode, and a data pad upper electrode in contact with the data pad lower electrode; 상기 게이트 패턴 및 상기 데이터 패턴은 상기 도전성 금속패턴과 동일물질인 제1 금속패턴과, 상기 제1 금속패턴 위에 중첩된 제2 금속패턴을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.The gate pattern and the data pattern may include a first metal pattern made of the same material as the conductive metal pattern, and a second metal pattern overlying the first metal pattern. 제 1 항에 있어서,The method of claim 1, 상기 게이트 패턴은The gate pattern is 상기 화소전극과 수평전계를 이루는 공통전극과;A common electrode forming a horizontal electric field with the pixel electrode; 상기 공통전극과 접속되며 상기 게이트 라인과 나란한 공통라인을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.And a common line connected to the common electrode and parallel to the gate line. 제 1 항에 있어서,The method of claim 1, 상기 제1 금속패턴은 몰리브덴티타늄(Mo-Ti)합금을 포함하고 상기 제2 금속패턴은 구리(Cu)를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.And the first metal pattern includes molybdenum titanium (Mo-Ti) alloy and the second metal pattern includes copper (Cu). 제 1 항에 있어서,The method of claim 1, 상기 소스 전극 및 드레인 전극 아래에 위치하는 반도체 패턴을 더 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.And a semiconductor pattern disposed under the source electrode and the drain electrode. 제 1 항에 있어서,The method of claim 1, 상기 소스 드레인 패턴 아래에 위치하며 상기 소스 드레인 패턴과 중첩되는 반도체 패턴을 더 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.And a semiconductor pattern disposed under the source drain pattern and overlapping the source drain pattern. 기판 위에 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극 및 상기 게이트 라인과 접속된 게이트 패드 하부전극을 포함하는 게이트 패턴을 형성하는 단계와;Forming a gate pattern on the substrate, the gate pattern including a gate line, a gate electrode connected to the gate line, and a gate pad lower electrode connected to the gate line; 상기 게이트 패턴을 덮도록 게이트 절연막을 형성하는 단계와;Forming a gate insulating film to cover the gate pattern; 상기 게이트 절연막 위에 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보는 드레인 전극 및 상기 데이터 라인과 접속된 데이터 패드 하부전극을 포함하는 소스 드레인 패턴을 형성하는 단계와;Forming a source drain pattern on the gate insulating layer including a data line crossing the gate line, a source electrode connected to the data line, a drain electrode facing the source electrode, and a data pad lower electrode connected to the data line; Steps; 상기 소스 드레인 패턴을 덮도록 형성되며 상기 드레인 전극을 노출시키는 제1 접촉홀, 상기 게이트 패드 하부 전극을 노출시키는 제2 접촉홀 및 상기 데이터 패드 하부전극을 노출시키는 제3 접촉홀을 가지는 보호막을 형성하는 단계와;A passivation layer may be formed to cover the source drain pattern and may include a first contact hole exposing the drain electrode, a second contact hole exposing the gate pad lower electrode, and a third contact hole exposing the data pad lower electrode. Making a step; 상기 제1 접촉홀을 통해 상기 드레인 전극과 접촉되는 화소전극, 상기 제2 접촉홀을 통해 상기 게이트 패드 하부전극과 접촉되는 게이트 패드 상부전극 및 상기 제3 접촉홀을 통해 상기 데이터 패드 하부 전극과 접촉되는 데이터 패드 상부전극을 포함하는 도성전 금속 패턴을 형성하는 단계를 포함하고, A pixel electrode contacting the drain electrode through the first contact hole, a gate pad upper electrode contacting the gate pad lower electrode through the second contact hole, and contacting the data pad lower electrode through the third contact hole Forming a conductive metal pattern including a data pad upper electrode; 상기 게이트 패턴을 형성하는 단계 및 상기 데이터 패턴을 형성하는 단계는Forming the gate pattern and forming the data pattern 상기 도전성 금속패턴과 동일물질인 제1 금속층 및 상기 제1 금속층 위에 제2 금속층을 형성하는 단계와; Forming a second metal layer on the first metal layer and the first metal layer, which are the same material as the conductive metal pattern; 상기 제1 및 제2 금속층을 습식식각 공정에 의해 패터닝하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.And patterning the first and second metal layers by a wet etching process. 제 6 항에 있어서,The method of claim 6, 상기 제1 금속층은 몰리브덴티타늄(Mo-Ti)합금을 포함하고 상기 제2 금속층은 구리(Cu)를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.And the first metal layer comprises molybdenum titanium (Mo-Ti) alloy and the second metal layer comprises copper (Cu). 제 6 항에 있어서,The method of claim 6, 상기 습식 식각공정에서 이용되는 식각액은 과산화수소산인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.The etching solution used in the wet etching process is a method of manufacturing a thin film transistor array substrate, characterized in that the hydrogen peroxide. 제 6 항에 있어서, The method of claim 6, 상기 게이트 절연막과 상기 소스 전극 및 드레인 전극 사이에 위치하는 반도체 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.And forming a semiconductor pattern positioned between the gate insulating film, the source electrode, and the drain electrode. 제 6 항에 있어서, The method of claim 6, 상기 소스 드레인 패턴을 형성하는 단계는Forming the source drain pattern 상기 소스 드레인 패턴 아래에 위치하며 상기 소스 드레인 패턴과 중첩되는 반도체 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법. And forming a semiconductor pattern under the source drain pattern and overlapping the source drain pattern. 제 6 항에 있어서,The method of claim 6, 상기 게이트 패턴을 형성하는 단계는 Forming the gate pattern 상기 화소전극과 수평전계를 이루는 공통전극 및 상기 공통전극과 접속되며 상기 게이트 라인과 나란한 공통라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.And forming a common electrode forming a horizontal electric field with the pixel electrode and a common line connected to the common electrode and parallel to the gate line.
KR1020060118947A 2006-11-29 2006-11-29 Thin film transistor array substrate and manufacturing method of the same KR101329447B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060118947A KR101329447B1 (en) 2006-11-29 2006-11-29 Thin film transistor array substrate and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060118947A KR101329447B1 (en) 2006-11-29 2006-11-29 Thin film transistor array substrate and manufacturing method of the same

Publications (2)

Publication Number Publication Date
KR20080048685A true KR20080048685A (en) 2008-06-03
KR101329447B1 KR101329447B1 (en) 2013-11-14

Family

ID=39804747

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060118947A KR101329447B1 (en) 2006-11-29 2006-11-29 Thin film transistor array substrate and manufacturing method of the same

Country Status (1)

Country Link
KR (1) KR101329447B1 (en)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101054819B1 (en) * 2003-06-24 2011-08-05 엘지디스플레이 주식회사 Array board for transverse electric field type liquid crystal display device and manufacturing method thereof
KR101012491B1 (en) * 2003-12-04 2011-02-08 엘지디스플레이 주식회사 Substrate of LCD and method for fabricating of the same
KR20060062913A (en) * 2004-12-06 2006-06-12 삼성전자주식회사 Wiring for display device and thin film transistor array panel comprising the wiring and method for manufacturing the same

Also Published As

Publication number Publication date
KR101329447B1 (en) 2013-11-14

Similar Documents

Publication Publication Date Title
KR100560402B1 (en) Thin film transistor substrate of horizontal electronic field applying type and fabricating method thereof
KR100560399B1 (en) Thin film transistor substrate of horizontal electronic field applying type and fabricating method thereof
KR100566816B1 (en) Thin film transistor substrate of horizontal electronic field applying type and fabricating method thereof
KR20070000893A (en) Liquid crystal display apparatus of horizontal electronic field applying type and fabricating method thereof
KR20040062013A (en) Thin film transistor array substrate and manufacturing method of the same
KR20040086925A (en) Liquid crystal display apparatus of horizontal electronic field applying type and fabricating method thereof
KR100560405B1 (en) Thin film transistor substrate of horizontal electronic field applying type and fabricating method thereof
KR20050036048A (en) Thin film transistor substrate for display device and method for fabricating the same
KR100560403B1 (en) Thin film transistor substrate of horizontal electronic field applying type and fabricating method thereof
KR20050001936A (en) Thin film transistor and manufacturing method thereof and thin film transistor array substrate and manufacturing method thereof using the same
KR100560404B1 (en) Thin film transistor substrate of horizontal electronic field applying type and fabricating method thereof
KR100560401B1 (en) Thin film transistor substrate of horizontal electronic field applying type and fabricating method thereof
KR101157222B1 (en) Liquid crystal display panel of horizontal electronic field applying type and fabricating method thereof
KR101320651B1 (en) Method of Fabricating Liquid Crystal Display Panel Of Horizontal Electronic Fileld Applying Type
KR100538327B1 (en) Thin film transistor array substrate of horizontal electronic field applying type and fabricating method thereof
KR20050060963A (en) Thin film transistor array substrate and fabricating method thereof
KR101275957B1 (en) Thin Film Transistor Array Substrate And Method For Fabricating Thereof
KR100560400B1 (en) Thin film transistor substrate of horizontal electronic field applying type and fabricating method thereof
KR101159388B1 (en) Liquid crystal display device and fabricating method thereof
KR20040064466A (en) Thin film transistor array substrate and manufacturing method of the same
KR20040061195A (en) Liquid Crystal Display Panel and Method of Fabricating the same
KR100558717B1 (en) Liquid crystal display panel of horizontal electronic field applying type and fabricating method thereof
KR100558713B1 (en) Liquid crystal display panel apparatus of horizontal electronic field applying type and fabricating method thereof
KR101222537B1 (en) Liquid Crystal Display Pane And Method for Fabricating Thereof
KR101329447B1 (en) Thin film transistor array substrate and manufacturing method of the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161012

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171016

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181015

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20191015

Year of fee payment: 7