KR20080048223A - Display device capable of displaying partial picture and driving method of the same - Google Patents
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Abstract
Description
도 1은 본 발명에 따른 표시 장치의 개략적인 구성을 도시한 블록도 이다.1 is a block diagram illustrating a schematic configuration of a display device according to the present invention.
도 2는 도 1의 게이트 구동부를 상세히 도시한 블록도 이다.FIG. 2 is a detailed block diagram illustrating the gate driver of FIG. 1.
도 3은 도 2의 스테이지 중 하나를 상세히 도시한 회로도 이다.3 is a circuit diagram illustrating one of the stages of FIG. 2 in detail.
도 4는 본 발명에 따른 게이트 구동부에 입력되는 신호 파형의 일례를 도시한 것이다.4 illustrates an example of a signal waveform input to a gate driver according to the present invention.
도 5는 도 4의 입력 신호에 따른 화면 표시 상태의 일례를 도시한 것이다.5 illustrates an example of a screen display state according to the input signal of FIG. 4.
도 6은 다른 입력 신호에 의한 화면 표시 상태의 일례를 도시한 것이다.6 shows an example of a screen display state by another input signal.
도 7은 비 표시 영역 내 액정셀의 표시 정보 갱신 과정을 개략적으로 도시한 개념도이다.7 is a conceptual diagram schematically illustrating a process of updating display information of a liquid crystal cell in a non-display area.
도 8은 본 발명에 따른 표시 장치의 화면 표시 모드 전환 알고리즘을 도시한 플로우 차트이다.8 is a flowchart illustrating a screen display mode switching algorithm of the display device according to the present invention.
도 9는 도 8의 플로우 차트에 따른 화면 표시 모드 전환에 대응하는 화면 표시 상태의 변화를 도시한 것이다.FIG. 9 illustrates a change of a screen display state corresponding to switching of the screen display mode according to the flowchart of FIG. 8.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
100 : 표시 패널 200 : 타이밍 제어부 300 : 소스 구동부100: display panel 200: timing controller 300: source driver
400 : 게이트 구동부400: gate driver
500 : 전원 공급부 600 : 공통 전극 구동부500: power supply unit 600: common electrode driver
본 발명은 표시 장치 및 그 구동 방법에 관한 것으로, 보다 상세하게는 부분 화면 표시가 가능한 표시 장치 및 그 구동 방법에 관한 것이다.The present invention relates to a display device and a driving method thereof, and more particularly, to a display device capable of partial screen display and a driving method thereof.
평면 패널 표시장치인 액정 표시장치는 일반적으로 복수의 게이트 배선 및 복수의 게이트 배선과 수직으로 교차하는 복수의 데이터 배선을 포함하는 표시 패널과, 게이트 배선에 연결되어 게이트 신호를 인가하는 게이트 구동부 및 게이트 신호에 동기하여 데이터 배선에 데이터 신호를 인가하는 데이터 구동부를 포함한다.BACKGROUND ART A liquid crystal display, which is a flat panel display, generally includes a display panel including a plurality of gate lines and a plurality of data lines perpendicular to the plurality of gate lines, a gate driver and a gate connected to the gate lines to apply a gate signal. And a data driver for applying a data signal to the data line in synchronization with the signal.
종래에는 일반적으로 게이트 구동부 및 데이터 구동부를 칩(Chip) 형태로 인쇄 회로 기판(PCB: Printed Circuit Board) 또는 절연필름에 실장 하여 표시 패널과 연결하거나 또는 칩을 표시패널에 직접 실장하는 방식이 주로 사용되었으나, 최근 들어서는 박막 트랜지스터 채널의 높은 이동도를 요하지 않는 게이트 구동부의 경우 이를 별도의 칩 형태로 형성하지 않고 아모퍼스(amorphous) 실리콘 박막 트랜지스터를 형성하는 표시 셀 어레이 형성 공정과 동시에 표시 패널 기판상의 주변 영역에 직접 형성하는 이른바 아모퍼스 실리콘 게이트 구조도 적용되고 있다.Conventionally, the gate driver and the data driver are generally mounted on a printed circuit board (PCB) or an insulating film in the form of a chip and connected to a display panel, or a chip is directly mounted on the display panel. Recently, however, the gate driver, which does not require high mobility of the thin film transistor channel, is formed at the same time as the display cell array forming process of forming an amorphous silicon thin film transistor without forming the chip in the form of a separate chip. A so-called amorphous silicon gate structure formed directly in the region is also applied.
이러한 아모퍼스 실리콘 기반의 게이트 구동부는 대개 종속적으로 연결된 복 수의 스테이지로 및 이에 인가되는 신호선들로 이루어진 시프트 레지스터로 구성되며, 각 스테이지는 게이트 배선에 일대일로 대응 연결되어 게이트 신호를 출력한다. 이렇듯 복수의 스테이지들이 종속적으로 연결되어 구동됨에 따라서 화면에 비 표시영역이 있는 경우에도 전 화면에 걸쳐 표시 정보를 지속적으로 갱신하게 되고 이로 인해 불필요하게 소비 전력이 증가하는 문제가 있다. 이에 따라 부분 구동이 가능한 아포퍼스 실리콘 게이트 구동부에 대한 아이디어가 지속적으로 제시되었으나 지금까지 제시된 구조는 비 표시영역을 자유로운 크기와 위치로 형성할 수 없거나 신뢰성 또는 동작 특성이 좋지 않은 문제가 있었다. The amorphous silicon-based gate driver is composed of a shift register composed of a plurality of stages connected in a cascade and signal lines applied thereto, and each stage is one-to-one correspondingly connected to the gate wiring to output a gate signal. As such, as a plurality of stages are connected in a cascaded manner, even when there is a non-display area on the screen, the display information is continuously updated over the entire screen, thereby increasing power consumption unnecessarily. As a result, the idea of a partial-silicon apossible silicon gate driver has been continuously presented. However, the proposed structure has a problem in that the non-display area cannot be formed in a free size and position, or the reliability or operation characteristics are poor.
본 발명이 이루고자 하는 기술적 과제는 부분 구동이 가능할 뿐만 아니라 비 표시 영역을 자유로운 크기와 위치로 형성할 수 있으며 신뢰성과 동작 특성이 좋은 게이트 구동 회로를 포함하는 표시 장치와 그 구동 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a display device including a gate driving circuit capable of partial driving, freely forming a non-display area having a free size and position, and having good reliability and operating characteristics, and a driving method thereof.
본 발명에 따른 표시 장치는 게이트 배선을 포함하는 표시 패널과, 복수의 스테이지 및 복수의 신호선으로 구성된 게이트 구동부를 포함한다.The display device according to the present invention includes a display panel including a gate wiring, and a gate driver including a plurality of stages and a plurality of signal lines.
상기 복수의 스테이지 중 적어도 하나는 스테이지를 순차 구동하는 이송 스테이지 및 상기 이송 스테이지에서 출력되는 신호와 구동 영역 선택 신호에 기초하여 상기 게이트 배선을 부분 구동하는 출력 스테이지를 포함한다.At least one of the plurality of stages includes a transfer stage for sequentially driving the stage, and an output stage for partially driving the gate wiring based on a signal output from the transfer stage and a driving region selection signal.
상기 이송 스테이지는 제1 제어 신호를 발생시키는 제1 이송 풀업 구동 제어부와 제2 제어 신호를 발생시키는 제2 이송 풀업 구동 제어부 및 상기 제1 제어 신 호 및 제2 제어 신호에 기초하여 출력 신호를 발생시키는 이송 풀업 구동부를 포함한다.The transfer stage generates an output signal based on a first transfer pull-up driving control unit for generating a first control signal, a second transfer pull-up driving control unit for generating a second control signal, and the first control signal and a second control signal. It includes a transfer pull-up drive unit.
상기 이송 스테이지의 출력 신호는 후단 이송 스테이지를 작동시키는 캐리 신호와 전단 이송 스테이지와 차 전단 출력 스테이지를 리셋시키는 리셋 신호 및 동단 출력스테이지를 작동시키는 전달 신호를 포함한다The output signal of the transfer stage includes a carry signal for activating the rear stage transfer stage, a reset signal for resetting the front stage transfer stage and the next front stage output stage, and a transfer signal for operating the same stage stage.
상기 출력 스테이지는 제3 제어 신호를 발생시키는 제1 출력 풀업 구동 제어부와 제4 제어 신호를 발생시키는 제2 출력 풀업 구동 제어부 및 상기 제3 제어 신호 및 제4 제어 신호에 기초하여 게이트 신호를 발생시키는 출력 풀업 구동부를 포함한다.The output stage is configured to generate a gate signal based on a first output pull-up driving control unit for generating a third control signal, a second output pull-up driving control unit for generating a fourth control signal, and a third control signal and a fourth control signal. An output pull-up driver.
상기 구동 영역 선택 신호는 표시 구간에 대응하는 영역과 비 표시 구간에서 대응하는 영역에서 서로 다른 위상을 갖으며 바람직하게는 표시 구간에 대응하는 영역에서 하이 레벨을 갖고 비 표시 구간에서 대응하는 영역에서 로우 레벨을 갖는다.The driving region selection signal has a different phase in a region corresponding to the display section and a region corresponding to the non-display section, and preferably has a high level in a region corresponding to the display section and a low level in a region corresponding to the non-display section. Have a level.
상기 제1 출력 풀업 구동 제어부는 상기 이송 풀업 구동부의 전달 신호가 입력되는 제어단, 상기 구동 영역 선택 신호가 입력되는 입력단 제3 제어 신호가 출력되는 출력단을 포함한다. The first output pull-up driving controller may include a control terminal to which a transfer signal of the transfer pull-up driving unit is input, and an output terminal of an input terminal third control signal to which the driving region selection signal is input.
이하 도 1에서 도 9를 참고하여 본 발명의 구체적인 실시예를 설명한다.Hereinafter, specific embodiments of the present invention will be described with reference to FIGS. 1 to 9.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 구성을 개략적으로 도시한 블록도이다.1 is a block diagram schematically illustrating a configuration of a liquid crystal display according to an exemplary embodiment of the present invention.
본 실시예의 액정 표시 장치는 기존의 전형적인 액정 표시 장치와 마찬가지 로 크게 액정 패널(100), 타이밍 제어부(200), 소스 구동부(300), 게이트 구동부(400), 전원 공급부(500) 및 공통 전극 구동부(600)로 구성된다. 타이밍 제어부(200)는 외부로부터 영상 데이터 신호와 표시 제어 신호를 입력받아 게이트 구동부(400)로는 게이트 제어 신호를 출력하고 소스 구동부(300)로는 소스 제어 신호와 디지털 영상 신호를 출력한다. 이때, 상기 게이트 제어 신호는 도 2 및 도 4에서 볼 수 있듯이 구동 영역 선택 신호(Vpa)를 포함한다. 상기 구동 영역 선택 신호(Vpa)의 파형은 후술한다. 기타 액정 패널(100), 소스 구동부(300), 전원 공급부(500), 공통 전극 구동부(600)의 구성 및 상호 연결관계는 종래 기술이 다양하게 적용될 수 있다. 한편, 상기 타이밍 제어부(200), 소스 구동부(300), 게이트 구동부(400), 전원 공급부(500) 및 공통 전극 구동부(600)는 두 개 이상이 결합하여 하나의 칩으로 구성될 수도 있다.The liquid crystal display according to the present exemplary embodiment is largely the same as a conventional liquid crystal display, such as a
도 2를 참고하여, 본 발명의 일 실시예에 따른 게이트 구동부(400)의 구체적인 구성을 설명한다.Referring to FIG. 2, a detailed configuration of the
본 실시예의 게이트 구동부(400)는 N개의 이송 스테이지(SGsi)와 N개의 출력 스테이지(SGoi)로 구성되는 구동 스테이지와 3개의 이송 스테이지(SGsN+1, SGsN+2, SGsN+3)로 구성되는 더미 스테이지 및 상기 구동 스테이지와 더미 스테이지로 입 출력되는 복수의 신호(STV, CKV, CKVB, Vpa, Voff, Ci, Ti, Ri, Gi)선으로 구성된다.The
이송 스테이지(SGsi)는 제1 클럭단(CK1), 제1 입력단(IN1), 제2 입력단(IN2), 제1 출력단(OUT1) 및 전원단(VSS)을 포함하며, 출력 스테이지(SGoi)는 제 2 클럭단(CK2), 제3 클럭단(CK3), 제3 입력단(IN3), 제4 입력단(IN4), 제5 입력단(IN5), 제2 출력단(OUT2) 및 전원단(VSS)을 포함한다.The transfer stage SGsi may include a first clock terminal CK1, a first input terminal IN1, a second input terminal IN2, a first output terminal OUT1, and a power supply terminal VSS. The second clock terminal CK2, the third clock terminal CK3, the third input terminal IN3, the fourth input terminal IN4, the fifth input terminal IN5, the second output terminal OUT2, and the power supply terminal VSS are connected to each other. Include.
먼저 구동 스테이지 중 홀수 번째 스테이지의 연결관계를 설명한다.First, the connection relationship between the odd stages of the driving stages will be described.
홀수 번째 이송 스테이지(SGS2k-1)의 경우 제1 클럭단(CK1)은 클럭 신호(CKV)선과 연결되고, 제1 입력단(IN1)은 캐리 신호(C2k-2)선을 통해 전단 이송 스테이지(SGs2k-2)의 제1 출력단(OUT1)과 연결되며, 제2 입력단(IN2)은 리셋 신호(R2k)선을 통해 후단 이송 스테이지(SGs2k)의 제1 출력단(OUT1)과 연결되고, 제1 출력단(OUT1)은 리셋 신호(R2k-1)선, 캐리 신호(C2k-1)선 및 전달 신호(T2k-1)선을 통해 전단 이송 스테이지(SGs2k-2)의 제2 입력단(IN2), 차 전단 출력 스테이지(SGo2k-3)의 제5 입력단(IN5), 후단 이송 스테이지(SGs2k)의 제1 입력단(IN1), 및 출력 스테이지(SGo2k)의 제3 입력단(IN3) 과 연결되며, 전원단(VSS)은 게이트 오프 전압(Voff)선과 연결된다.In the case of the odd-numbered transfer stage SG S 2k-1, the first clock stage CK1 is connected to the clock signal CKV line, and the first input terminal IN1 is a shear transfer stage through the carry signal C2k-2 line. The first output terminal OUT1 of SGs2k-2 is connected, and the second input terminal IN2 is connected to the first output terminal OUT1 of the rear feed stage SGs2k through a reset signal R2k, and the first The output terminal OUT1 is connected to the second input terminal IN2 of the front end transfer stage SGs2k-2 through the reset signal R2k-1 line, the carry signal C2k-1 line, and the transfer signal T2k-1 line, Connected to the fifth input terminal IN5 of the front output stage SGo2k-3, the first input terminal IN1 of the rear stage feeding stage SGs2k, and the third input terminal IN3 of the output stage SGo2k, VSS is connected to the gate-off voltage line Voff.
홀수 번째 출력 스테이지(SGo2k-1)의 경우 제2 클럭단(CK2)은 반전 클럭 신호(CKVB)선과 연결되고, 제3 클럭단(CK3)은 클럭 신호(CKV)선과 연결되며, 제3 입력단(IN3)은 전달 신호(T2K-1)선을 통해 이송 스테이지(SGs2k-1)의 제1 출력단(OUT1)과 연결되고, 제4 입력단(IN4)은 구동 영역 선택 신호(Vpa)선과 연결되며, 제5 입력단(IN5)은 리셋 신호(R2k+1)선을 통해 차 후단 이송 스테이지(SGs2k+1)의 제1 출력단(OUT1)과 연결되고, 제2 출력단(OUT2)은 게이트 신호(G2k-1)선과 연결되며, 전원단(VSS)은 게이트 오프 전압(Voff)선과 연결된다.In the odd-numbered output stage SGo2k-1, the second clock terminal CK2 is connected to the inverted clock signal CKVB line, the third clock terminal CK3 is connected to the clock signal CKV line, and the third input terminal ( IN3 is connected to the first output terminal OUT1 of the transfer stage SGs2k-1 through the transfer signal T2K-1 line, and the fourth input terminal IN4 is connected to the drive region selection signal Vpa line. 5 The input terminal IN5 is connected to the first output terminal OUT1 of the next rear feed stage SGs2k + 1 through the reset signal R2k + 1 line, and the second output terminal OUT2 is the gate signal G2k-1. The power supply terminal VSS is connected to the gate-off voltage Voff line.
다만, 전단 스테이지가 없는 첫 번째 이송 스테이지(SG1)는 제1 입력단(IN1)이 수직 개시 신호(STV)선에 연결되고 제1 출력단(OUT1)은 출력 스테이지의 제3 입력단(IN3) 및 후단 이송 스테이지(SGS2)의 제1 입력단(IN1)에만 연결된다.However, in the first transfer stage SG1 having no front stage, the first input stage IN1 is connected to the vertical start signal STV line, and the first output stage OUT1 is transferred to the third input stage IN3 and the rear stage of the output stage. It is connected only to the first input terminal IN1 of the
다음으로 구동 스테이지 중 짝수 번째 스테이지의 연결관계를 설명한다.Next, the connection relationship between even-numbered stages among the driving stages will be described.
짝수 번째 이송 스테이지(SGs2k)의 경우 제1 클럭단(CK1)은 반전 클럭 신호(CKVB)선과 연결되며 기타 제1 입력단(IN1), 제2 입력단(IN2), 제1 출력단(OUT1) 및 전원단(VSS)의 연결은 홀수 번째 이송 스테이지(SGs2k-1)와 동일하다.In the case of even-numbered transfer stage SGs2k, the first clock terminal CK1 is connected to the inverted clock signal CKVB line, and the other first input terminal IN1, the second input terminal IN2, the first output terminal OUT1, and the power supply terminal. The connection of VSS is the same as the odd-numbered transfer stage SGs2k-1.
짝수 번째 출력 스테이지(SGo2k)의 경우 제2 클럭단(CK2)은 클럭 신호(CKV)선과 연결되고, 제3 클럭단(CK3)은 반전 클럭 신호(CKVB)선과 연결되며, 기타 제3 입력단(IN3), 제4 입력단(IN4), 제5 입력단(IN5), 제2 출력단(OUT2) 및 전원단(VSS)의 연결은 홀수 번째 출력 스테이지(SGo2k-1)와 동일하다.In the even-numbered output stage SGo2k, the second clock terminal CK2 is connected to the clock signal CKV line, the third clock terminal CK3 is connected to the inverted clock signal CKVB line, and the other third input terminal IN3 is used. ), The fourth input terminal IN4, the fifth input terminal IN5, the second output terminal OUT2, and the power supply terminal VSS are connected to the odd-numbered output stage SGo2k-1.
다만, 차 전단 스테이지가 없는 두 번째 이송 스테이지(SGs2)의 제1 출력단(OUT1)은 전단 이송 스테이지(SGs1)의 제2 입력단(IN2), 출력 스테이지(SGo2)의 제3 입력단(IN3) 및 후단 이송 스테이지(SGs3)의 제1 입력단(IN1)에만 연결된다.However, the first output terminal OUT1 of the second transfer stage SGs2 without the vehicle front stage is the second input terminal IN2 of the front stage feed stage SGs1, the third input terminal IN3 of the output stage SGo2, and the rear stage. It is connected only to the first input terminal IN1 of the transfer stage SGs3.
다음으로 더미 스테이지의 구성을 설명한다.Next, the configuration of the dummy stage will be described.
더미 스테이지는 세 개의 이송 스테이지(SGsN+1, SGsN+2, SGsN+3)로 구성되어 구동 스테이지를 리셋 시키는 역할을 한다. 구동 스테이지의 리셋을 위해서는 이송 스테이지의 출력만 요구되므로 더미 스테이지의 경우 이송 스테이지 우측의 출력 스테이지는 제거가 가능하다. 따라서 도 2에 도시된 바와 같이 각 이송 스테 이지를 수평 방향으로 배치하는 형태로 레이아웃을 구성하여 구동부의 면적을 줄이는 것이 효율적이다. 출력 스테이지가 없다는 것만 빼면 더미 스테이지를 구성하는 이송 스테이지간의 연결관계는 구동 스테이지를 구성하는 이송 스테이지간의 연결관계와 동일하다. 또한 더미 스테이지를 구성하는 이송 스테이지와 구동 스테이지를 구성하는 이송 스테이지 및 출력 스테이지 간의 연결관계 역시 구동 스테이지의 경우와 동일하다. 다만, 더미 스테이지를 구성하는 이송 스테이지 중 최종 이송 스테이지(SGsN+3)의 제2 입력단(IN2)으로는 수직 개시 신호(STV)가 입력된다. 본 실시예는 3개의 이송 스테이지로 더미 스테이지를 구성하였으나 이는 선택적이며 2개 이하 또는 4개 이상의 이송 스테이지로 구성할 수도 있다. 또한, 본 실시예에서는 최종 이송 스테이지(SGsN+3)의 제2 입력단(IN2)으로 수직 개시 신호(STV)를 입력하여 리셋시키도록 구성하였으나 별도의 신호를 이용하여 리셋 할 수도 있고 리셋을 생략할 수도 있다. The dummy stage is composed of three transfer stages (SGsN + 1, SGsN + 2, SGsN + 3) to reset the driving stage. Since only the output of the transfer stage is required to reset the driving stage, the output stage on the right side of the transfer stage can be removed in the dummy stage. Therefore, as shown in FIG. 2, it is efficient to reduce the area of the driving unit by configuring the layout in the form of disposing each transfer stage in the horizontal direction. Except that there is no output stage, the connection relationship between the transfer stages constituting the dummy stage is the same as the connection relationship between the transfer stages constituting the drive stage. In addition, the connection relationship between the transfer stage constituting the dummy stage and the output stage and the output stage constituting the driving stage is also the same as that of the driving stage. However, the vertical start signal STV is input to the second input terminal IN2 of the final transfer stage SGsN + 3 among the transfer stages constituting the dummy stage. In this embodiment, the dummy stage is composed of three transfer stages, but this is optional and may be composed of two or less transfer stages or four or more transfer stages. In addition, in the present exemplary embodiment, the vertical start signal STV is input to the second input terminal IN2 of the final transfer stage SGsN + 3 to be reset, but may be reset using a separate signal, or the reset may be omitted. It may be.
한편, 본 실시예는 클럭 신호(CKV)와 반전 클럭 신호(CKVB)로 구동하는 시프트 레지스터 구조이나 본 발명의 기술적 사상은 스테이지가 캐리 신호를 생성하여 스테이지를 순차 구동하는 이송 스테이지와 구동 영역 선택 신호에 기초하여 게이트 신호를 부분적으로 출력하는 출력 스테이지로 구분되는데 있는 것으로 본 발명의 기술적 사상은 스테이지를 이송 스테이지와 출력 스테이지로 구분할 수 있는 종래의 모든 시프트 레지스터에 적용 가능하다.On the other hand, the present embodiment is a shift register structure for driving the clock signal CKV and the inverted clock signal CKVB, but the technical idea of the present invention is the transfer stage and the drive region selection signal in which the stage generates a carry signal to sequentially drive the stage. The technical concept of the present invention is applicable to all conventional shift registers that can divide a stage into a transfer stage and an output stage.
도 3을 참고하여 본 발명의 일 실시예에 따른 이송 스테이지(SGsi) 및 출력 스테이지(SGoi)의 구체적인 구성을 설명한다.Referring to Figure 3 will be described a specific configuration of the transfer stage (SGsi) and the output stage (SGoi) according to an embodiment of the present invention.
먼저 이송 스테이지(SGsi)의 구성을 설명한다. 이송 스테이지(SGsi)는 크게 제1 이송 풀업 구동 제어부(410), 제2 이송 풀업 구동 제어부(420) 및 이송 풀업 구동부(430)로 구분된다.First, the configuration of the transfer stage SGsi will be described. The transfer stage SGsi is largely divided into a first transfer pull-up driving
제1 이송 풀업 구동 제어부(410)는 제10 박막 트랜지스터(T10)로 구성된다. 제10 박막 트랜지스터(T10)의 드레인 전극과 게이트 전극은 제1 입력단(IN1)에 공통적으로 연결되고 소스 전극은 제3 노드(N3)에 연결된다. 제1 이송 풀업 구동 제어부(410)는 제1 입력단(IN1)을 통해 수직 개시 신호(STV) 또는 전단 이송 스테이지(SGsi-1)의 캐리 신호(Ci-1)를 받아 이송 풀업 구동부(430)의 제어단에 하이 레벨의 제1 제어 신호를 제공하는 역할을 한다.The first transfer pull-up driving
제2 이송 풀업 구동 제어부(420)는 제9 박막 트랜지스터(T9)로 구성된다. 제9 박막 트랜지스터(T9)의 드레인 전극과 소스 전극은 각각 제3 노드(N3)와 전원단(VSS)에 연결되고 게이트 전극은 제2 입력단(IN2)에 연결된다. 제2 이송 풀업 구동 제어부(420)는 제2 입력단(IN2)으로부터 후단 이송 스테이지(SGsi+1)의 리셋 신호(Ri+1)를 받아 이송 풀업 구동부(430)의 제어단에 로우 레벨의 제2 제어 신호를 제공하는 역할을 한다.The second transfer pull-up driving
이송 풀업 구동부(430)는 제8 박막 트랜지스터(T8)와 제3 커패시터(C3)로 구성된다. 제8 박막 트랜지스터(T8)의 드레인 전극과 소스 전극은 각각 제1 클럭단(CK1)과 제1 출력단(OUT1)에 연결되고 게이트 전극은 제3 노드(N3)에 연결되며, 제3 커패시터(C3)는 제8 박막 트랜지스터(T8)의 게이트 전극 및 소스 전극 사이에 형성된다. 제3 커패시터(C3)는 제8 박막 트랜지스터(T8)의 게이트 전극과 소스 전 극간의 기생 커패시터로 구성할 수 있으며 필요에 따라 별도의 커패시터를 추가하여 구성할 수도 있다. 이송 풀업 구동부(430)는 제1 클럭단(CK1)으로 입력되는 클럭 신호(CKV) 또는 반전 클럭 신호(CKVB)를 1 제어 신호 및 제2 제어 신호에 따라 제1 출력단(OUT1)으로 선택적으로 출력하는 역할을 한다.The transfer pull-up
다음으로 출력 스테이지(SGoi)의 구성을 설명한다. 출력 스테이지(SGoi)는 제1 출력 풀업 구동 제어부(440), 제2 출력 풀업 구동 제어부(450), 출력 풀업 구동부(460), 출력 풀다운 구동부(470) 및 출력 유지부(480)로 구분된다.Next, the configuration of the output stage SGoi will be described. The output stage SGoi is divided into a first output pull-up driving
제1 출력 풀업 구동 제어부(440)는 제2 박막 트랜지스터(T2)로 구성된다. 제2 박막 트랜지스터(T2)의 드레인 전극과 소스 전극은 각각 제4 입력단(IN4)과 제 1 노드(N1)에 연결되고 게이트 전극은 제3 입력 단(IN3)에 연결된다. 제1 출력 풀업 구동 제어부(440)는 제3 입력단(IN3) 및 제4 입력단(IN4)으로부터 구동 영역 선택 신호(Vpa) 및 전달 신호(Ti)를 받아 출력 풀업 구동부(460)의 제어단에 하이 레벨의 제3 제어 신호를 제공하는 역할을 한다.The first output
제2 출력 풀업 구동 제어부(450)는 제3 박막 트랜지스터(T3)로 구성된다. 제3 박막 트랜지스터(T3)의 드레인 전극과 소스 전극은 각각 제1 노드(N1)와 전원단(VSS)에 연결되고 게이트 전극은 제5 입력단(IN5)에 연결된다. 제2 출력 풀업 구동 제어부(450)는 제5 입력단(IN5)으로부터 차 후단 이송 스테이지(SGsi+2)의 리셋 신호(Ri+2)를 받아 출력 풀업 구동부(460)의 제어단에 로우 레벨의 제4 제어 신호를 제공하는 역할을 한다.The second output
출력 풀업 구동부(460)는 제1 박막 트랜지스터(T1)와 제1 커패시터(C1)로 구 성된다. 제1 박막 트랜지스터(T1)의 드레인 전극과 소스 전극은 각각 제1 클럭단(CK1)과 제2 출력단(OUT2)에 연결되고 게이트 전극은 제1 노드(N1)에 연결되며, 제1 커패시터(C1)는 제1 박막 트랜지스터(T1)의 게이트 전극 및 소스 전극 사이에 형성된다. 제1 커패시터(C1)는 제1 박막 트랜지스터(T1)의 게이트 전극과 소스 전극간의 기생 커패시터로 구성할 수 있으며 필요에 따라 별도의 커패시터를 추가하여 구성할 수도 있다. 출력 풀업 구동부(460)는 제1 클럭단(CK1)으로 입력되는 클럭 신호(CKV) 또는 반전 클럭 신호(CKVB)를 제3 제어 신호 및 제4 제어 신호에 따라 제2 출력단(OUT2)으로 선택적으로 출력하는 역할을 한다.The output pull-up
출력 풀다운 구동부(470)는 제6 박막 트랜지스터(T6)로 구성된다. 제6 박막 트랜지스터(T6)의 드레인 전극과 소스 전극은 각각 제2 출력단(OUT2)과 전원단(VSS)에 연결되고 게이트 전극은 제3 클럭단(CK3)에 연결된다. 출력 풀다운 구동부(470)는 제3 클럭단(CK3)으로 입력되는 반전 클럭 신호(CKVB) 또는 클럭 신호(CKV)에 따라 전원단(VSS)으로 입력되는 게이트 오프 전압(Voff)을 제2 출력단(OUT2)으로 선택적으로 출력하는 역할을 한다.The output pull-down
출력 유지부(480)는 제4 박막 트랜지스터(T4), 제7 박막 트랜지스터(T7), 제5 박막 트랜지스터(T5) 및 제2 커패시터(C2)로 구성된다. 제4 박막 트랜지스터(T4)의 드레인 전극과 소스 전극은 각각 제1 노드(N1)와 전원단(VSS)에 연결되고 게이트 전극은 제2 노드(N2)에 연결된다. 제7 박막 트랜지스터(T7)의 드레인 전극과 소스 전극은 각각 제2 노드(N2)와 전원단(VSS)에 연결되고 게이트 전극은 제1 노드(N1)와 연결된다. 제5 박막 트랜지스터(T5)의 드레인 전극과 소스 전극은 각각 제2 출력단(OUT2)과 전원단(VSS)에 연결되고 게이트 전극은 제2 노드(N2)에 연결된다. 제2 커패시터(C2)는 제2 클럭단(CK2)과 제2 노드(N2) 사이에 형성된다. 출력 유지부(480)는 한번 턴 온 되었다가 턴 오프된 게이트 배선이 다음 프레임에서 턴온될 때까지 게이트 오프 전압(Voff)을 안정적으로 유지하도록 하는 역할을 한다.The
본 실시예의 스테이지 회로는 7개의 박막 트랜지스터와 2개의 커패시터로 구성된 종래 스테이지 구조에 3개의 박막 트랜지스터와 1개의 커패시터를 추가하여 변형시킨 것이나 본 발명의 기술적 사상은 스테이지가 캐리 신호를 생성하여 스테이지를 순차 구동하는 이송 스테이지와 구동 영역 선택 신호에 기초하여 게이트 신호를 부분적으로 출력하는 출력 스테이지로 구분되는데 있는 것으로 본 발명의 기술적 사상은 스테이지를 이송 스테이지와 출력 스테이지로 구분할 수 있는 종래의 모든 스테이지 회로에 적용가능 하다.The stage circuit of this embodiment is modified by adding three thin film transistors and one capacitor to a conventional stage structure consisting of seven thin film transistors and two capacitors. However, the technical idea of the present invention is that the stage generates a carry signal to sequentially perform the stages. The technical spirit of the present invention is applied to all conventional stage circuits that can divide a stage into a transfer stage and an output stage based on a driving stage and a driving region selection signal. It is possible.
한편, 본 발명에 따른 게이트 구동부(400)는 표시 셀 어레이 회로 형성시 표시 기판 상의 주변 영역에 동시에 형성하거나 별도의 집적회로(IC)로 구성하여 표시 기판에 결합할 수 있으며 또는 표시 셀 어레이 형성 공정에 별도의 추가 공정을 더하여 형성할 수도 있다.Meanwhile, when the display cell array circuit is formed, the
또한, 본 발명의 게이트 구동부를 구성하는 박막 트랜지스터, 커패시터, 신호선 등은 게이트 구동부의 안정적인 동작을 위해 그 크기, 두께, 길이 등이 최적화될 수 있으며 신호 지연이나 간섭 등을 최소하기 위해 기판상의 배치 구조 또한 최적화 될 수 있다. 예를 들어 상기 실시예의 캐리 신호(Ci), 전달 신호(Ti) 및 리셋 신호(Ri)는 스테이지간 신호 전달 역할만 수행 하므로 제8 박막 트랜지스터(T8) 는 제1, 5, 6 박막 트랜지스터(T1, T5, T6)에 비해 상대적으로 작게 설계 할 수 있다. 또한, 출력 풀다운 구동부(470) 및 출력 유지부(480)는 1개씩 또는 둘 다 생략할 수 있다.In addition, the thin film transistors, capacitors, signal lines, etc. constituting the gate driver of the present invention may be optimized in size, thickness, length, etc. for stable operation of the gate driver, and disposed on the substrate to minimize signal delay or interference. It can also be optimized. For example, the carry signal Ci, the transfer signal Ti, and the reset signal Ri of the above embodiment only serve as signal transfer between stages, and thus the eighth thin film transistor T8 may include the first, fifth, and sixth thin film transistors T1. , T5, T6) can be designed relatively small. In addition, the output pull-down
이하 도 2 내지 도 4를 참고하여 본 발명에 따른 게이트 구동부(400)의 동작 과정을 설명한다. Hereinafter, an operation process of the
도 4는 본 발명에 따른 게이트 구동부(400)에 입력되는 신호들과 그 결과 발생하는 전달/캐리/리셋 신호(Ti/Ci/Ri) 및 게이트 신호(Gi)의 출력파형을 도시한 것이며, 도 5는 이 경우 결과적으로 나타날 수 있는 화면 표시 상태의 일례를 나타낸 것이다. 도 4에 도시된 바와 같이 구동 영역 선택 신호(Vpa)는 표시 구간(Ⅰ)에서는 하이 레벨을 유지하며 비 표시 구간(Ⅱ)에서는 로우 레벨을 유지한다.4 illustrates output signals of the signals input to the
먼저, 표시 구간(I)에서 게이트 구동부(400)가 동작하는 과정을 설명한 후, 이어서 비 표시 구간(Ⅱ)에서 게이트 구동부(400)가 동작하는 과정을 설명한다. 초기 각 이송 스테이지(SGsi) 및 출력 스테이지(SGoi)의 모든 노드는 저전압 상태임을 가정한다.First, a process of operating the
먼저 표시 구간(Ⅰ) A 영역에서의 게이트 구동부(400)의 구동을 설명한다. First, the driving of the
제1 이송 스테이지(SGs1)의 제1 입력단(IN1), 제1 클럭단(CK1)에 각각 하이 레벨의 수직 개시 신호(STV), 로우 레벨의 클럭 신호(CKV)가 입력되면, 제10 박막 트랜지스터(T10)가 턴온되어 제3 노드(N3)에 고전압이 인가 되고 이에 따라 제8 박막 트랜지스터(T8)가 턴온 되어 제1 클럭단(CK1)으로 입력되는 로우 레벨의 클럭 신호(CKV)가 제1 출력단(OUT1)을 통해 전달/캐리 신호(T1,C1)로 출력된다.When the high level vertical start signal STV and the low level clock signal CKV are respectively input to the first input terminal IN1 and the first clock terminal CK1 of the first transfer stage SGs1, the tenth thin film transistor T10 is turned on so that a high voltage is applied to the third node N3. Accordingly, the eighth thin film transistor T8 is turned on and the low level clock signal CKV input to the first clock terminal CK1 is first. It is output as the transmission / carrier signals T1 and C1 through the output terminal OUT1.
제1 출력 스테이지(SGo1)의 경우 로우 레벨의 전달 신호(T1)가 제3 입력단(IN3)으로 입력되므로 제2 박막 트랜지스터(T2)는 턴오프 상태를 유지한다. 이때, 제3 커패시터(C3)의 양단으로 하이 레벨의 전압과 로우 레벨의 전압이 인가되므로 전하가 충전되어 제3 노드(N3)가 고전압으로 부트스트랩된다. 한편, 제1 출력 스테이지(SGo1)의 제2 클럭단(CK2)에 하이 레벨의 반전 클럭 신호(CKVB)가 입력되므로 제2 커패시터(C2)를 통해 제2 클럭단(CK2)과 연결된 제2 노드(N2)가 하이 상태가 되어 제4 박막 트랜지스터(T4)와 제5 박막트랜지스터(T5)가 턴온 되고 이에 따라 제1 노드(N1) 및 제2 출력단(OUT2)으로 게이트 오프 전압(Voff)이 인가되어 로우 레벨을 유지한다. 또한, 제1 노드(N1)가 로우 상태이므로 제7 박막트랜지스터(T7)는 턴오프 상태를 유지하게 되고, 제3 클럭단(CK3)으로 입력되는 클럭 신호(CKV)가 로우 레벨이므로 제6 박막 트랜지스터(T6) 역시 턴오프 상태를 유지한다.In the case of the first output stage SGo1, since the low level transfer signal T1 is input to the third input terminal IN3, the second thin film transistor T2 maintains a turn-off state. At this time, since the high level voltage and the low level voltage are applied to both ends of the third capacitor C3, the charge is charged to bootstrap the third node N3 to the high voltage. Meanwhile, since the high level inverted clock signal CKVB is input to the second clock terminal CK2 of the first output stage SGo1, the second node connected to the second clock terminal CK2 through the second capacitor C2. The fourth thin film transistor T4 and the fifth thin film transistor T5 are turned on, and the gate-off voltage Voff is applied to the first node N1 and the second output terminal OUT2 as N2 becomes high. To maintain the low level. In addition, since the first node N1 is in a low state, the seventh thin film transistor T7 is maintained in a turn-off state. Since the clock signal CKV input to the third clock terminal CK3 is at a low level, the sixth thin film is thin. Transistor T6 also remains turned off.
제2 이송 스테이지(SGs2)의 경우 제1 입력단(IN1)으로 로우 레벨의 캐리 신호(C1)가 입력되므로 제10 박막 트래지스터(T10)가 턴오프 상태를 유지하게 되고 이에 따라 제8 박막 트랜지스터(T8) 역시 턴오프 상태를 유지하게 되며 그로 인해 제1 출력단(OUT1)은 로우 레벨을 유지한다.In the case of the second transfer stage SGs2, the low level carry signal C1 is input to the first input terminal IN1, so that the tenth thin film transistor T10 is maintained in a turn-off state. T8) also maintains a turn-off state, whereby the first output terminal OUT1 maintains a low level.
제2 출력 스테이지(SGo2)의 경우 제2 이송 스테이지(SGs2)의 제1 출력단(OUT1)이 로우 레벨을 유지함에 따라 제2 박막 트랜지스터(T2)가 턴오프 상태를 유지한다. 한편, 제2 출력 스테이지(SGo2)의 제3 클럭단(CK3)에 하이 레벨의 반전 클럭 신호(CKVB)가 입력되면, 제6 박막 트랜지스터(T6)가 턴온되어 제2 출력 단(OUT2)은 로우 레벨을 유지하게 된다. 제2 출력 스테이지(SGo2)의 제2 클럭단(CK2)으로는 로우 레벨의 클럭 신호(CKV)가 입력되므로 제2 노드(N2)는 로우 레벨을 유지하게 되고 이에 따라 제4 박막 트랜지스터(T4)와 제5 박막 트랜지스터(T5)는 턴오프 상태를 유지하게 된다.In the case of the second output stage SGo2, the second thin film transistor T2 maintains a turn-off state as the first output terminal OUT1 of the second transfer stage SGs2 maintains a low level. Meanwhile, when the high level inverted clock signal CKVB is input to the third clock terminal CK3 of the second output stage SGo2, the sixth thin film transistor T6 is turned on so that the second output terminal OUT2 is low. To maintain the level. Since the low level clock signal CKV is input to the second clock terminal CK2 of the second output stage SGo2, the second node N2 maintains the low level, and accordingly, the fourth thin film transistor T4. And the fifth thin film transistor T5 are maintained in the turn-off state.
한편, 제2 이송 스테이지(SGs2)의 제1 출력단(OUT1)이 로우 레벨을 유지하므로 이와 연결된 제1 이송 스테이지(SGs1)의 제2 입력단(IN2) 역시 로우 레벨을 유지하게 되고 이에 따라 제1 이송 스테이지(SGs1)의 제9 박막 트랜지스터(T9)가 턴오프 상태를 유지하게 되어 하이 레벨의 제3 노드(N3)와 로우 레벨의 게이트 오프 전압이 서로 충돌을 일으키지 않게 된다. 한편, 제1 출력 스테이지(SGo1)의 제1 노드(N1)는 로우 레벨이므로 제3 박막 트랜지스터(T3)의 턴온 턴오프와 무관하게 전압 충돌 문제는 없다.Meanwhile, since the first output terminal OUT1 of the second transfer stage SGs2 maintains the low level, the second input terminal IN2 of the first transfer stage SGs1 connected to the second transfer stage SGs2 also maintains the low level. The ninth thin film transistor T9 of the stage SGs1 maintains a turn-off state such that the high level third node N3 and the low level gate off voltage do not collide with each other. Meanwhile, since the first node N1 of the first output stage SGo1 is at a low level, there is no voltage collision problem regardless of the turn-on turn-off of the third thin film transistor T3.
제3 이송 스테이지(SGs3)의 경우도 캐리 신호(C2)에 의해 제10 박막 트랜지스터(T10)가 턴온 되지 않으므로 제3 노드(N3)가 로우 레벨을 유지하게 되고 제1 클럭단으로 입력되는 클럭 신호와 무관하게 제1 출력단(OUT1)은 A 영역에서 로우 레벨을 유지한다.In the case of the third transfer stage SGs3, since the tenth thin film transistor T10 is not turned on by the carry signal C2, the third node N3 maintains a low level and a clock signal input to the first clock stage. Regardless, the first output terminal OUT1 maintains a low level in the A region.
제4 이송 스테이지(SGs4) 이후의 짝수 번째 이송 스테이지는 A 영역에서 제2 이송 스테이지(SGs2)의 구동조건과 동일하고 홀수 번째 이송 스테이지는 A 영역에서 제3 이송 스테이지(SGs3)의 구동조건과 동일하므로 제4 이송 스테이지(SGs4) 이후의 모든 이송 스테이지의 제1 출력단은 A영역에서 로우 레벨을 유지한다.The even-numbered transfer stage after the fourth transfer stage SGs4 is the same as the driving condition of the second transfer stage SGs2 in the area A, and the odd-numbered transfer stage is the same as the driving condition of the third transfer stage SGs3 in the A area. Therefore, the first output terminal of all the transfer stages after the fourth transfer stage SGs4 maintains the low level in the A region.
제3 출력 스테이지(SGo3) 이후의 홀수 번째 출력 스테이지는 A영역에서 제1 출력 스테이지(SGo1)의 구동조건과 동일하고 짝수 번째 출력 스테이지는 A영역에서 제2 출력 스테이지(SGo2)의 구동조건과 동일하므로 제3 출력 스테이지(SGo3) 이후의 모든 출력 스테이지의 제2 출력단(OUT2)은 A영역에서 로우 레벨을 유지한다.The odd-numbered output stage after the third output stage SGo3 is the same as the driving condition of the first output stage SGo1 in the area A, and the even-numbered output stage is the same as the driving condition of the second output stage SGo2 in the A area. Therefore, the second output terminal OUT2 of all the output stages after the third output stage SGo3 maintains a low level in the A region.
이어서, B 영역에서의 게이트 구동부(400)의 구동을 설명한다.Next, the driving of the
제1 이송 스테이지(SGs1)의 경우 제3 노드(N3)가 고전압으로 부트스트랩되어 있는 상태이므로 제1 클럭단(CK1)으로 입력되는 클럭 신호(CKV)가 하이 레벨로 천이하게 되면 제1 출력단(OUT1)으로 하이 레벨의 전달/캐리 신호(T1/C1)를 출력하게 된다.In the case of the first transfer stage SGs1, since the third node N3 is bootstraped with a high voltage, when the clock signal CKV input to the first clock terminal CK1 transitions to a high level, the first output terminal ( OUT1) outputs a high level transfer / carry signal (T1 / C1).
따라서 제1 출력 스테이지(SGo1)의 제2 박막 트랜지스터(T2)가 턴온되어 하이 레벨의 구동 영역 선택 신호(Vpa)가 제1 노드(N1)에 인가되고 제1 노드(N1)는 고전압 상태가 된다. 이에 따라 제1 박막 트랜지스터(T1)가 턴온되어 제2 출력단(OUT2)으로 로우 레벨의 반전 클럭 신호(CKVB)가 출력된다. 이때, 제1 커패시터(C1)의 양단에 고전압과 저전압이 인가되므로 전하가 충전되고 제1 노드(N1)는 고전압으로 부트스트랩 된다. 한편, 제1 출력 스테이지(SGo1)의 제3 클럭단(CK3)으로는 하이 레벨의 클럭 신호(CKV)가 입력되므로 전원단(VSS)으로 입력되는 게이트 오프 전압(Voff)이 제2 출력단(OUT2)으로 출력되고 이는 로우 레벨의 반전 클럭 신호(CKVB)와 충돌을 일으키지 않는다. 한편, 제1 노드(N1)가 고전압 상태이므로 제7 박막 트랜지스터(T7)가 턴온되어 제2 노드(N2)는 저전압 상태를 유지하게 되고 이에 따라 제4 박막 트랜지스터(T4)와 제5 박막 트랜지스터(T5)는 턴오프 상태를 유지하게 된다.Accordingly, the second thin film transistor T2 of the first output stage SGo1 is turned on to apply the high level driving region selection signal Vpa to the first node N1 and the first node N1 is in a high voltage state. . Accordingly, the first thin film transistor T1 is turned on to output the low level inverted clock signal CKVB to the second output terminal OUT2. At this time, since a high voltage and a low voltage are applied to both ends of the first capacitor C1, charge is charged and the first node N1 is bootstrapd to a high voltage. Meanwhile, since the high level clock signal CKV is input to the third clock terminal CK3 of the first output stage SGo1, the gate-off voltage Voff input to the power supply terminal VSS is the second output terminal OUT2. ) And it does not collide with the low level inverted clock signal CKVB. Meanwhile, since the first node N1 is in a high voltage state, the seventh thin film transistor T7 is turned on so that the second node N2 maintains a low voltage state. Accordingly, the fourth thin film transistor T4 and the fifth thin film transistor ( T5) will remain turned off.
제2 이송 스테이지(SGs2)의 경우 제1 입력단(IN1)으로 제1 이송 스테이지(SGs1)의 제1 출력단(OUT1)에서 출력된 하이 레벨의 캐리 신호(C1)가 입력되므로 A 영역에서의 제1 이송 스테이지(SGs1)와 마찬가지로 제1 출력단(OUT1)은 로우 레벨을 유지하고 제3 노드(N3)는 고전압으로 부트스트랩 된다. In the case of the second transfer stage SGs2, the high level carry signal C1 output from the first output terminal OUT1 of the first transfer stage SGs1 is input to the first input terminal IN1, so that the first transfer terminal SSGs2 receives the first signal in the A region. Like the transfer stage SGs1, the first output terminal OUT1 maintains a low level and the third node N3 is bootstrapd to a high voltage.
제2 출력 스테이지(SGo2)는 A 영역에서의 제1 출력 스테이지(SGo1)와 구동 조건이 동일하므로 제2 출력단(OUT2)은 로우 레벨을 유지한다.Since the second output stage SGo2 has the same driving condition as the first output stage SGo1 in the A region, the second output stage OUT2 maintains a low level.
제 3 이송 스테이지(SGs3) 이후의 이송 스테이지와 제3 출력 스테이지 이후(SGo3)의 출력 스테이지 역시 A 영역에서의 설명과 동일한 원리로 구동하여 제1 출력단(OUT1)과 제2 출력단(OUT2)이 모두 로우 레벨을 유지한다.The transfer stage after the third transfer stage SGs3 and the output stage after the third output stage SGo3 are also driven on the same principle as described in the area A, so that both the first output terminal OUT1 and the second output terminal OUT2 are driven. Maintain a low level.
이어서, C 영역에서의 게이트 구동부(400)의 구동을 설명한다.Next, the driving of the
먼저 제2 이송 스테이지(SGs2)의 경우 B 구간에서의 제1 이송 스테이지(SGs1)의 구동 조건과 동일하므로 제1 출력단(OUT1)으로 하이 레벨의 전달/캐리/리셋 신호(T2/C2/R2)를 출력하게 된다.First, in the case of the second transfer stage SGs2, the driving conditions of the first transfer stage SGs1 in the section B are the same, so that the high level transfer / carry / reset signal T2 / C2 / R2 is transmitted to the first output terminal OUT1. Will print
따라서, 제1 이송 스테이지(SGs1)의 제2 입력단(IN2)으로 하이 레벨의 리셋 신호(R2)가 입력되고 제1 이송 스테이지(SGs1)의 제9 박막 트랜지스터(T9)가 턴온되어 제1 이송 스테이지(SGs1)의 제3 노드(N3)는 저전압 상태가 된다. 이때 도 4에 도시된 바와 같이 클럭 신호(CKV)의 듀티 시간(DUTY TIME)으로 인해 제1 클럭단(CK1)으로 입력되는 클럭 신호(CKV)가 로우 레벨로 천이한 이후 제3 노드(N3)가 저전압으로 천이하므로 제8 박막 트랜지스터(T8)는 제1 출력단(OUT1)이 하이 레벨에서 로우 레벨로 천이한 후 턴오프 되어 제1 출력단(OUT1)을 로우 레벨로 유지한 다.Accordingly, the high level reset signal R2 is input to the second input terminal IN2 of the first transfer stage SGs1, and the ninth thin film transistor T9 of the first transfer stage SGs1 is turned on to thereby turn on the first transfer stage. The third node N3 of SGs1 is in a low voltage state. In this case, as shown in FIG. 4, after the clock signal CKV input to the first clock terminal CK1 transitions to the low level due to the duty time of the clock signal CKV, the third node N3. Since the transition to the low voltage, the eighth thin film transistor T8 is turned off after the first output terminal OUT1 transitions from the high level to the low level to maintain the first output terminal OUT1 at the low level.
한편, 제2 출력 스테이지(SGo2)의 경우 B 구간에서의 제1 출력 스테이지(SGo1)의 구동 조건과 동일하므로 제1 노드(N1)는 고전압으로 부트스트랩 되고 제2 출력단(OUT2)은 로우 레벨을 유지한다.On the other hand, in the case of the second output stage SGo2, the first node N1 is bootstrap with a high voltage and the second output terminal OUT2 has a low level since it is the same as the driving condition of the first output stage SGo1 in the section B. Keep it.
제1 출력 스테이지(SGo1)의 경우 제1 노드(N1)가 부트스트랩 된 상태이고 제2 클럭단(CK2)으로 하이 레벨의 반전 클럭 신호(CKVB)가 입력되므로 제1 출력 스테이지(SGo1)의 제2 출력단(OUT2)은 로우 레벨에서 하이 레벨로 천이한다. 이때, 제1 노드(N1)가 고전압 상태이므로 제7 박막 트랜지스터(T7)는 턴온 상태이고 이에 따라 제2 노드(N2)는 저전압 상태가 되어 제4 박막 트랜지스터(T4)와 제5 박막 트랜지스터(T5)는 턴온 되지 않는다. 제3 클럭단(CK3)으로 입력되는 클럭 신호(CKV)는 C 영역에서 로우 레벨이므로 제6 박막 트랜지스터(T6)도 턴오프 상태이다.In the case of the first output stage SGo1, since the first node N1 is bootstrapped and the inverted clock signal CKVB having the high level is input to the second clock terminal CK2, the first output stage SGo1 may be formed. 2 The output stage OUT2 transitions from the low level to the high level. In this case, since the first node N1 is in a high voltage state, the seventh thin film transistor T7 is turned on, and thus, the second node N2 is in a low voltage state, thereby the fourth thin film transistor T4 and the fifth thin film transistor T5. ) Is not turned on. Since the clock signal CKV input to the third clock terminal CK3 is at the low level in the C region, the sixth thin film transistor T6 is also turned off.
C 영역에서의 제3 이송 스테이지(SGs3)의 구동 조건은 B 영역에서의 제2 이송 스테이지(SGs2)의 구동 조건과 동일하므로 제1 출력단(OUT1)은 로우 레벨을 유지하고 제3 노드(N3)는 고전압으로 부트스트랩 된다. Since the driving conditions of the third transfer stage SGs3 in the region C are the same as the driving conditions of the second transfer stage SGs2 in the region B, the first output terminal OUT1 maintains a low level and the third node N3. Is bootstrapd to a high voltage.
제4 이송 스테이지(SGs4) 이후의 이송 스테이지와 제3 출력 스테이지(SGo3) 이후의 출력 스테이지는 A, B 영역의 경우와 동일한 원리로 C 영역에서 제1, 2 출력단(OUT1,2) 모두 로우 레벨을 유지한다.The transfer stage after the fourth transfer stage SGs4 and the output stage after the third output stage SGo3 have a low level in the first and second output terminals OUT1 and 2 in the C region in the same principle as in the case of the A and B regions. Keep it.
이어서, D 구간에서의 게이트 구동부의 구동을 설명한다.Next, the driving of the gate driver in the D section will be described.
먼저 제1 이송 스테이지(SGs1)의 경우 제1 입력단(IN1)으로 수직 개시 신호(STV)가 입력되기 전까지는 제3 노드(N3)가 저전압 상태를 유지하므로 제8 박막 트랜지스터(T8)는 턴오프 상태를 유지하게 된다. 따라서, 제1 출력단(OUT1)은 제1 클럭단(CK1)으로 입력되는 클럭 신호(CKV)의 상태와 무관하게 로우 레벨을 유지한다.First, in the case of the first transfer stage SGs1, the eighth thin film transistor T8 is turned off because the third node N3 maintains a low voltage state until the vertical start signal STV is input to the first input terminal IN1. State is maintained. Accordingly, the first output terminal OUT1 maintains a low level regardless of the state of the clock signal CKV input to the first clock terminal CK1.
제2 이송 스테이지(SGs2)의 경우 C 영역에서의 제1 이송 스테이지(SGs1)와 구동 조건이 동일하므로 제1 출력단(OUT1)은 하이 레벨에서 로우 레벨로 천이되어 유지된다.In the case of the second transfer stage SGs2, since the driving conditions are the same as those of the first transfer stage SGs1 in the C region, the first output terminal OUT1 is transitioned and maintained from the high level to the low level.
제3 이송 스테이지(SGs3)의 경우 C 영역에서의 제2 이송 스테이지(SGs2)와 구동 조건이 동일하므로 제1 출력단(OUT1)은 로우 레벨에서 하이 레벨로 천이되어 유지된다. In the case of the third transfer stage SGs3, since the driving conditions are the same as those of the second transfer stage SGs2 in the C region, the first output terminal OUT1 is transitioned from the low level to the high level and maintained.
제1 출력 스테이지(SGo1)의 경우 제5 입력단(IN5)으로 제3 이송 스테이지(SGs3)의 제1 출력단(OUT1)으로부터 하이 레벨의 리셋 신호(R3)가 입력되므로 제3 박막 트랜지스터(T3)가 턴온되어 제1 노드(N1)가 저전압 상태로 천이한다. 한편, 제1 출력 스테이지(SGo1)의 제3 클럭단(CK3)으로 입력되는 클럭 신호(CKV)가 하이 레벨이므로 제1 출력 스테이지(SGo1)의 제2 출력단(OUT2)은 전원단(Vss)으로 입력되는 게이트 오프 전압(Voff)을 출력하면서 로우 레벨로 천이한다. 나머지 박막 트랜지스터의 구동은 앞선 설명과 같다.In the case of the first output stage SGo1, since the high level reset signal R3 is input from the first output terminal OUT1 of the third transfer stage SGs3 to the fifth input terminal IN5, the third thin film transistor T3 is applied. The first node N1 transitions to the low voltage state by being turned on. Meanwhile, since the clock signal CKV input to the third clock terminal CK3 of the first output stage SGo1 is at a high level, the second output terminal OUT2 of the first output stage SGo1 is connected to the power supply terminal Vss. Transitioning to the low level while outputting the input gate off voltage (Voff). The driving of the remaining thin film transistors is as described above.
기타 제4 이송 스테이지(SGs4) 이후의 이송 스테이지와 제2 출력 스테이지(SGo2) 이후의 이송 스테이지는 앞선 영역의 설명과 동일한 원리로 구동하므로 D 영역에서 제2 출력 스테이지(SGo2)의 제2 출력단(OUT2)은 하이 레벨을 유지하고 기타 나머지 스테이지의 제1, 2 출력단(OUT1,2)은 모두 로우 레벨을 유지한다.Since the transfer stage after the other fourth transfer stage SGs4 and the transfer stage after the second output stage SGo2 are driven in the same principle as described above, the second output stage of the second output stage SGo2 in the D region ( OUT2) maintains a high level, and the first and second outputs OUT1 and 2 of the remaining stages all maintain a low level.
이상 설명한 A 영역에서 D 영역까지의 각 이송 스테이지(SGsi) 및 출력 스테이지(SGoi)의 구동 원리는 이후의 영역에도 동일한 형태로 적용된다. 따라서, 이송 스테이지(SGsi)와 출력 스테이지(SGoi)는 세로 방향을 따라 순차적으로 턴온되면서 제1 출력단(OUT1)과 제2 출력단(OUT2)을 통해 하이 레벨의 신호를 출력하며 이송 스테이지(SGsi)의 제1 출력단의 하이 레벨 신호와 출력 스테이지(SGoi)의 제2 출력단의 하이 레벨 신호는 1 수평기간의 시간차이를 두고 출력된다.The driving principles of the transfer stage SGsi and the output stage SGoi from the region A to the region D described above are applied in the same manner to the subsequent regions. Therefore, the transfer stage SGsi and the output stage SGoi are sequentially turned on along the longitudinal direction, and output a high level signal through the first output terminal OUT1 and the second output terminal OUT2, and the The high level signal of the first output terminal and the high level signal of the second output terminal of the output stage SGoi are output with a time difference of one horizontal period.
이어서, 비 표시 구간(Ⅱ)에서의 게이트 구동부(400)의 작동을 설명한다.Next, the operation of the
비 표시 구간(Ⅱ)의 구동 조건은 기본적으로 표시 구간(Ⅰ)과 동일하며 단지 출력 스테이지(SGoi)의 제4 입력단(IN4)으로 입력되는 구동 영역 선택 신호(Vpa)가 표시 구간과 다르게 로우 레벨을 유지한다는 점에서 차이가 있다. 따라서 비표시 구간(Ⅱ)에서는 출력 스테이지(SGoi)의 제1 노드(N1)가 지속적으로 저전압 상태를 유지하게 되므로 이송 스테이지(SGsi)의 순차 구동과 무관하게 제2 출력단(OUT2)으로 하이 레벨의 게이트 신호(Gi)가 출력되지 않는다. 그러나 이송 스테이지(SGsi)는 표시 구간(Ⅰ)과 동일하게 순차 구동되므로 이후 표시 구간(Ⅰ)이 시작되어 다시 하이 레벨의 구동 영역 선택 신호(Vpa)가 출력 스테이지(SGoi)의 제4 입력단(IN4)으로 입력되면 제2 출력단(OUT2)을 통해 하이 레벨의 게이트 신호(Gi)가 순차적으로 출력되어 정상적인 화면 표시가 가능하다.The driving conditions of the non-display section II are basically the same as the display section I, and the driving region selection signal Vpa input to the fourth input terminal IN4 of the output stage SGoi is low level unlike the display section. There is a difference in that it is maintained. Therefore, in the non-display section II, since the first node N1 of the output stage SGoi is continuously maintained in the low voltage state, the high level of the high level is output to the second output terminal OUT2 regardless of the sequential driving of the transfer stage SGsi. The gate signal Gi is not output. However, since the transfer stage SGsi is sequentially driven in the same manner as the display section I, the display section I starts thereafter, and the driving region selection signal Vpa of the high level is applied again to the fourth input terminal IN4 of the output stage SGoi. ), The gate signal Gi of the high level is sequentially output through the second output terminal OUT2 to display a normal screen.
마지막으로 더미 스테이지의 구동 및 역할을 설명한다.Finally, the driving and role of the dummy stage will be described.
더미 스테이지는 제N+1 이송스테이지(SGsn+1), 제N+2 이송 스테이지(SGsn+2) 및 제N+3 이송 스테이지(SGn+3)로 구성되어 최종 구동 스테이지를 리셋 시키는 역 할을 한다. 제N+1 이송 스테이지(SGsn+1)의 제1 입력단(OUT1)은 제N 이송 스테이지(SGsn)의 제1 출력단(OUT1)으로부터 캐리 신호(Cn)를 받아 1 수평기간이 지난 후 제1 출력단(OUT1)을 통해 제N 이송 스테이지(SGsn)의 제2 입력단(IN2)으로 리셋 신호(Rn+1)를 전달하여 제N 이송 스테이지(SGsn)를 리셋 시킴과 동시에 제N+2 이송 스테이지(SGsn+2)의 제1 입력단으로 캐리 신호(Cn+1)를 전달한다. 제N+2 이송 스테이지(SGsn+2)의 제1 입력단(OUT1)은 제N+1 이송 스테이지(SGsn+1)의 제1 출력단(OUT1)으로부터 캐리 신호(Cn+1)를 받아 1 수평기간이 지난 후 제1 출력단(OUT1)을 통해 제N+1 이송 스테이지(SGsn+1)의 제2 입력단(IN2)으로 리셋 신호(Rn+2)를 전달하여 제N+1 이송 스테이지(SGsn+1)를 리셋 시킴과 동시에 제N+3 이송 스테이지(SGsn+3)의 제1 입력단으로 캐리 신호(Cn+2)를 전달한다. 제N+3 이송 스테이지(SGsn+3)의 제1 입력단(OUT1)은 제N+2 이송 스테이지(SGsn+2)의 제1 출력단(OUT1)으로부터 캐리 신호(Cn+2)를 받아 1 수평기간이 지난 후 제1 출력단(OUT1)을 통해 제N+2 이송 스테이지(SGsn+2)의 제2 입력단(IN2)으로 리셋 신호(Rn+3)를 전달하여 제N+2 이송 스테이지(SGsn+2)를 리셋 시킨다. 한편, 제n+3 이송 스테이지(SGsn+3)는 수직 개시 신호(STV)를 통해 리셋 시킨다.The dummy stage is composed of the N + 1th transfer stage (SGsn + 1), the N + 2th transfer stage (SGsn + 2) and the Nth + 3th transfer stage (SGn + 3) to reset the final driving stage. do. The first input terminal OUT1 of the N + 1th transfer stage SSGsn + 1 receives the carry signal Cn from the first output terminal OUT1 of the Nth transfer stage SSGsn, and after the first horizontal period passes, the first output terminal. The reset signal Rn + 1 is transmitted to the second input terminal IN2 of the Nth transfer stage SGsn through OUT1 to reset the Nth transfer stage SGsn and at the same time, the N + 2th transfer stage SSGsn. The carry signal Cn + 1 is transferred to the first input terminal of +2). The first input terminal OUT1 of the N + 2th transfer stage SGsn + 2 receives the carry signal Cn + 1 from the first output terminal OUT1 of the N + 1th transfer stage SSGsn + 1 for one horizontal period. After this, the reset signal Rn + 2 is transmitted to the second input terminal IN2 of the N + 1th transfer stage SGsn + 1 through the first output terminal OUT1 to pass the N + 1th transfer stage SGsn + 1. ) Is reset and the carry signal Cn + 2 is transmitted to the first input terminal of the N + 3th transfer
제n+1 이송 스테이지(SGsn+1)와 제n+2 이송 스테이지(SGn+2)만으로도 구동 스테이지를 리셋 시킬 수 있으나 다음 수직 개시 신호(STV)가 입력되기 전까지의 안정적인 구동을 위해서는 제n+3 이송 스테이지(SGsn+3)를 추가하여 제n+2 이송 스테이지(SGsn+2)를 확실하게 리셋 시킬 필요가 있다. 만일 제n+3 이송 스테이지(SGsn+3)를 추가하지 않고 제 n+2 이송 스테이지(SGsn+2)를 수직 개시 신호(STV) 로 리셋 시키도록 구성하게 되면 수직 개시 신호가 들어오기 전까지의 포치(Porch) 구간 동안 제n+2 이송 스테이지(SGsn+2)의 제1 출력단(OUT1)을 통해 출력되는 리셋 신호(Rn+2)가 흔들리게 되고 이로 인해 제n+1 이송 스테이지(SGsn+1)의 제3 노드(N3) 및 제n 출력 스테이지(SGon)의 제1 노드(N1)가 흔들리게 되어 n번째 게이트 신호(Gn) 및 이와 인접한 게이트 신호가 지수 함수로 연쇄적으로 흔들리게 되는 문제가 발생할 수 있다. 물론 n+4 이상의 이송 스테이지를 더 추가하여 더욱 안정적으로 동작하도록 구성할 수도 있음은 물론이다.The driving stage may be reset only by the n + 1th feeding stage SGsn + 1 and the n + 2th feeding
도 5는 상기 실시 예에 따른 액정 표시 장치의 화면 표시 상태의 실례를 도시한 것이다. 본 실시 예에서는 표시 영역은 화면의 상부에 위치하고 비 표시 영역은 화면의 하부에 위치하도록 하였으나 구동 영역 선택 신호(Vpa)를 변경함으로써 비 표시 영역을 화면의 어디에든 자유롭게 형성할 수 있을 뿐만 아니라 비 표시 영역의 크기 및 개수 또한 자유롭게 조절할 수 있다. 도 6은 비 표시 영역을 두 군데 형성한 또 다른 실례이다.5 illustrates an example of a screen display state of the liquid crystal display according to the exemplary embodiment. In this embodiment, the display area is located at the top of the screen and the non-display area is located at the bottom of the screen. However, the non-display area can be freely formed anywhere on the screen by changing the driving area selection signal Vpa. The size and number of regions can also be freely adjusted. 6 shows another example in which two non-display areas are formed.
다음으로 비 표시 영역에 발생할 수 있는 잔상 문제의 해결책에 대해 설명한다.Next, a solution to the afterimage problem that may occur in the non-display area will be described.
비 표시 영역의 경우 액정 커패시터가 일정한 극성을 장시간 유지하게 됨에 따라 액정 내에 존재하는 이온이 어느 한쪽으로 흡착되어 잔상이 발생할 수 있다. 잔상 현상은 노멀리 화이트 모드에서 블랙이 구현되어 있는 비 표시 영역의 경우 특히 심각하다. 도 7은 이러한 잔상 문제를 해결하기 위한 비 표시 영역의 전압 갱신 과정을 도시한 것이다. 액정의 점성, 액정 내 이온 극성의 세기, 액정셀 양단에 걸리는 전위차 등을 고려할 때 이온의 흡착은 단 시간에 이루어지는 것은 아니며 몇 시간 단위로 발생한다. 따라서, 잔상현상은 도 7에 도시한 것과 같이 비 표시 영역의 액정셀에 홀딩되어 있는 전압의 극성을 수분 간격으로 바꿔주는 것으로 간단하게 해결할 수 있다. 이때 전압 극성의 갱신을 위해 소비되는 전력은 무시할 수 있는 수준이다. 예를 들어 액정 표시 패널이 60Hz로 구동하는 경우 1분에 한번 비 표시 영역의 전압 갱신을 수행하게 되면 1/(60(frame rate) x 60(second)) = 1/3600 이므로 비 표시 영역의 전압을 1분 마다 한번씩 갱신한다 해도 비 표시 영역에 의한 소비 전력은 표시 영역의 1/3600 밖에 되지 않는다. 따라서, 수분에 한번 정도로 비 표시 영역의 전압을 갱신해줌으로써 실질적인 소비전력의 상승 없이 부분화면 표시 모드에서 전화면 표시 모드로 전환 시 발생할 수 있는 잔상문제를 해결할 수 있다. In the non-display area, as the liquid crystal capacitor maintains a constant polarity for a long time, ions present in the liquid crystal may be adsorbed to either side, and an afterimage may occur. Afterimage phenomenon is particularly serious in a non-display area in which black is implemented in a normally white mode. 7 is a flowchart illustrating a voltage update process of a non-display area for solving such an afterimage problem. Considering the viscosity of the liquid crystal, the intensity of the ion polarity in the liquid crystal, the potential difference across the liquid crystal cell, etc., the adsorption of ions does not occur in a short time but occurs in units of several hours. Therefore, the afterimage phenomenon can be easily solved by changing the polarity of the voltage held in the liquid crystal cell in the non-display area at intervals of time, as shown in FIG. 7. At this time, the power consumed to update the voltage polarity is negligible. For example, when the liquid crystal panel is driven at 60 Hz, if the voltage update of the non-display area is performed once per minute, the voltage of the non-display area is 1 / (60 (frame rate) x 60 (second)) = 1/3600. Is updated once per minute, the power consumption of the non-display area is only 1/3600 of the display area. Therefore, by updating the voltage of the non-display area about once every few minutes, it is possible to solve the afterimage problem that may occur when switching from the partial screen display mode to the full screen display mode without a substantial increase in power consumption.
마지막으로, 도 8 및 도 9를 참고하여 전 화면 표시 모드에서 부분 화면 표시 모드로의 전환 및 부분 화면 표시 모드에서의 비 표시 영역의 전압갱신 알고리즘에 대하여 설명한다.Finally, a description will be given of the switching of the full screen display mode to the partial screen display mode and the voltage update algorithm of the non-display area in the partial screen display mode with reference to FIGS. 8 and 9.
도 8는 화면 표시 모드 전환 알고리즘을 도시한 플로우 차트이며 도 9는 이에 따른 화면의 변화를 도시한 것이다.8 is a flowchart illustrating a screen display mode switching algorithm, and FIG. 9 illustrates a change of a screen accordingly.
최초 전 화면 표시 모드에서는 전 표시 영역의 표시 정보가 전 프레임에 대하여 갱신된다(S1). 그러다가 부분 화면 표시 모드로 전환되면 부분 화면 표시모드의 최초 프레임에서는 표시 영역은 물론 비 표시 영역의 모든 화소에 대한 표시 정보가 갱신된다(S2). 이때, 비 표시 영역의 화소에 대한 표시 정보는 대게 블랙 정 보일 것이다. 다음, 부분 화면 표시 모드의 두 번째 프레임부터는 표시 영역의 화소에 대한 표시 정보만 갱신되며 비 표시 영역의 화소에 대한 표시 정보는 부분 화면 표시 모드의 최초 프레임의 정보가 유지된다(S3). 이때 지속적으로 부분화면 표시 모드 진입 이후의 프레임 수를 계산하여 특정 프레임 횟수 예를 들어 3600 프레임에 도달하면 (S4) 표시 영역과 함께 비 표시 영역의 표시 정보를 갱신한다(S2). 이때 표시 영역의 갱신 표시 정보는 전 프레임의 표시 정보와 극성이 반대이며 비 표시 영역의 갱신 표시 정보는 이전 갱신 표시 정보와 극성이 반대이다.In the first full screen display mode, display information of all display areas is updated for all frames (S1). When the display is switched to the partial screen display mode, display information of all pixels of the non-display area as well as the display area is updated in the first frame of the partial screen display mode (S2). In this case, the display information on the pixels of the non-display area will usually be black. Next, from the second frame of the partial screen display mode, only the display information of the pixels of the display area is updated, and the display information of the pixels of the non-display area is kept of the first frame of the partial screen display mode (S3). At this time, the number of frames after the partial screen display mode is continuously calculated, and when a specific number of frames reaches 3600 frames (S4), the display information of the non-display area is updated together with the display area (S2). At this time, the update display information of the display area is opposite in polarity to the display information of the previous frame, and the update display information of the non-display area is opposite in polarity to the previous update display information.
이상 상술한 실시 예는 본 발명의 이해를 돕기 위한 것으로 그 권리범위를 한정하는 것은 아니다.The above-described embodiments are intended to assist the understanding of the present invention and do not limit the scope of the rights.
본 발명에 따른 액정 표시 장치는 종래의 아모퍼스 실리콘 게이트 구조와 다르게 부분 구동이 가능하여 소비전류를 감소시킬 수 있다.Unlike the conventional amorphous silicon gate structure, the liquid crystal display according to the present invention can be partially driven to reduce current consumption.
또한, 부분 구동이 가능한 종래의 아모퍼스 실리콘 게이트 구조보다 동작이 안정적이며 비 표시 영역의 위치, 크기 및 개수를 자유롭게 조절할 수 있는 장점이 있다.In addition, there is an advantage that the operation is more stable than the conventional amorphous silicon gate structure capable of partial driving, and the position, size and number of the non-display area can be freely adjusted.
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