KR20080047542A - 트랜지스터 및 그 제조 방법, 그리고 이 트랜지스터를 갖는반도체 장치 - Google Patents

트랜지스터 및 그 제조 방법, 그리고 이 트랜지스터를 갖는반도체 장치 Download PDF

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신이치 야마테
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스미또모 가가꾸 가부시끼가이샤
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Abstract

본 발명은, 간편한 방법에 따라 배향을 갖는 활성층을 형성할 수 있어, 우수한 캐리어 이동도를 갖는 트랜지스터가 얻어지는 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다. 본 발명의 트랜지스터의 제조 방법은, 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층을 갖는 트랜지스터의 제조 방법으로서, 반도체막을 연신하는 공정과, 반도체막을, 활성층을 형성시키는 면에 대하여 가열 및/또는 가압을 하면서 부착하여 활성층을 얻는 공정을 포함한다.
트랜지스터, 반도체막, 활성층, 캐리어

Description

트랜지스터 및 그 제조 방법, 그리고 이 트랜지스터를 갖는 반도체 장치{TRANSISTOR, METHOD FOR MANUFACTURING SAME, AND SEMICONDUCTOR DEVICE COMPRISING SUCH TRANSISTOR}
기술분야
본 발명은, 트랜지스터 및 그 제조 방법, 그리고 이 트랜지스터를 갖는 반도체 장치에 관한 것이다.
배경기술
트랜지스터로는, 바이폴러 트랜지스터, 전계 효과 트랜지스터, 정전 유도형 트랜지스터 등의 다양한 것이 알려져 있다. 이들 트랜지스터 중 일종인 전계 효과 트랜지스터는, 일반적으로 소스 전극 및 드레인 전극이 접속된 반도체 재료로 이루어지는 층 (활성층) 에, 절연층을 개재하여 게이트 전극이 형성된 구조를 갖고 있다. 이러한 전계 효과 트랜지스터 중에서도, 활성층에 유기 반도체 화합물을 사용한 유기 트랜지스터는, 경량이고 플렉시블하다는 이점이 있어, 다양한 전자 디바이스로의 응용이 기대되고 있다. 이 유기 트랜지스터의 활성층은, 기판 상에 형성된 절연층 상에, 유기 반도체 화합물을 증착하거나, 또는 유기 반도체 화합물을 함유하는 용액을 스핀 코트, 드롭 캐스트 또는 인쇄함으로써 형성되는 경우가 많다 (비특허 문헌 1).
이러한 유기 트랜지스터에 있어서는, 활성층에 소정의 배향성을 부여함으로 써, 캐리어 이동도가 향상되는 것이 알려져 있다. 이것은, 활성층을 구성하고 있는 유기 반도체 화합물이 일정 방향으로 배열됨으로써, 캐리어의 이동이 유리해지기 때문인 것으로 생각된다. 이와 같이 활성층에 배향성을 부여할 수 있는 유기 트랜지스터의 제조 방법으로는, 기판과 활성층 사이에 러빙막인 배향막을 형성하는 공정 (비특허 문헌 2, 3), 활성층을 러빙하는 공정 (비특허 문헌 4), 마찰 전사막으로 이루어지는 활성층을 형성하는 공정 (특허 문헌 1) 등을 포함하는 방법이 개시되어 있다. 이들 제조 방법에 따라 얻어진 유기 트랜지스터는, 미배향의 활성층을 갖는 것에 비해 우수한 캐리어 이동도를 갖는 것이 알려져 있다.
비특허 문헌 1 : 「유기 트랜지스터의 동작성 향상 기술」, 기술 정보 협회, 2003년
비특허 문헌 2 : H. Sirringhaus 외, Appl. Phys. Lett., Vol 77, No. 3, p. 406 － 408, 2002
비특허 문헌 3 : M. L. Swiggers 외, Appl. Phys. Lett., Vol 79, No. 9, p. 1300 － 1302, 2001
비특허 문헌 4 : H. Heil 외, Appl. Phys. Lett., Vol 93, No. 3, p. 1636 － 1641, 2003
특허 문헌 1 : 일본 공개특허공보 2004-356422호
발명의 개시
발명이 해결하고자 하는 과제
그러나, 배향성을 갖는 활성층을 형성함으로써 캐리어 이동도의 향상을 목적 으로 한 상기 종래의 유기 트랜지스터의 제조 방법은, 모두 활성층에 배향성을 부여하기 위한 공정이 복잡하기 때문에, 유기 트랜지스터의 제조가, 활성층을 배향시키지 않는 경우에 비해 현저하게 곤란해지는 경향이 있었다.
그래서, 본 발명은 이러한 사정을 감안하여 이루어진 것으로, 간편한 방법에 따라 배향을 갖는 활성층을 형성할 수 있어, 우수한 캐리어 이동도를 갖는 트랜지스터가 얻어지는 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다. 또한, 배향을 갖는 활성층을 구비하여, 높은 캐리어 이동도를 갖는 유기 트랜지스터를 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
상기 목적을 달성하기 위해, 본 발명의 트랜지스터의 제조 방법은, 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층을 갖는 트랜지스터의 제조 방법으로서, 반도체막을 연신하는 공정과, 반도체막을, 활성층이 형성되는 면에 가열 및/또는 가압을 하면서 부착하여 활성층을 얻는 공정을 포함하는 것을 특징으로 한다.
상기의 반도체막을 연신하는 공정에 있어서는, 연신에 의해 반도체막을 구성하고 있는 유기 반도체 화합물이 연신 방향으로 배열되고, 이것에 의해 반도체막에 소정의 배향성을 부여할 수 있게 된다. 이와 같이, 본 발명에 있어서는, 반도체막을 연신하는 것만으로 배향된 활성층을 얻을 수 있어, 종래의 방법에 비해 배향을 갖는 활성층을 용이하게 형성할 수 있다. 또한, 상기 본 발명의 제조 방법에서는, 반도체막을 가열 및/또는 가압하면서 활성층을 형성시키는 면 상에 부착 하고 있다. 그 때문에, 활성층은 이것과 인접하고 있는 층에 대하여 밀착되어, 캐리어 이동도 등의 특성을 양호하게 발휘할 수 있는 것이 된다.
또한, 상기 본 발명의 제조 방법에서는, 반도체막을 연신시키는 공정을 먼저 실시하고, 이 연신된 반도체막을 부착하도록 해도 되고, 미연신의 반도체막을 먼저 부착한 후, 이 반도체막을 연신하도록 해도 된다. 상기 서술한 종래 기술과 같은 제조 방법에서는, 모두 활성층의 형성시 또는 활성층의 형성 후에 배향을 부여하는 것이 실시되고 있는데, 전자와 같이, 연신 후에 반도체막을 부착하는 경우에는, 활성층이 될 반도체막에 대하여 미리 적당한 배향을 부여할 수 있어, 원하는 배향성을 갖는 활성층을 형성하기 쉬운 경향이 있다.
또한, 본 발명의 트랜지스터의 제조 방법은, 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층을 갖는 트랜지스터의 제조 방법으로서, 반도체막을 배향시키는 공정과, 반도체막을, 활성층을 형성시키는 면에 대하여 가열 및/또는 가압을 하면서 부착하여, 활성층을 형성하는 공정을 포함하는 것을 특징으로 해도 된다. 이와 같이, 본 발명에 있어서는, 가열 및/또는 가압하면서 반도체막을 부착함으로써, 연신에 한정하지 않고 다양한 방법으로 배향된 활성층을 양호하게 형성할 수 있게 된다.
또한, 본 발명의 트랜지스터의 제조 방법은, 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층을 갖는 트랜지스터의 제조 방법으로서, 반도체막을 연신하여 배향시키는 공정과, 반도체막을, 활성층을 형성시키는 면에 대하여 가열 및/또는 가압을 하면서 부착하여, 활성층을 형성하는 공정을 포함하는 것을 특 징으로 해도 된다. 이와 같이 연신에 의해 반도체막을 배향시킴으로써, 배향에 의해 높은 캐리어 이동도를 발휘할 수 있는 활성층을 특히 용이하게 형성할 수 있다.
상기 본 발명의 트랜지스터의 제조 방법에 있어서는, 반도체막을, 활성층을 형성시키는 면과의 사이에 시공액을 개재시켜 당해면에 부착하는 것이 바람직하다. 이렇게 하면, 반도체막과 상기 면의 접촉면이 시공액에 의해 젖기 때문에, 예를 들면, 반도체막에 휨 등이 있는 경우이어도 양호한 부착이 가능해진다. 또한, 이와 같이 시공액을 사용함으로써 부착이 용이해지기 때문에, 부착시의 가열이나 가압을 보다 온화한 조건에서 실시할 수 있게 된다. 따라서, 과도한 가열이나 가압에서 기인하여 발생할 우려가 있었던 트랜지스터의 변형이나 불량 등의 발생을 보다 확실히 방지할 수 있게 된다. 나아가서는, 시공액의 사용에 의해, 활성층과 이것을 형성시키는 면의 밀착성이 향상되게 된다. 이러한 시공액으로는, 활성층을 형성시키는 면과의 접촉각이 120 도 이하가 되는 것이 바람직하다.
보다 구체적으로는, 본 발명의 트랜지스터의 제조 방법은, 이하와 같은 구성을 갖는 트랜지스터의 제조에 적용되는 것이 바람직하다. 즉, 본 발명의 트랜지스터의 제조 방법은, 소스 전극 및 드레인 전극, 이들 사이의 전류 경로가 되고 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층, 전류 경로를 통과하는 전류를 제어하는 게이트 전극, 그리고, 활성층과 게이트 전극 사이에 배치되는 절연층을 갖는 트랜지스터의 제조 방법으로서, 반도체막을 연신하는 공정과, 반도체막을, 가열 및/또는 가압하면서 절연층과 접착시켜 활성층을 얻는 공정을 포 함하는 것이 바람직하다.
또한, 본 발명의 트랜지스터의 제조 방법은, 소스 전극 및 드레인 전극, 이들 사이의 전류 경로가 되고 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층, 전류 경로를 통과하는 전류를 제어하는 게이트 전극, 그리고, 활성층과 게이트 전극 사이에 배치되는 절연층을 갖는 트랜지스터의 제조 방법으로서, 반도체막을 배향시키는 공정과, 반도체막을, 가열 및/또는 가압하면서 절연층과 접착시켜, 활성층을 얻는 공정을 포함하는 것을 특징으로 해도 된다.
또한, 본 발명의 트랜지스터의 제조 방법은, 소스 전극 및 드레인 전극, 이들 사이의 전류 경로가 되고 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층, 전류 경로를 통과하는 전류를 제어하는 게이트 전극, 그리고, 활성층과 게이트 전극 사이에 배치되는 절연층을 갖는 트랜지스터의 제조 방법으로서, 반도체막을 연신하여 배향시키는 공정과, 반도체막을, 가열 및/또는 가압하면서 절연층과 접착시켜, 활성층을 얻는 공정을 포함하는 것을 특징으로 해도 된다.
이들 트랜지스터의 제조 방법에서도, 반도체막을 연신하거나 함으로써 배향된 활성층을 용이하게 형성할 수 있으며, 또한, 부착시에 가열 및/또는 가압을 실시함으로써, 활성층을 절연층 상에 양호하게 형성할 수 있다. 이들에 의해, 높은 캐리어 이동도를 갖는 트랜지스터를 얻을 수 있게 된다.
상기의 트랜지스터의 제조 방법에 있어서는, 반도체막을, 절연층과의 사이에 시공액을 개재시켜 당해 절연층과 접착시키는 것이 바람직하다. 이렇게 함으로써, 반도체막과 절연층의 접착이 더욱 양호하게 실시되므로, 가열이나 가압의 조건 을 온화하게 하여 트랜지스터의 변형이나 불량 등의 발생을 한층 더 저감시킬 수 있게 된다.
또한, 본 발명의 제조 방법에 따라 제조하는 상기 구성의 트랜지스터는, 소스 전극 및/또는 드레인 전극과 활성층 사이에, 유기 반도체 화합물과는 상이한 화합물로 이루어지는 층을 갖는 것이면 바람직하다. 이러한 다른 활성층을 추가로 가짐으로써, 유기 반도체 화합물을 함유하고 캐리어 수송층으로서 기능하는 활성층과, 소스 및 드레인 전극과의 사이의 접촉 저항을 저감시켜 보다 캐리어 이동도를 높일 수 있게 된다.
본 발명은 또한, 상기 본 발명의 트랜지스터의 제조 방법에 따라 양호하게 얻을 수 있는 트랜지스터를 제공한다. 즉, 본 발명의 트랜지스터는, 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층을 가지며, 이 활성층은, 연신된 반도체막으로 이루어지고, 또한, 반도체막이 활성층을 형성시키는 면에 가열 및/또는 가압을 하면서 부착되어 형성된 것인 것을 특징으로 한다.
이러한 트랜지스터에 있어서의 활성층은, 연신된 반도체막으로 이루어지기 때문에, 소정의 배향을 가진 상태로 되어 있다. 또한, 활성층이, 활성층이 형성되는 면에 대하여 가열이나 가압을 하면서 반도체막을 부착하여 형성된 것이기 때문에, 이 활성층은 상기 면에 대한 밀착성이 양호한 것이 된다. 따라서, 이러한 활성층을 갖는 상기 본 발명의 트랜지스터는 캐리어 이동도가 높고, 층간 밀착성이 높아, 우수한 트랜지스터 특성을 발휘할 수 있는 것이 된다.
본 발명의 트랜지스터는, 유기 반도체 화합물을 함유하는 반도체막으로 이루 어지는 활성층을 가지며, 이 활성층이, 배향된 반도체막으로 이루어지고, 또한, 반도체막이 활성층을 형성시키는 면에 가열 및/또는 가압을 하면서 부착되어 형성된 것이어도 된다.
또한, 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층을 가지며, 활성층은, 연신하여 배향된 반도체막으로 이루어지고, 또한, 반도체막이 활성층을 형성시키는 면에 가열 및/또는 가압을 하면서 부착되어 형성된 것이어도 된다.
이들 트랜지스터도 배향을 갖고 있으며, 게다가 인접면에 대한 밀착성이 우수한 활성층이 양호하게 형성된 것이기 때문에, 캐리어 이동도가 높고, 층간 밀착성이 높아, 우수한 트랜지스터 특성을 발휘할 수 있는 것이 된다. 또한, 이들 트랜지스터도 상기와 동일하게 시공액을 개재시킨 부착에 의해 활성층이 형성된 것이면 바람직하다.
상기 본 발명의 트랜지스터로는, 예를 들면, 하기의 구성을 갖는 것이 특히 바람직하다. 즉, 소스 전극 및 드레인 전극, 이들 사이의 전류 경로가 되고 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층, 전류 경로를 통과하는 전류를 제어하는 게이트 전극, 그리고, 활성층과 게이트 전극 사이에 배치되는 절연층을 가지며, 활성층은, 연신된 반도체막으로 이루어지고, 또한, 반도체막을 가열 및/또는 가압을 하면서 절연층과 접착시킴으로써 형성된 것이면 바람직하다.
또한, 소스 전극 및 드레인 전극, 이들 사이의 전류 경로가 되고 유기 반도 체 화합물을 함유하는 반도체막으로 이루어지는 활성층, 전류 경로를 통과하는 전류를 제어하는 게이트 전극, 그리고, 활성층과 게이트 전극 사이에 배치되는 절연층을 가지며, 활성층은, 배향된 반도체막으로 이루어지고, 또한, 반도체막을 가열 및/또는 가압을 하면서 절연층과 접착시킴으로써 형성된 것이어도 된다.
또한, 소스 전극 및 드레인 전극, 이들 사이의 전류 경로가 되고 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층, 전류 경로를 통과하는 전류를 제어하는 게이트 전극, 그리고, 활성층과 게이트 전극 사이에 배치되는 절연층을 가지며, 활성층은, 연신에 의해 배향된 반도체막으로 이루어지고, 또한, 반도체막을, 가열 및/또는 가압하면서 절연층과 접착시킴으로써 형성된 것이어도 된다.
이들 트랜지스터도, 상기 본 발명의 트랜지스터와 동일하게, 배향을 갖고 있으며, 게다가 인접면에 대한 밀착성이 우수한 활성층을 갖고 있으므로, 캐리어 이동도가 높고, 층간 밀착성이 높아, 이것에 의해 우수한 트랜지스터 특성을 발휘할 수 있는 것이 된다. 또, 이들 트랜지스터도, 시공액을 사용한 접착에 의해 활성층이 형성된 것이면 바람직하다. 또한, 소스 전극 및/또는 드레인 전극과 활성층 사이에, 유기 반도체 화합물과는 상이한 화합물로 이루어지는 층을 가지면 한층 더 바람직하다.
또한, 본 발명은, 상기 본 발명의 트랜지스터를 갖는 반도체 장치를 제공한다. 이러한 반도체 장치는, 상기 본 발명의 트랜지스터에 의한 우수한 트랜지스터 특성에 의해, 양호한 특성을 발현할 수 있는 것이 된다.
발명의 효과
본 발명에 의하면, 간편한 방법에 따라 배향을 갖는 활성층을 형성할 수 있어, 우수한 캐리어 이동도를 갖는 트랜지스터가 얻어지는 트랜지스터의 제조 방법, 및, 배향을 갖는 활성층을 구비하여, 높은 캐리어 이동도를 갖는 유기 트랜지스터를 제공할 수 있게 된다.
도면의 간단한 설명
도 1 은 제 1 실시형태와 관련된 트랜지스터의 모식 단면도이다.
도 2 는 제 2 실시형태와 관련된 트랜지스터의 모식 단면도이다.
도 3 은 제 3 실시형태와 관련된 트랜지스터의 모식 단면도이다.
도 4 는 제 4 실시형태와 관련된 트랜지스터의 모식 단면도이다.
도 5 는 제 5 실시형태와 관련된 트랜지스터의 모식 단면도이다.
도 6 은 제 6 실시형태와 관련된 트랜지스터의 모식 단면도이다.
도 7 은 제 1 실시형태와 관련된 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 8 은 제 2 실시형태와 관련된 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 9 는 제 3 실시형태와 관련된 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 10 은 제 4 실시형태와 관련된 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 11 은 제 5 실시형태와 관련된 트랜지스터의 제조 방법을 나타내는 공정 도이다.
도 12 는 제 5 실시형태와 관련된 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 13 은 제 6 실시형태와 관련된 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 14 는 제 6 실시형태와 관련된 트랜지스터의 제조 방법을 나타내는 공정도이다.
도 15 는 실시예 1 ∼ 3 의 트랜지스터의 제조 공정을 나타내는 도면이다.
도 16 은 비교예 2 ∼ 5 의 트랜지스터의 제조 공정의 일부를 나타내는 도면이다.
도 17 은 실시예 4 에서 얻어진 트랜지스터의 모식 단면도이다.
도 18 은 실시예 6 의 트랜지스터의 제조 공정의 일부를 나타내는 도면이다.
부호의 설명
9 : 시공액
10 : 기판
12 : 게이트 전극
14 : 절연층
16 : 소스 전극
18 : 드레인 전극
20, 24 : 활성층
22, 26 : 반도체막
30, 32, 34, 64 : 소자 기판
36, 38 : 제 1 소자 기판
40 : 시공액
50 : 적층체
52 : 지지 필름
60, 62 : 제 2 소자 기판
100, 105, 110, 115, 120, 125, 200, 210, 300 : 트랜지스터
201 : n-형 실리콘 기판
203 : 절연층
204a : 소스 전극
204b : 드레인 전극
205 : 적층체
206, 216 : 소자 기판
207 : 지지 필름
208 : 폴리(3-헥실티오펜) 막
215 : 연신 적층체
217 : 연신 후의 지지 필름
218 : 연신 후의 폴리(3-헥실티오펜) 막
220 : 연신 후의 활성층
228 : 미연신의 활성층
500 : 4-(트리플루오로메틸)티오페놀의 층
발명을 실시하기 위한 바람직한 형태
이하, 도면을 참조하여 본 발명의 바람직한 실시형태에 대해 설명한다. 또한, 도면의 설명에 있어서, 동일 요소에는 동일 부호를 기재하고, 중복되는 설명을 생략한다. 또, 도면은 이해를 용이하게 하기 위해 일부를 과장하여 그리고 있으며, 치수 비율은 설명하는 것과 반드시 일치하지는 않는다.
이하, 트랜지스터 및 그 제조 방법의 바람직한 실시형태에 대해 설명하는데, 본 발명은, 전류를 증폭 또는 스위치 동작시키는 반도체 소자로서, 유기 반도체 화합물을 함유하는 활성층을 구비하는 트랜지스터이면 특별히 제한 없이 적용할 수 있다. 그리고, 트랜지스터는, 활성층과, 이 활성층과 인접하는 다른 층을 적어도 구비한 구성을 갖고 있고, 활성층은 상기 다른 층에 있어서의 당해 활성층을 형성시키는 면 상에 형성된 것이다. 이러한 트랜지스터로는, 바이폴러 트랜지스터, 정전 유도형 트랜지스터, 전계 효과형 트랜지스터 등을 들 수 있다.
그리고, 이하의 설명에서는, 특히, 소스 전극 및 드레인 전극, 이들 전극 사이의 전류 경로가 되고 유기 반도체 화합물을 함유하는 활성층, 전류 경로를 통과하는 전류를 제어하는 게이트 전극, 그리고, 필요에 따라 활성층과 게이트 전극 사이에 배치된 절연층을 구비하는 트랜지스터 및 그 제조 방법에 대해 설명한다. 이러한 구성을 갖는 트랜지스터로서도, 예를 들면, 전계 효과 트랜지스터의 경우, 플래너형, 역스태거형, 스태거형 등의 다양한 구조의 것을 들 수 있다.
먼저, 도 1 ∼ 도 6 을 참조하여, 제 1 ∼ 제 6 실시형태의 트랜지스터의 구성에 대해 설명한다.
도 1 은 제 1 실시형태와 관련된 트랜지스터의 모식 단면도이다. 도 1 에 나타내는 트랜지스터 (100) 는, 기판 (10) 과, 기판 (10) 상에 형성된 게이트 전극 (12) 과, 게이트 전극 (12) 을 덮도록 하여 기판 (10) 상에 형성된 절연층 (14) 과, 절연층 (14) 상에 형성된 소스 전극 (16) 및 드레인 전극 (18) 과, 소스 전극 (16) 및 드레인 전극 (18) 을 덮도록 절연층 (14) 상에 형성된 활성층 (20) 을 구비하는 것이다.
도 2 는 제 2 실시형태와 관련된 트랜지스터의 모식 단면도이다. 도 2 에 나타내는 트랜지스터 (105) 는, 게이트 전극 (12) 과, 게이트 전극 (12) 상에 형성된 절연층 (14) 과, 절연층 (14) 상에 형성된 소스 전극 (16) 및 드레인 전극 (18) 과, 소스 전극 (16) 및 드레인 전극 (18) 을 덮도록 절연층 (14) 상에 형성된 활성층 (20) 을 구비하는 것이다. 또한, 이 트랜지스터 (105) 에 있어서의 게이트 전극 (12) 은, 상기 제 1 실시형태의 트랜지스터 (100) 에 있어서의 기판 (10) 의 기능도 겸하는 것이다.
도 3 은 제 3 실시형태와 관련된 트랜지스터의 모식 단면도이다. 도 3 에 나타내는 트랜지스터 (110) 는, 게이트 전극 (12) 과, 게이트 전극 (12) 의 양면에 형성된 절연층 (14) 과, 일방의 절연층 (14) 상에 형성된 소스 전극 (16) 및 드레인 전극 (18) 과, 소스 전극 (16) 및 드레인 전극 (18) 을 덮도록 절연층 (14) 상에 형성된 활성층 (20) 과, 활성층 (20) 상에 형성된 지지 필름 (52) 을 구비하 는 것이다. 이 트랜지스터 (110) 에 있어서의 게이트 전극 (12) 은, 상기 제 1 실시형태의 트랜지스터 (100) 에 있어서의 기판 (10) 의 기능도 겸하는 것이다.
도 4 는 제 4 실시형태와 관련된 트랜지스터의 모식 단면도이다. 도 4 에 나타내는 트랜지스터 (115) 는, 게이트 전극 (12) 과, 게이트 전극 (12) 상에 형성된 절연층 (14) 과, 절연층 (14) 상에 형성된 활성층 (20) 과, 활성층 (20) 상에 형성된 소스 전극 (16) 및 드레인 전극 (18) 을 구비하는 것이다.
도 5 는 제 5 실시형태와 관련된 트랜지스터의 모식 단면도이다. 이 트랜지스터 (120) 는 정전 유도형 유기 박막 트랜지스터이다. 도 5 에 나타내는 트랜지스터 (120) 는, 기판 (10) 과, 기판 (10) 상에 형성된 소스 전극 (16) 과, 소스 전극 (16) 상에 형성된 활성층 (20) 과, 활성층 (20) 상에 복수 (여기에서는 4 개) 형성된 게이트 전극 (12) 과, 이들 게이트 전극 (12) 을 덮도록 활성층 (20) 상에 형성된 활성층 (24) 과, 이 활성층 (24) 상에 형성된 드레인 전극 (18) 을 구비하는 것이다. 이 트랜지스터 (120) 에 있어서, 2 개의 활성층 (20 및 24) 은, 동일한 재료로 구성되는 층이어도 되고, 상이한 재료로 구성된 층이어도 된다.
도 6 은 제 6 실시형태와 관련된 트랜지스터의 모식 단면도이다. 이 트랜지스터 (125) 는, 기판 (10) 과, 기판 (10) 상에 형성된 소스 전극 (16) 및 드레인 전극 (18) 과, 이들 소스 전극 (16) 및 드레인 전극 (18) 을 덮도록 기판 (10) 상에 형성된 활성층 (20) 과, 활성층 (20) 상에 형성된 절연층 (14) 과, 절연층 (14) 상에 형성된 게이트 전극 (12) 을 구비하는 것이다.
상기 서술한 제 1 ∼ 제 4 실시형태 및 제 6 실시형태와 관련된 트랜지스터 에 있어서는 모두, 활성층 (20) 은 유기 반도체 화합물을 함유하는 층으로, 소스 전극 (16) 과 드레인 전극 (18) 사이의 전류 통로 (채널) 가 된다. 또한, 게이트 전극 (12) 은, 전압을 인가함으로써 활성층 (20) 에 있어서의 전류 통로 (채널) 를 통과하는 전류를 제어한다.
또한, 제 5 실시형태와 관련된 트랜지스터에 있어서는, 활성층 (20 및 24) 이 유기 반도체 화합물을 함유하고, 소스 전극 (16) 과 드레인 전극 (18) 사이의 전류 통로가 된다. 게이트 전극 (12) 은, 상기와 동일하게 전류 통로를 통과하는 전류를 제어한다.
이하, 상기 각 실시형태의 트랜지스터의 제조 방법을, 트랜지스터의 더욱 상세한 구성과 함께 설명한다.
(제 1 실시형태의 트랜지스터의 제조 방법)
먼저, 제 1 실시형태의 트랜지스터의 제조 방법에 대해 설명한다. 도 7 은 제 1 실시형태와 관련된 트랜지스터의 제조 방법을 나타내는 공정도이다. 이 제조 방법에서는, 먼저, 기판 (10) 과, 기판 (10) 상에 형성된 게이트 전극 (12) 과, 게이트 전극 (12) 을 덮도록 기판 (10) 상에 형성된 절연층 (14) 과, 절연층 (14) 상에 형성된 소스 전극 (16) 및 드레인 전극 (18) 을 구비하는 소자 기판 (30) 을 준비한다 (도 7(a)). 또한, 이것과는 별도로, 유기 반도체 화합물을 함유하는 활성층 (20) 이 될 반도체막 (22) 을 준비한다 (도 7(b)).
기판 (10) 으로는, 전계 효과 트랜지스터로서의 특성을 저해하지 않는 것이 사용되며, 실리콘 기판, 유리 기판, 플라스틱 기판이나 스테인리스 호일 기판을 들 수 있다. 절연층 (14) 은 전기의 절연성이 높은 재료로 이루어지는 것으로, 예를 들면, 산화실리콘, 질화실리콘, 산화알루미늄, 산화탄탈, 절연성 폴리머 등을 사용할 수 있다. 여기서, 절연성 폴리머로는, 폴리이미드, 폴리(비닐페놀), 폴리에스테르, 메타크릴 수지, 폴리카보네이트, 폴리스티렌, 파릴렌 등을 들 수 있다.
절연층 (14) 은, 그 표면이 다양한 방법에 의해 물리적·화학적으로 수식 (修飾) 되어 있어도 된다. 물리적인 수식 방법으로는, 예를 들면, 오존 UV 나 02 플라즈마에 의한 처리를 들 수 있다. 또한, 화학적인 수식 방법으로는, 예를 들면, 실란커플링제 등의 표면 처리제에 의한 처리를 들 수 있다. 표면 처리제로는, 알킬클로로실란류, 알킬알콕시실란류, 불소화 알킬클로로실란류, 불소화 알킬알콕시실란류, 헥사메틸디실라잔 등의 실릴아민 화합물 등을 들 수 있다. 이 표면 처리는, 예를 들면, 상기 표면 처리제의 용액이나 기체에 절연층 (14) 을 접촉시켜, 표면 처리제를 절연층 (14) 의 표면에 흡착시킴으로써 실시할 수 있다. 표면 처리 전에는, 절연층 (14) 의 표면 처리를 실시하는 면을 오존 UV 나 O2 플라즈마로 처리해 둘 수도 있다.
기판 (10) 상에 대한 절연층 (14) 의 형성 방법으로는, 예를 들면, 플라즈마 CVD 법, 열 증착법, 열 산화법, 양극 산화법, 스핀 코트법, 캐스팅법, 마이크로 그라비아 코트법, 그라비아 코트법, 바 코트법, 롤 코트법, 와이어 바 코트법, 딥 코트법, 스프레이 코트법, 스크린 인쇄법, 플렉소 인쇄법, 오프셋 인쇄법, 잉크젯 인 쇄법 등의 방법을 들 수 있다.
게이트 전극 (12), 소스 전극 (16) 및 드레인 전극 (18) 은 도전성 재료로 구성된다. 도전성 재료로는, 알루미늄, 금, 백금, 은, 구리, 크롬, 니켈, 티탄 등의 금속, ITO 등의 도전성 산화물, 폴리(3,4-에틸렌디옥시티오펜) 과 폴리스티렌술폰산의 혼합 고분자 등의 도전성 고분자가 예시된다. 또한, 금속 미립자, 카본 블랙, 그라파이트 미분이 바인더 중에 분산된 도전성 재료이어도 된다.
상기 구성을 갖는 소자 기판 (30) 은, 공지된 트랜지스터의 제조 방법에 따라 제조할 수 있으며, 예를 들면, 미국 특허 제6107117호 명세서에 기재된 방법을 적용할 수 있다.
한편, 활성층 (20) 이 될 반도체막 (22) 은, 유기 반도체 화합물만으로 구성되는 것이어도 되고, 유기 반도체 화합물 이외의 첨가 성분을 추가로 함유하는 것이어도 된다. 유기 반도체 화합물로는, 저분자 유기 반도체 화합물이나 고분자 유기 반도체 화합물을 들 수 있다. 첨가 성분으로는, 도펀트, 활성층 (20) 내의 캐리어를 조정하는 조정 재료, 반도체막의 기계적 특성을 높이기 위한 고분자 재료 등을 들 수 있다. 또한, 반도체막 (22) 은 복수 종의 유기 반도체 화합물이나 복수 종의 첨가 성분을 함유하는 것이어도 된다. 유기 반도체 화합물로는, 양호한 성막성을 얻는 관점에서는, 저분자 유기 반도체 화합물보다 고분자 유기 반도체 화합물 쪽이 바람직하다.
저분자 유기 반도체 화합물이나 고분자 유기 반도체 화합물로는, 예를 들면, 하기에 예시되는 화합물을 각각 들 수 있다. 또한, 본 발명의 트랜지스터에 있 어서의 활성층 (20) 에 함유되는 유기 반도체 화합물은, 반드시 이하에 예시한 것으로는 한정되지 않는다.
저분자 유기 반도체 화합물로는, 안트라센, 테트라센, 펜타센, 벤조펜타센, 디벤조펜타센, 테트라벤조펜타센, 나프토펜타센, 헥사센, 헵타센, 나노아센 등의 폴리아센 화합물 ; 페난트렌, 피센, 풀미넨, 피렌, 안탄트렌, 페로피렌, 코로넨, 벤조코로넨, 디벤조코로넨, 헥사벤조코로넨, 벤조디코로넨, 비닐코로넨 등의 코로넨 화합물 ; 페릴렌, 테릴렌, 디페릴렌, 쿼테릴렌 등 페릴렌 화합물 ; 트리나프틴, 헵타펜, 오발렌, 루비센, 비오란트론, 이소비오란트론, 크리센, 서컴안트라센, 비스안텐, 제트렌, 헵타제트렌, 피란트렌, 비오란텐, 이소비오란텐, 비페닐, 트리페닐렌, 터페닐, 쿼터페닐, 서코비페닐, 케쿨렌, 프탈로시아닌, 포르피린, 플러렌 (C60, C70), 테트라티오풀발렌 화합물, 퀴논 화합물, 테트라시아노퀴노디메탄 화합물, 폴리티오펜의 올리고머, 폴리피롤의 올리고머, 폴리페닐렌의 올리고머, 폴리페닐렌비닐렌의 올리고머, 폴리티에닐렌비닐렌의 올리고머, 티오펜과 페닐렌의 공중합체 올리고머, 티오펜과 플루오렌의 공중합체 올리고머 등을 들 수 있다. 또한, 이들 저분자 유기 반도체 화합물의 유도체를 사용할 수도 있다. 이러한 것으로는, 예를 들면, 테트라센의 벤젠 고리 부가 유도체인 루브렌 등이 있다. 또한, 플러렌류의 공액계를 확장시킨 카본 나노 튜브 등도 예시할 수 있다.
또한, 고분자 유기 반도체 화합물로는, 폴리티오펜, 폴리페닐렌, 폴리아닐린, 폴리페닐렌비닐렌, 폴리티에닐렌비닐렌, 폴리아세틸렌, 폴리디아세틸렌, 폴리트리페닐아민, 트리페닐아민과 페닐렌비닐렌의 공중합체, 티오펜과 페닐렌의 공중 합체, 티오펜과 플루오렌의 공중합체 등을 들 수 있다. 또한, 이들 고분자 유기 반도체 화합물의 유도체를 사용할 수도 있다. 이러한 것으로는, 예를 들면, 폴리티오펜의 알킬 치환체인 폴리(3-헥실티오펜) 등을 예시할 수 있다.
고분자 유기 반도체 화합물로는, 구체적으로는, 하기와 같은 구조를 갖는 것을 예시할 수 있다.
[화학식 1]
Figure 112008014510812-PCT00001
Figure 112008014510812-PCT00002
Figure 112008014510812-PCT00003
상기 식 (1a) ∼ (1i) 중, R1, R2, R3, R4, R5, R6, R7, R8 및 R9 는, 각각 독립적으로 알킬기, 알콕시기, 알킬티오기, 아릴기, 아릴옥시기, 아릴티오기, 아릴알킬기, 아릴알콕시기, 아릴알킬티오기, 아릴알케닐기, 아릴알키닐기, 아미노기, 치환 아미노기, 실릴기, 치환 실릴기, 실릴옥시기, 치환 실릴옥시기, 1 가의 복소환기, 할로겐 원자 또는 시아노기를 나타낸다. n 는 1 이상의 정수이다.
유기 반도체 화합물 이외의 첨가 성분인 도펀트로는, 억셉터성의 도펀트와 도너성의 도펀트를 들 수 있다.
먼저, 억셉터성의 도펀트로는, 요오드, 브롬, 염소, 염화요오드, 브롬화요오드 등의 할로겐 ; 황산, 무수 황산, 이산화황, 황산염 등의 산화황 화합물 ; 질산, 이산화질소, 질산염 등의 산화질소 화합물 ; 과염소산, 차아염소산 등의 할로겐화 화합물 ; 테트라플루오로붕산, 테트라플루오로붕산염, 인산, 인산염, 트리플루오로 아세트산 등의 산 또는 그 염 ; 테트라시아노퀴노디메탄, 테트라클로로테트라시아노퀴노디메탄, 테트라플루오로테트라시아노퀴노디메탄, 테트라시아노에틸렌, 디클로로시아노에틸렌, 디클로로디시아노퀴논, 테트라클로로퀴논, 탄산 가스, 산소 등을 예시할 수 있다.
또한, 도너성의 도펀트로는, 테트라티아풀발렌, 테트라메틸테트라티아풀발렌, 테트라셀레나티아풀발렌 ; 디페닐페닐렌디아민, 테트라페닐페닐렌디아민, 테트라페닐디아미노디페닐, 폴리비닐카르바졸 등의 아민 화합물 ; 알칼리 금속, 알칼리 토금속, 희토류 금속이나 이들 금속과 유기 화합물의 착물 등을 예시할 수 있다.
그 밖에, 활성층 (20) 내의 캐리어를 조정하는 조정 재료로는, 도전성을 갖는 재료, 예를 들면, 알루미늄, 철, 구리, 니켈, 아연, 은, 백금, 금 등의 전이 금속이나 이들의 미립자를 들 수 있다.
또한, 반도체막 (22) 의 기계적 특성을 높이기 위한 고분자 재료로는, 폴리카보네이트, 폴리아크릴레이트, 폴리메틸아크릴레이트, 폴리메틸메타크릴레이트, 폴리스티렌, 폴리염화비닐, 폴리실록산 등을 들 수 있다.
이러한 반도체막 (22) 의 제조에 있어서는, 예를 들면, 먼저, 유기 반도체 화합물, 또는, 유기 반도체 화합물 및 이 이외의 첨가 성분을, 유기 용매에 용해·분산시켜 용액으로 한다. 이어서, 이 용액을, 예를 들면, 폴리테트라플루오로에틸렌 수지판 상에 도포한 후, 유기 용매를 휘발시킨다. 이것에 의해, 반도체막 (22) 이 얻어진다. 또한, 이 반도체막 (22) 을 사용할 때에는, 폴리테트라플루오로에틸렌 수지판으로부터 반도체막 (22) 을 박리하는 것이 바람직하다.
반도체막 (22) 을 제조하기 위한 용액에 사용하는 유기 용매로는, 클로로포름, 염화메틸렌, 디클로로에탄, 트리클로로벤젠 등의 염소계 용매 ; 테트라히드로푸란 등의 에테르계 용매 ; 톨루엔, 자일렌, 메시틸렌, 테트랄린, 데칼린, n-부틸벤젠 등의 방향족 탄화수소계 용매 ; 아니솔 등의 알콕시기를 갖는 방향족계 용매 등을 들 수 있다.
또한, 용액의 도포 방법으로는, 스핀 코트법, 캐스팅법, 마이크로 그라비아 코트법, 그라비아 코트법, 바 코트법, 롤 코트법, 와이어 바 코트법, 딥 코트법, 스프레이 코트법, 스크린 인쇄법, 플렉소 인쇄법, 오프셋 인쇄법, 잉크젯 인쇄법 등을 예시할 수 있다.
제 1 실시형태의 트랜지스터의 제조 방법에서는, 상기 구성의 반도체막 (22) 을 형성한 후, 얻어진 반도체막 (22) 을 연신한다. 반도체막 (22) 의 연신 방법으로는, 1 축 연신, 2 축 연신, 액중 팽윤 연신, 롤을 사용한 연신 등의 방법이 예시된다.
1 축 연신은, 사각형으로 한 반도체막 (22) 의 1 쌍의 대변을 각각 척 사이에 두고, 반대 방향으로 인장하여 연장시키는 방법이다. 이 때, 실온에서 인장해도 되고, 적절히 가열하면서 인장해도 된다. 또한, 인장은 질소 가스 등의 특정 가스 분위기하에서 실시할 수도 있다.
또한, 2 축 연신은, 사각형으로 한 반도체막 (22) 의 2 쌍의 대변을 각각 척 사이에 두고, 동시에 또는 순차적으로 2 개의 대변 방향으로 필름을 인장하여 연장시키는 방법이다. 이 때, 실온에서 인장해도 되고, 적절히 가열하면서 인장해 도 된다. 또한, 인장은 질소 가스 등의 특정 가스 분위기하에서 실시할 수도 있다.
또한, 액중 팽윤 연신이란, 반도체막 (22) 이 용해되지 않고 팽윤되는 적당한 용액에 반도체막 (22) 을 침지시키고, 그 속에서 상기 1 축 연신이나 2 축 연신에 의해 필름을 인장하여 연장시키는 방법이다. 이 경우, 인장은 실온에서 실시해도 되고, 적절히 가열하면서 실시해도 된다.
이러한 연신에 의해, 반도체막 (22) 을 구성하고 있는 유기 반도체 화합물이, 연신 방향으로 정렬되어 일정한 방향으로 배열되게 된다. 즉, 상기 연신에 의해 반도체막 (22) 이 연신 방향으로 배향된다. 이와 같이 배향된 반도체막 (22) 으로 이루어지는 활성층 (20) 은, 캐리어 이동도가 높은 것이 된다. 따라서, 연신된 반도체막 (22) 으로 형성한 활성층 (20) 을 갖는 트랜지스터 (100) (후술하는 트랜지스터 (105, 110, 115, 120, 125) 도 동일) 는, 캐리어 이동도의 점에서 우수한 트랜지스터 특성을 갖는 것이 된다.
본 실시형태에서는, 이와 같이 연신한 반도체막 (22) 을 얻은 후, 이 연신 후의 반도체막 (22) 을, 소자 기판 (30) 에 있어서의 절연층 (14) 과 가열 및/또는 가압을 실시하면서 접착시키는 부착 공정을 실시한다 (도 7(c)). 이 절연층 (14) 에 있어서의 반도체막 (22) 이 부착되는 면이, 활성층 (20) 을 형성시키는 면에 해당한다. 이러한 접착의 구체적인 방법으로는, 특별히 제한되어 있지 않지만, 예를 들면, 먼저, 반도체막 (22) 을 소스 전극 (16) 및 드레인 전극 (18) 이 형성되어 있는 절연층 (14) 상에 탑재한다. 이어서, 절연층 (14) 상에 탑재된 반도체막 (22) 을 가열 및/또는 가압하여 절연층 (14) 에 밀착시킨다.
부착 공정에서는, 가열 및 가압 중 어느 일방만을 실시해도 되고, 양방을 실시해도 된다. 또한, 양방을 실시하는 경우, 가열 및 가압을 동시에 실시해도 되고, 어느 일방을 먼저 실시하고, 타방을 나중에 실시하도록 해도 된다. 또한, 부착 공정에서는, 밀착성을 더욱 향상시키기 위해, 감압하에서 접착을 실시해도 된다. 또한, 대기하에서 가열 등을 실시한 경우에는, 유기 반도체 화합물의 종류에 따라서는 산화되거나 하는 등의 바람직하지 않은 특성 변화를 발생시키는 경우가 있다. 그래서, 부착 공정은, 필요에 따라 감압하 이외에, 질소 분위기하, 차광하 등의 광, 수분, 산소 등이 컨트롤된 환경하에서 실시해도 된다.
단, 가열이나 가압은, 과잉 조건에서 실시하면, 반도체막 (22) 의 특성 (예를 들면, 배향성) 등에 변화가 발생하여, 원하는 특성을 갖는 활성층 (20) 이 얻어지기 어려워질 우려가 있다. 따라서, 가열이나 가압은 적당한 조건에서 실시하는 것이 바람직하다. 바람직한 가열 조건으로는, 실온 이상이고, 반도체막 (22) 이나 이것과 접착시키는 절연층 (14) 또는 소자 기판 (30) 등에 변형이 발생하지 않을 정도의 온도 조건을 들 수 있다. 예를 들면, 반도체막 (22) 이 고분자 유기 반도체 화합물로 이루어지는 경우에는, 그 액정상 (液晶相) 또는 등방상 (等方相) 전이 온도 이하의 온도가 바람직하다. 한편, 반도체막 (22) 이 저분자 유기 화합물로 이루어지는 경우에는, 그 융점 이하의 온도가 바람직하다. 또한, 이들을 초과하는 온도이어도, 상기의 문제를 발생시키지 않을 정도의 단시간의 가열이면 실시할 수 있다.
또한, 가압은 반도체막 (22) 과 절연층 (14) 의 적층 방향으로 실시하는데, 예를 들면, 반도체막 (22) 상으로부터 하중을 가하도록 해도 되고, 롤을 사용하여 반도체막 (22) 과 소자 기판 (30) 의 전체를 가압하도록 해도 된다. 가압시의 압력은, 반도체막 (22) 이나 소자 기판 (30) 을 구성하고 있는 절연층 (14), 기판 (10), 소스 전극 (16) 이나 드레인 전극 (18) 의 변형이나 불량이 발생하지 않을 정도로 하는 것이 바람직하다.
또한, 부착 공정에 있어서는, 반도체막 (22) 과 절연층 (14) 사이에 시공액을 개재시켜도 된다. 시공액으로는, 절연층 (14) 과 반도체막 (22) 의 양방을 젖게 할 수 있는 성질을 갖는 액상 물질 (액체) 을 사용한다. 이것에 의해, 반도체막 (22) 과 절연층 (14) 이 양호하게 젖어, 양자의 밀착성을 더욱 향상시킬 수 있게 된다.
이러한 시공액으로는, 절연층 (14) 의 활성층 (20) 을 형성시키는 면과의 접촉각이 120 도 이하가 되는 것이 바람직하고, 90 도 이하가 되는 것이 보다 바람직하며, 60 도 이하가 되는 것이 더욱 바람직하다. 여기서, 「접촉각」이란, 공기 중에서 절연층 (14) 상에 시공액의 액적을 형성시킨 경우에, 이들 3 상 (相) 의 접촉점에서부터 시공액에 이은 접선과 절연층 (14) 의 표면이 이루는 각 중, 시공액을 포함하는 쪽의 각도를 말한다.
바람직한 시공액은, 절연층 (14) 의 종류 (절연층 (14) 과의 접촉각) 에 따라 적절하게 선택하는 것이 바람직하다. 예를 들면, 절연층 (14) 의 표면이 산 화실리콘 (SiO2 등) 인 경우나, 알킬트리클로로실란 (옥타데실트리클로로실란 등) 으로 수식된 산화실리콘인 경우, 질화실리콘인 경우, 유기계 절연막인 경우 등은, 시공액으로는, 메탄올, 에탄올, 이소프로판올 등의 탄소수 1 ∼ 8 의 알코올계 용매, 아세톤 등의 케톤계 용매, 디에틸에테르 등의 에테르계 용매, 클로로포름 등의 할로겐계 용매 (보다 바람직하게는 알코올 등을 혼합한 것), 톨루엔 등의 방향족 탄화수소계 용매 (보다 바람직하게는 알코올 등을 혼합한 것), 헥산, 헵탄, 옥탄 등의 지방족 탄화수소계 용매, 물 (보다 바람직하게는 계면 활성제를 함유하는 것), 아세토니트릴 등의 니트릴계 용매, 아세트산에틸 등의 에스테르계 용매, 암모니아수 등의 아민계 화합물을 함유하는 용매 등이 바람직하다.
시공액은, 절연층 (14) 에 대한 젖음성을 조절하기 위한 계면 활성제 등의 첨가물이나, 활성층 (20) 에 의한 트랜지스터 특성을 조절할 수 있는 도펀트, 활성층 (20) 중의 캐리어의 농도를 조절하기 위한 재료 등을 추가로 함유하고 있어도 된다. 또한, 시공액으로서 예시한 상기의 용매는, 단독으로 사용해도 되고, 2 종 또는 그 이상을 혼합하여 사용해도 된다.
반도체막 (22) 과 절연층 (14) 사이에 시공액을 개재시켜, 이들을 접착시키는 방법으로는, 예를 들면, 반도체막 (22) 및 절연층 (14) 중 일방의 표면 상에 시공액을 도포한 후, 타방을 이 시공액 상에 적층시키는 방법을 들 수 있다. 또한, 이 이외의 방법으로는, 반도체막 (22) 과 절연층 (14) 사이를 소정의 갭 (간극) 을 두어 유지해 놓고, 이 갭 중에 시공액을 주입하는 방법 등도 예시할 수 있 다. 이들 방법에 있어서, 시공액이, 상기 서술한 바와 같이 절연층 (14) 과의 접촉각이 120 도 이하가 되는 것이면, 절연층 (14) 의 표면을 효율적으로 젖게 할 수 있게 되어, 접착을 한층 더 양호하게 실시할 수 있게 된다.
또한, 시공액을 개재시킨 접착시에는, 반도체막 (22) 전부가 시공액 중에 용출되지 않도록 한다. 반도체막 (22) 전부가 용출되어 버리면, 균일한 활성층 (20) 을 형성하는 것이 곤란해지기 때문이다. 반도체막 (22) 의 용출을 피하기 위해서는, 시공액으로서, 반도체막 (22) 의 용해도 파라미터 (SP 값) 와는 상이한 용해도 파라미터를 갖는 것을 사용하는 것이 바람직하다. 또한, 접착에 있어서, 반도체막 (22) 은 전부가 용해되지 않으면 되고, 일부 용해가 발생하여도 문제는 없다.
그리고, 이상의 방법으로 부착 공정을 실시한 후, 시공액을 사용한 경우에는, 이 시공액 중의 불필요한 휘발 성분을 제거하는 제거 공정을 실시한다. 이것에 의해, 반도체막 (22) 과 절연층 (14) 이 밀착되어, 제 1 실시형태의 트랜지스터 (100) 가 얻어진다 (도 7(d)). 또한, 이 제거 공정에 있어서, 시공액은 전부 제거해도 되고, 일부가 남도록 해도 된다. 예를 들면, 절연층 (14) 과 활성층 (20) 의 접착성이 양호하게 유지되는 것이면, 시공액을 전부 제거해도 된다.
트랜지스터 (100) 에 있어서의 활성층 (20) 의 두께는, 10㎚ 이상이면 바람직하고, 40㎚ 이상이면 보다 바람직하며, 200㎚ 이상이면 더욱 바람직하다. 활성층 (20) 의 두께가 10㎚ 이상이면, 충분히 양호한 트랜지스터 특성이 얻어지게 되고, 더욱 두꺼운 활성층 (20) 으로 함으로써, 한층 더 이동도가 높은 트랜지스터 가 얻어지기 쉬워진다. 또한, 활성층 (20) 의 두께를 두껍게 함으로써, 제조시에 받는 물리적 손상 등에 의한 문제를 발생시키기 어려워지는 경향이 있다. 원하는 두께의 활성층 (20) 을 얻기 위해서는, 반도체막 (22) 의 단계에서 두께를 적절하게 조정해 두는 것이 바람직하다. 또한, 활성층의 바람직한 두께는, 하기의 제 2 및 제 3 실시형태의 트랜지스터에 있어서도 동일하다.
이상의 제 1 실시형태의 트랜지스터의 제조 방법에 있어서는, 반도체막 (22) 의 연신 후, 이것을 절연층 (14) 과 접착시켰지만, 본 발명의 트랜지스터의 제조 방법은 이것에 한정되지 않고, 반도체막 (22) 을 절연층 (14) 과 접착시킨 후에, 이 반도체막 (22) 의 연신을 실시하도록 해도 된다. 이 경우, 예를 들면, 반도체막 (22) 을 절연층 (14) 과 접착시킨 후, 반도체막 (22) 이 부착된 적층 기판 (30) 전체를 연신시킴으로써, 접착 후의 반도체막 (22) 의 연신을 실시할 수 있다. 또한, 접착 전의 연신과 접착 후의 연신 양방을 실시해도 된다.
여기서, 본 발명에 있어서는, 반도체막 (22) 을 연신시킨 후에, 이것을 절연층 (14) 과 접착시키는 것이 보다 바람직하다. 이 경우, 미리 반도체막 (22) 의 연신을 실시함으로써, 이 반도체막 (22) 의 배향성을 적당히 조정할 수 있게 된다. 또한, 본 발명에서는, 부착 공정에서 가열 및/또는 가압을 실시하고 있기 때문에, 연신 조작에 의해 반도체막 (22) 의 절연층 (14) 등에 대한 밀착성을 저해하는 요인 (반도체막 (22) 의 변형 등) 이 발생한다 하더라도, 절연층 (14) 에 대하여 양호하게 반도체막 (22) 을 부착할 수 있다.
또한, 상기 서술한 바와 같이, 우수한 캐리어 이동도를 달성하기 위해서는, 반도체막 (22) 의 연신에 의해 당해 막에 배향이 발생하는 것이 바람직하지만, 반드시 배향이 발생하지 않아도 된다. 연신에 의해 반도체막 (22) 이 바람직한 형상이 되는 등, 배향 이외의 요인에 의해서도 트랜지스터의 캐리어 이동도가 향상되는 경우가 있다.
(제 2 실시형태의 트랜지스터의 제조 방법)
다음으로, 제 2 실시형태와 관련된 트랜지스터의 바람직한 제조 방법에 대해 설명한다.
도 8 은 제 2 실시형태와 관련된 트랜지스터의 제조 방법을 나타내는 공정도이다. 이 제조 방법에 있어서는, 먼저, 게이트 전극 (12) 과, 게이트 전극 (12) 상에 형성된 절연층 (14) 과, 절연층 (14) 상에 형성된 소스 전극 (16) 및 드레인 전극 (18) 을 구비하는 소자 기판 (32) 을 준비한다 (도 8(a)). 여기서, 게이트 전극 (12) 은 기판으로서의 기능도 겸하는 것이다. 이러한 게이트 전극 (12) 으로는, 예를 들면, 고농도 도핑된 실리콘이나 알루미늄 등의 금속 기판이 바람직하다. 절연층 (14), 소스 및 드레인 전극 (16, 18) 은, 상기 제 1 실시형태와 동일하게 하여 형성할 수 있다.
또한, 소자 기판 (32) 의 제조와 함께, 유기 반도체 화합물을 함유하는 활성층 (20) 이 될 반도체막 (22) 을 준비한다 (도 8(b)). 그리고나서, 제 1 실시형태와 동일하게 반도체막 (22) 의 연신을 실시한다. 그리고, 반도체막 (22) 과 소자 기판 (32) 에 있어서의 절연층 (14) 을, 가열 및/또는 가압을 실시하면서 접착시키는 부착 공정을 실시한다 (도 8(c)). 이 부착 공정에서 시공액을 사용 한 경우에는, 필요에 따라 시공액 중의 불필요한 휘발 성분을 제거하는 제거 공정을 추가로 실시한다. 이것에 의해, 제 2 실시형태와 관련된 트랜지스터 (105) 가 얻어진다 (도 8(d)).
이 제 2 실시형태에 있어서도, 반도체막 (22) 의 연신은, 절연층 (14) 과의 접착 전이어도 되고, 접착 후에 실시해도 된다. 이 경우, 미연신의 반도체막 (22) 을 절연층 (14) 과 접착시킨 후, 반도체막 (22) 이 부착된 소자 기판 (32) 전체를 소정 방향으로 연신시킨다.
(제 3 실시형태의 트랜지스터의 제조 방법)
다음으로, 제 3 실시형태와 관련된 트랜지스터의 제조 방법을 설명한다.
도 9 는 제 3 실시형태와 관련된 트랜지스터의 제조 방법을 나타내는 공정도이다. 이 제조 방법에 있어서는, 활성층을 형성하기 위한 재료로서, 반도체막 (22) 과 지지 필름 (52) 을 접착시킨 적층체를 사용한다.
즉, 본 실시형태에서는, 먼저, 게이트 전극 (12) 과, 게이트 전극 (12) 의 양면에 형성된 절연층 (14) 과, 일방의 절연층 (14) 상에 형성된 소스 전극 (16) 및 드레인 전극 (18) 을 구비하는 소자 기판 (34) 을 준비한다 (도 9(a)). 또한, 이것과는 별도로, 제 1 실시형태에 있어서의 반도체막 (22) 대신, 적층체 (50) (지지 필름 (52) 상에 반도체막 (22) 을 적층시킨 것) 를 준비한다 (도 9(b)). 또한, 소자 기판 (34) 에 있어서의 절연층 (14), 소스 전극 (16) 및 드레인 전극 (18) 은, 상기 제 1 실시형태와 동일하게 하여 형성할 수 있다.
적층체 (50) 에 있어서의 지지 필름 (52) 은, 무기 재료, 유기 재료 중 어느 것으로 이루어지는 것이어도 된다. 예를 들면, 폴리실록산, 불소계 수지, 폴리에틸렌, 폴리프로필렌, 메틸펜텐 수지, 폴리카보네이트, 폴리이미드, 폴리아미드, 염화비닐, 염화비닐리덴, 아크릴 수지, 메타크릴 수지, 폴리스티렌, 나일론, 폴리에스테르, 폴리비닐알코올 등을 예시할 수 있다.
여기서, 반도체막 (22) 을 절연층 (14) 과 접착시키기 전에 배향시키는 경우에는, 반도체막 (22) 단독으로 배향시키는 방법과, 적층체 (50) 의 형성 후에 배향시키는 방법을 생각할 수 있다. 후자의 경우, 지지 필름 (52) 으로는, 소정의 배향 조작에 대응할 수 있는 것이 바람직하다. 이러한 지지 필름 (52) 으로는, 예를 들면, 폴리에틸렌, 폴리프로필렌, 메틸펜텐 수지, 폴리카보네이트, 폴리이미드, 폴리아미드, 염화비닐, 염화비닐리덴, 메타크릴 수지, 나일론, 폴리에스테르, 폴리비닐알코올 등이 바람직하다.
또한, 지지 필름 (52) 은, 지지 필름 (52) 에 적층시킨 반도체막 (22) 과의 박리를 촉진시키는 기능성을 갖는 층을 구비하고 있어도 된다. 예를 들면, 이러한 층으로는, 광을 열로 변환시키는 기능을 갖는 층이나 열에 의해 팽창되는 층 등을 들 수 있다. 이들 층은, 열에 의해 지지 필름 (52) 과 반도체막 (22) 의 박리를 촉진시킬 수 있다. 따라서, 지지 필름 (52) 이 이들 층을 갖는 경우, 적층체 (50) 와 절연층 (14) 을 접착시키는 부착 공정 후, 광의 조사나 가열을 실시함으로써, 용이하게 지지 필름 (52) 을 활성층 (20) 으로부터 박리할 수 있게 된다.
또한, 지지 필름 (52) 이, 상기와 같은 광을 열로 변환시키는 기능을 갖는 층이나 열에 의해 팽창되는 층을 갖는 경우에는, 활성층 (20) 의 패터닝이 용이해지는 경우가 있다. 즉, 예를 들면, 적층체 (50) 를 절연층 (14) 에 부착한 후, 반도체막 (22) 의 소정 부분에 지지 필름 (52) 을 개재하여 광을 조사하거나, 인두에 의한 가열을 실시하거나 한다. 이렇게 하면, 반도체막의 광 조사 부분이나 가열 부분이 절연층 (14) 상에 전사되는 한편, 이 이외의 부분은 지지 필름 (52) 과 함께 박리되기 쉬워진다. 그 결과, 반도체막 (22) 의 상기 소정 부분만이 절연층 (14) 상에 남고, 이것에 의해 패터닝된 활성층 (20) 이 형성되게 된다.
적층체 (50) 는, 예를 들면, 지지 필름 (52) 과 미리 형성한 반도체막 (22) 의 접착이나, 지지 필름 (52) 에 대한 유기 반도체 화합물의 직접적 부여, 지지 필름 (52) 에 대한 유기 반도체 화합물 용액의 직접적 도포에 의해 형성할 수 있다. 지지 필름 (52) 에 대한 유기 반도체 화합물의 직접적 부여는, 예를 들면, 고체의 유기 반도체 화합물인 경우, 지지 필름 (52) 상에 대한 유기 반도체 화합물의 증착, 용융물의 스프레이 코트, 승화 부여 등에 의해 실시할 수 있다.
또한, 지지 필름 (52) 에 대한 유기 반도체 화합물 용액의 직접적 도포는, 예를 들면, 스핀 코트법, 캐스팅법, 마이크로 그라비아 코트법, 그라비아 코트법, 바 코트법, 롤 코트법, 와이어 바 코트법, 딥 코트법, 스프레이 코트법, 스크린 인쇄법, 플렉소 인쇄법, 오프셋 인쇄법, 잉크젯 인쇄법 등에 의해 실시할 수 있다.
반도체막 (22) 을 절연층 (14) 에 대한 부착 전에 배향시키는 경우에는, 적층체 (50) 의 상태에서 실시할 수 있다. 배향은, 예를 들면, 상기 서술한 제 1 실시형태와 동일하게, 1 축 연신, 2 축 연신, 액중 팽윤 연신 등에 의해 실시할 수 있다. 이 경우, 반도체막 (22) 과 함께 지지 필름 (52) 도 연신되게 된다.
또한, 반도체막 (22) 을 구성하고 있는 유기 반도체 화합물이 액정성을 갖고 있는 경우에는, 연신 이외에, 액정의 배향 수법으로서 알려져 있는 그 밖의 방법으로 반도체막 (22) 의 배향을 실시해도 된다. 이러한 방법으로는, 예를 들면, 「액정의 기초와 응용」(마츠모토 쇼이치, 가쿠다 이치로 공저, 공업 조사회 1991년) 제 5 장, 「강유전성 액정의 구조와 물성」(후쿠다 아츠오, 다케조에 히데오 공저, 코로나사, 1990년) 제 7 장, 「액정」 제 3 권 제 1 호 (1999년) 3 ∼ 16 페이지 등에 기재된 방법 등을 들 수 있다. 이들 배향 방법은, 전술한 제 1 및 2 실시형태나, 후술하는 제 4 ∼ 제 6 실시형태에 있어서도, 연신 대신 실시할 수 있다.
이러한 배향 방법으로는, 예를 들면, 러빙법, 광 배향법, 쉐어링법 (전단 응력 인가법) 이나 인상 (引上) 도포법이 간편하고 유용해서 특히 이용하기 쉽다.
러빙법이란, 지지 필름 (52) 을 직물 등으로 가볍게 문지르는 방법이다. 지지 필름 (52) 을 문지르는 직물로는, 거즈나 폴리에스테르, 코튼, 나일론, 레이온 등의 직물을 사용할 수 있다. 러빙에 사용하는 직물은, 배향시키는 막에 맞춰 적절하게 선택할 수 있다. 이 경우, 지지 필름 (52) 상에 별도 배향막을 형성하면, 보다 배향 성능이 높아진다. 이 배향막으로는, 폴리이미드, 폴리아미드, 폴리비닐알코올, 폴리에스테르, 나일론 등을 들 수 있으며, 시판되는 액정용 배향막도 적용할 수 있다. 배향막은 스핀 코트법이나 플렉소 인쇄 등으로 형성할 수 있다.
또한, 광 배향법이란, 지지 필름 (52) 상에 배향막을 형성하고, 편광 UV 광 조사 또는 UV 광을 경사 입사 조사함으로써 배향 기능을 갖게 하는 방법이다. 배향막으로는, 폴리이미드, 폴리아미드, 폴리비닐신나메이트 등을 들 수 있으며, 시판되는 액정용 배향막도 적용할 수 있다.
이러한 러빙법이나 광 배향법에 따라, 상기 배향 처리를 실시한 지지 필름 (52) 상에 적층된 유기 반도체 화합물 (반도체막 (22)) 을 배향시킬 수 있다. 이 배향은, 지지 필름 (52) 상에 있어서, 유기 반도체 화합물이 액정상 또는 등방상의 온도가 되도록 함으로써 발생한다. 또한, 유기 반도체 화합물을, 배향 처리를 실시한 후의 지지 필름 (52) 상에 부여함으로써도, 지지 필름 (52) 상에 형성되는 반도체막 (22) 을 배향시킬 수 있다.
또한, 지지 필름 (52) 상에 유기 반도체 화합물을 도포하는 경우, 유기 반도체 화합물을 지지 필름 (52) 상에 탑재하고, 그 Tg 이상이나 혹은 액정상 또는 등방상을 나타내는 온도로 설정하고, 막대기 등으로 일 방향으로 코팅함으로써 도포를 실시하여, 배향을 발생시킬 수 있다. 또, 유기 반도체 화합물을 유기 용매에 용해시킨 용액을 조제하고, 이것을 스핀 코트나 플렉소 인쇄 등으로 도포해도 된다. 또한, 유기 반도체 화합물이 액정성을 갖지 않는 경우이어도, 증착이 가능한 것이면, 이 유기 반도체 화합물을, 배향 처리를 한 지지 필름 (52) 상에 에피택셜적으로 증착시킴으로써, 배향된 유기 반도체 화합물로 이루어지는 층 (반도체막 (22)) 을 얻을 수 있다.
또한, 쉐어링법이란, 지지 필름 (52) 상에 탑재한 유기 반도체 화합물 상에 다른 기판을 탑재하고, 유기 반도체 화합물이 액정상 또는 등방상이 되는 온도하에서 상방의 기판을 일 방향으로 어긋나게 하는 방법이다. 이 때, 지지 필름 (52) 으로서 상기 러빙법이나 광 배향법에서 기재한 바와 같은 배향 처리를 실시한 지지층을 갖는 것을 사용하면, 배향도가 보다 높은 반도체막 (22) 이 얻어진다. 상방의 기판으로는, 유리나 고분자 필름 등을 들 수 있으며, 금속제의 막대기 등이어도 된다.
또한, 인상 도포법이란, 지지 필름 (52) 을 유기 반도체 화합물의 용액에 침지시키고 들어올림으로써, 배향된 유기 반도체 화합물의 층 (반도체막 (22)) 을 지지 필름 (52) 상에 형성하는 방법이다. 유기 반도체 화합물의 용액에 사용하는 유기 용제나, 지지 필름 (52) 의 인상 속도 등의 조건은 특별히 한정되지 않지만, 원하는 유기 반도체 화합물의 배향도에 맞춰 선택, 조정하는 것이 바람직하다.
이상, 반도체막 (22) 의 배향 방법에 대해 몇 가지 설명하였는데, 제 1 ∼ 제 6 실시형태의 어느 것에 있어서도, 간편성이나 유용성의 관점에서, 배향은 연신에 의해 실시하는 것이 바람직하다.
이어서, 소자 기판 (34) 및 적층체 (50) 를 준비한 후에는, 적층체 (50) 와 소자 기판 (34) 에 있어서의 절연층 (14) 을, 가열 및/또는 가압을 하면서 접착시키는 부착 공정을 실시한다 (도 9(c)). 이 가열이나 가압의 조건은 제 1 실시형태와 동일하게 할 수 있다. 또한, 부착 공정은, 상기 가열 및/또는 가압에 추가하여, 밀착성을 더욱 향상시키거나 시공액 제거를 더욱 촉진시키기 위해, 감압 조건하에서 실시해도 된다.
그리고, 제 3 실시형태의 트랜지스터의 제조 방법에 있어서도, 예를 들면, 부착 공정에서 시공액을 사용한 경우에는, 필요에 따라 이 시공액 중의 불필요한 휘발 성분을 제거하는 제거 공정을 실시한다. 그 결과, 지지 필름 (52) 이 활성층 (20) 상에 적층된 상태의 제 3 실시형태의 트랜지스터 (110) 가 얻어진다 (도 9(d)). 또한, 이 트랜지스터 (110) 의 완성 후, 지지 필름 (52) 은 제거해도 되고, 실용상 문제가 없으면 그대로 적층시켜 두어도 된다. 지지 필름 (52) 을 적층시켜 두는 경우에는, 이 지지 필름 (52) 으로는, 활성층 (20) 의 특성을 저하시키는 요인 (물리적 손상, 대기 등에 의한 가스의 영향, 대전 등) 으로부터 보호할 수 있는 기능을 겸비하는 것을 적용하는 것이 바람직하다.
또한, 반도체막 (22) 을 배향시키는 공정과 부착 공정은, 상기 서술한 바와 같이 어느 쪽을 먼저 실시해도 되지만, 특히 연신 이외의 방법에 따라 반도체막 (22) 을 배향시키는 경우에는, 먼저 반도체막 (22) 의 배향을 실시한 후에, 이 배향된 반도체막 (22) 을 사용하여 부착 공정을 실시하는 것이 바람직하다. 이렇게 하면, 원하는 배향을 갖는 활성층 (20) 이 보다 얻어지기 쉬워지는 경향이 있다.
(제 4 실시형태의 트랜지스터의 제조 방법)
다음으로, 제 4 실시형태와 관련된 트랜지스터의 제조 방법을 설명한다.
도 10 은 제 4 실시형태와 관련된 트랜지스터의 제조 방법을 나타내는 공정도이다. 이 제조 방법에 있어서는, 먼저, 게이트 전극 (12) 과, 이 위에 형성된 절연층 (14) 을 구비하는 제 1 소자 기판 (36) 을 준비한다 (도 10(a)). 이 게이트 전극 (12) 은 기판으로서의 기능을 겸비하는 것이다. 게이트 전극 (12) 및 절연층 (14) 의 구성 및 제조 방법은, 제 2 실시형태 등과 동일하게 하여 실시할 수 있다.
또한, 제 1 소자 기판 (36) 의 제조와 함께, 유기 반도체 화합물을 함유하는 활성층 (20) 이 될 반도체막 (22) 을 준비한다 (도 10(b)). 계속해서, 적절하게 이 반도체막 (22) 의 연신이나, 그 밖의 배향성을 부여하기 위한 처리를 실시한다. 그리고나서, 반도체막 (22) 과 제 1 소자 기판 (36) 에 있어서의 절연층 (14) 을, 가열 및/또는 가압을 하면서 접착시키는 부착 공정을 실시한다 (도 10(c)). 이렇게 하여, 소자 기판 (36) 상에 활성층 (20) 이 형성된 제 2 소자 기판 (60) 을 형성한다 (도 10(d)). 이 부착 공정에서는, 반도체막 (22) 대신, 제 3 실시형태와 같은 적층체 (50) 를 사용해도 된다. 이 경우, 부착 후, 적층체 (50) 에 있어서의 지지 필름 (52) 을 제거하고 나서 다음의 조작을 실시한다.
그리고, 이 제 2 소자 기판 (60) 에 있어서의 활성층 (20) 상에, 제 1 실시형태 등과 동일하게 하여 소스 전극 (16) 및 드레인 전극 (18) 을 형성하고, 이것에 의해 제 4 실시형태와 관련된 트랜지스터 (115) 를 얻는다 (도 10(e)).
이 제 4 실시형태의 트랜지스터의 제조에 있어서도, 반도체막 (22) 의 연신이나 그 밖의 배향 조작은, 반도체막 (22) 의 부착 전에 실시해도 되고, 부착 후에 실시해도 된다.
(제 5 실시형태의 트랜지스터의 제조 방법)
다음으로, 제 5 실시형태와 관련된 트랜지스터의 바람직한 제조 방법에 대해 설명한다.
도 11 및 도 12 는 제 5 실시형태와 관련된 트랜지스터의 제조 방법을 나타내는 공정도이다. 이 제조 방법에서는, 먼저, 기판 (10) 과, 이 위에 형성된 소스 전극 (16) 을 구비하는 제 1 소자 기판 (38) 을 준비한다 (도 11(a)).
또한, 이것과는 별도로, 유기 반도체 화합물을 함유하는 활성층 (20) 이 될 반도체막 (22) 을 준비하고 (도 11(b)), 이 반도체막 (22) 에 대하여 연신이나 그 밖의 배향 조작을 실시한다. 그리고나서, 이 반도체막 (22) 과 제 1 소자 기판 (38) 에 있어서의 소스 전극 (16) 을, 가열 및/또는 가압하면서 접착시키는 제 1 부착 공정을 실시한다 (도 11(c)). 이러한 제 1 부착 공정은 제 1 실시형태 등과 동일하게 하여 실시할 수 있다. 그리고, 반도체막 (22) 을 제 1 소자 기판 (38) 에 밀착시키고, 이 반도체막 (22) 으로 활성층 (20) 을 형성한다 (도 11(d)).
다음으로, 제 1 소자 기판 (38) 상에 형성된 활성층 (20) 상에, 복수 (여기에서는 4 개) 의 게이트 전극 (12) 을 형성하고, 이것에 의해 제 2 소자 기판 (62) 을 얻는다 (도 11(e)). 이 게이트 전극 (12) 도, 제 1 실시형태 등과 동일한 것을 적용할 수 있다.
이 제 2 소자 기판 (62) (도 12(e)) 과 함께, 유기 반도체 화합물을 함유하는 활성층 (24) 이 될 반도체막 (26) 을 별도로 준비한다 (도 12(f)). 이 반도체막 (26) 에 대해서도, 적절하게 연신이나 그 밖의 배향 조작을 실시한다. 이 반도체막 (26) 을 구성하는 유기 반도체 화합물로는, 상기의 활성층 (20) 과 동일한 것을 적용해도 되고, 상이한 것을 적용해도 된다.
그리고나서, 이 반도체막 (26) 과 제 2 적층 기판 (62) 에 있어서의 활성층 (20) 을, 가열 및/또는 가압하면서 접착시키는 제 2 부착 공정을 실시한다 (도 12(g)). 이것에 의해, 반도체막 (26) 이 활성층 (20) 상에 게이트 전극 (12) 을 덮도록 부착된다. 이 제 2 부착 공정도 제 1 실시형태 등과 동일하게 실시할 수 있다. 또한, 제 1 및 제 2 부착 공정에서는, 상기 서술한 실시형태와 동일하게 시공액을 사용할 수 있는데, 이러한 공정에서의 시공액은, 동일한 것을 사용해도 되고, 상이한 것을 사용해도 된다.
상기의 제 2 부착 공정에 의해, 반도체막 (26) 을, 게이트 전극 (12) 을 사이에 두도록 활성층 (20) 에 대하여 밀착시켜, 활성층 (24) 을 형성시킨다 (도 12(h)). 이렇게 하여 형성된 활성층 (24) 상에, 제 1 실시형태 등과 동일하게 하여 드레인 전극 (18) 을 형성하고, 이것에 의해 제 5 실시형태와 관련된 트랜지스터 (120) 를 얻는다 (도 12(i)). 또한, 이 제 5 실시형태의 트랜지스터의 제조 공정에 있어서, 활성층 (20 및 24) 중 어느 일방은, 예를 들면, 일본 공개특허공보 2004-006476호에 기재된 바와 같은 방법에 따라 형성해도 된다. 또, 제 1 또는 제 2 부착 공정에서는, 반도체막 (22) 대신, 제 3 실시형태와 같은 적층체 (50) 를 사용해도 된다. 이 경우, 부착 후, 적층체 (50) 에 있어서의 지지 필름 (52) 을 제거하고 나서 그 후의 조작을 실시한다.
상기 제 5 실시형태의 트랜지스터의 제조 방법에서는, 활성층 (20 및 24) 을 형성하기 위한 반도체막 (22 및 26) 양방에 대해 연신 등의 배향 조작을 실시하였는데, 이것에 한정되지 않고, 적어도 일방의 반도체막에 대해 연신 등의 처리를 실 시하면, 캐리어 이동도의 향상을 도모할 수 있다. 또한, 본 실시형태에서는, 각 부착 공정에 있어서, 미연신의 반도체막 (22, 26) 을 각각 부착한 후에, 이들을 부착한 후의 기판 (예를 들면, 제 1 소자 기판 (38) 이나 제 2 소자 기판 (62)) 에 대하여 연신 등의 배향 조작을 실시해도 된다. 또한, 일방의 반도체막은 연신 전에 부착하고, 타방의 반도체막은 연신 후에 부착하도록 해도 된다.
(제 6 실시형태의 트랜지스터의 제조 방법)
다음으로, 제 6 실시형태와 관련된 트랜지스터의 바람직한 제조 방법에 대해 설명한다.
도 13 및 도 14 는 제 6 실시형태와 관련된 트랜지스터의 제조 방법을 나타내는 공정도이다. 이 제조 방법에 있어서는, 먼저, 기판 (10) 과, 이 위에 소스 전극 (16) 및 드레인 전극 (18) 을 구비하는 소자 기판 (64) 을 준비한다 (도 13(a)). 이 소스 전극 (16) 및 드레인 전극 (18) 은, 제 1 실시형태 등과 동일한 방법으로 형성할 수 있다.
또한, 소자 기판 (64) 의 제조와 함께, 유기 반도체 화합물을 함유하는 활성층 (20) 이 될 반도체막 (22) 을 준비한다 (도 13(b)). 계속해서, 이 반도체막 (22) 에, 적절하게 상기 서술한 바와 같은 연신이나 그 밖의 배향성을 부여하기 위한 조작을 실시한다. 그리고, 연신 또는 배향 후의 반도체막 (22) 과 소자 기판 (64) 에 있어서의 기판 (10) 을, 가열 및/또는 가압하면서 접착시키는 부착 공정을 실시한다 (도 13(c)). 이것에 의해, 기판 (10) 상에 소스 전극 (16) 및 드레인 전극 (18) 을 덮도록 활성층 (20) 이 형성된다 (도 13(d)).
그리고나서, 이 활성층 (20) 상에 제 1 실시형태 등과 동일하게 하여 절연층 (14) 을 형성한다 (도 14(e). 그리고, 이와 같이 하여 형성된 절연층 (14) 상에 제 1 실시형태와 동일하게 하여 게이트 전극 (12) 을 형성하고, 이것에 의해 제 6 실시형태와 관련된 트랜지스터 (125) 를 얻는다 (도 14 (f)).
또한, 이 제 6 실시형태의 트랜지스터의 제조에 있어서도, 부착 공정에 있어서, 반도체막 (22) 대신, 제 3 실시형태와 같은 적층체 (50) 를 사용할 수 있다. 이 경우, 부착 후에 적층체 (50) 에 있어서의 지지 필름 (52) 을 제거하고 나서 이어지는 조작을 실시한다. 또, 지지 필름 (52) 이 절연층 (14) 으로서의 기능을 겸비하는 것인 경우에는, 지지 필름 (52) 을 제거하지 않고 그대로 절연층 (14) 으로 해도 된다.
이상, 바람직한 유기 반도체 소자 및 그 제조 방법의 예로서, 제 1 ∼ 제 6 실시형태의 트랜지스터 및 그 제조 방법을 설명하였는데, 본 발명에 있어서의 트랜지스터나 그 제조 방법은, 반드시 상기 서술한 실시형태에 한정되지 않고, 적절하게 변경시킨 것이어도 된다.
예를 들면, 먼저, 각 실시형태의 트랜지스터에 있어서의 활성층 (20) (제 5 실시형태에 있어서는 활성층 (20 및 24)) 은, 각각 단일층의 것일 필요는 없고, 복수 층으로 이루어지는 것이어도 된다. 활성층 (20, 24) 이 복수 층의 것인 경우, 이들 복수의 층은 각각 동일한 재료로 구성되는 것이어도 되고, 상이한 재료로 구성되는 것이어도 된다. 이러한 복수 층으로 이루어지는 활성층 (20, 24) 은, 활성층 (20, 24) 을 형성하기 위한 반도체막 (22, 26) 상에, 필요에 따라 그 위에 남아 있는 지지 필름 등을 제거한 후에, 동일하거나 또는 상이한 종류의 반도체막을 추가로 적층시킴으로써 형성할 수 있다.
또한, 상기 서술한 실시형태에서는, 모두 소스 전극 (16) 이나 드레인 전극 (18) 과, 활성층 (20 또는 24) 이 직접 접한 구조로 되어 있었지만, 이것에 한정되지 않고, 소스 전극 (16) 및/또는 드레인 전극 (18) 과 활성층 (20, 24) 사이에, 유기 반도체 화합물과는 상이한 화합물로 이루어지는 층이 개재되어 있어도 된다. 이것에 의해, 소스 전극 (16) 및 드레인 전극 (18) 과 활성층 (20, 24) 사이의 접촉 저항이 저감되어, 트랜지스터의 캐리어 이동도를 더욱 향상시킬 수 있게 된다. 유기 반도체 화합물과는 상이한 화합물로는, 도너성의 화합물, 억셉터성의 화합물, 티올기를 갖는 화합물 등을 들 수 있다.
여기서, 도너성의 화합물로는, 테트라티아풀발렌, 테트라메틸테트라티아풀발렌, 테트라셀레나티아풀발렌 ; 디페닐페닐렌디아민, 테트라페닐페닐렌디아민, 테트라페닐디아미노디페닐, 폴리비닐카르바졸 등의 아민 화합물 ; 알칼리 금속, 알칼리 토금속, 희토류 금속이나, 이들 금속과 유기 화합물의 착물 등을 들 수 있다.
또한, 억셉터성의 화합물로는, 요오드, 브롬, 염소, 염화요오드, 브롬화요오드 등의 할로겐 ; 황산, 무수 황산, 이산화황, 황산염 등의 산화황 화합물 ; 질산, 이산화질소, 질산염 등의 산화질소 무수물 ; 과염소산, 차아염소산 등의 할로겐화 화합물 ; 테트라플루오로붕산, 테트라플루오로붕산염, 인산, 인산염, 트리플루오로아세트산 등의 산 또는 그 염 ; 테트라시아노퀴노디메탄, 테트라클로로테트라시아노퀴노디메탄, 테트라플루오로테트라시아노퀴노디메탄, 테트라시아노에틸렌, 디클 로로시아노에틸렌, 디클로로디시아노퀴논, 테트라클로로퀴논 등을 들 수 있다.
또한, 티올기를 갖는 화합물로는, 알킬티올류, 불소화 알킬티올류 등의 알킬티올 화합물, 방향족 티올류, 불소화 알킬 방향족 티올류, 불소화 방향족 티올류, 니트로 방향족 티올류, 아미노 방향족 티올류 등의 방향족 티올 화합물 등을 들 수 있다.
이들 화합물로 이루어지는 층은, 예를 들면, 상기 화합물의 용액이나 기체를, 소스 전극 (16) 이나 드레인 전극 (18) 의 표면에 접촉시켜, 상기 화합물을 이 접촉 표면에 흡착시킴으로써 형성할 수 있다.
또한, 상기 서술한 각 실시형태의 트랜지스터에 있어서는, 소스 전극 (16) 이나 드레인 전극 (18) 의 두께는 특별히 제한되지 않는다. 단, 제 1 ∼ 제 3 및 제 5 실시형태와 같이, 소스 전극 (16) 이나 드레인 전극 (18) 상에 활성층 (20 이나 24) 등이 형성되는 경우에는, 활성층 (20, 24) 과의 밀착성을 더욱 양호하게 하기 위해, 소스 전극 (16) 이나 드레인 전극 (18) 은, 이들의 전극으로서의 기능이 손상되지 않는 범위에서 가능한 한 얇은 것이 바람직하다.
또한, 제 1 ∼ 제 6 실시형태의 트랜지스터는, 상기 서술한 소자 구성을 완성시킨 후에 밀봉을 실시하여, 밀봉 트랜지스터로 할 수 있다. 이것에 의해, 트랜지스터가 대기로부터 차단되는 것 이외에 물리 손상 등으로부터도 보호받게 되어, 트랜지스터 특성의 저하를 억제할 수 있게 된다.
밀봉의 방법으로는, 소자 구성을 절연성 폴리머, UV 경화 수지, 열 경화 수지나 무기의 산화실리콘막이나 질화실리콘막 등으로 커버하는 방법, 소자 구성에 대하여, 유리판이나 필름을 UV 경화 수지나 열 경화 수지 등으로 접착시키는 방법 등을 들 수 있다. 대기와의 차단을 효과적으로 실시하기 위해서는, 트랜지스터를 제조한 후, 밀봉할 때까지의 공정을 대기에 노출시키지 않고 (예를 들면, 건조한 질소 분위기 중, 진공 중에서 보관한다) 실시하는 것이 바람직하다.
나아가 또한, 상기 서술한 트랜지스터는 바람직하게 반도체 장치에 적용된다. 반도체 장치로는, 무선 태그, 디스플레이, 대면 센서 등을 들 수 있다. 반도체 장치에 있어서, 예를 들면 트랜지스터는, 단독으로 또는 기타의 트랜지스터와 복수 조합됨으로써 논리 회로를 구성할 수 있다. 구체적으로는, 반도체 장치인 디스플레이의 화소의 스위칭용 트랜지스터, 신호 드라이버 회로 소자, 메모리 회로 소자, 신호 처리 회로 소자 등으로서 바람직하다. 디스플레이로는, 전자 페이퍼, 액정 또는 유기 LED 등, 폭넓게 응용할 수 있다.
실시예
이하, 실시예 및 비교예에 기초하여 본 발명을 더욱 구체적으로 설명하는데, 본 발명은 이하의 실시예에 조금도 한정되는 것은 아니다.
〈유기 반도체 화합물〉
폴리(3-헥실티오펜) 및 폴리(3-옥틸티오펜) 은, 알드리치사로부터 구입한 것을 사용하였다. 또한, 이들 폴리(3-헥실티오펜) 및 폴리(3-옥틸티오펜) 은, 레지오레귤러한 것을 사용하였다.
[트랜지스터의 제조 및 그 평가]
이하에 나타내는 바와 같이, 실시예 1 ∼ 3 및 비교예 1 ∼ 5 의 트랜지스터 를, 각각 도 15 또는 16 에 나타낸 공정에 준거하여 제조하고, 또한, 이것에 의해 얻어진 각 트랜지스터의 특성을 평가하였다.
[실시예 1]
(트랜지스터의 제조)
(1) 소자 기판의 제조
먼저, 도 15(a) 에 나타내는 바와 같이, 기판을 겸하는 게이트 전극이 되는 고농도로 도핑된 n-형 실리콘 기판 (201) 의 표면을 열 산화시켜, 실리콘 산화막으로 이루어지는 절연층 (203) 을 200㎚ 형성하고, 이것을 지지 기판으로 하였다. 다음으로, 도 15(b) 에 나타내는 바와 같이, 이 기판 (201) 의 일방의 절연층 (203) 표면에, 진공 증착법에 따라 금을 두께 65㎚ 가 되도록 증착하여, 인출선과 패드를 갖는 소스 전극 (204a) 및 드레인 전극 (204b) 을 형성하였다. 이 때의 전극의 채널 폭은 500㎛, 채널 길이는 20㎛ 이었다.
계속해서, 문헌 (S. R. Wasserman 외, Langmuir, Vol. 5, p1074, 1989) 에 기재된 방법을 참조하여, 절연층 (203) 의 표면을 옥틸트리클로로실란의 옥탄 용액 (6m㏖/ℓ) 에 침지시켜 수식하고, 이것에 의해 소자 기판 (206) 을 형성하였다.
(2) 연신 적층체의 제조
한편, 소자 기판 (206) 과는 별도로, 활성층 형성용 적층체를 준비하였다. 즉, 먼저, 대기하에서 폴리(3-헥실티오펜) 의 클로로포름 용액 (2.0wt％) 을 조정하였다.
이어서, 도 15(c) 에 나타내는 바와 같이, 질소 분위기의 글로브 박스 내에 서, 폴리(3―헥실티오펜) 의 클로로포름 용액을 지지 필름 (207) 인 폴리에틸렌 필름 상에 스핀 코트법 (1000rpm) 으로 도포하였다. 이렇게 하여, 폴리에틸렌의 지지 필름 (207) 상에 폴리(3-헥실티오펜) 막 (208) 이 적층된 적층체 (205) 를 형성하였다.
그 후, 질소 분위기하, 100℃ 에서 이 적층체 (205) 를 2.5 배로 1 축 연신하였다. 이것에 의해, 연신 후의 지지 필름 (217) 및 연신 후의 폴리(3―헥실티오펜) 막 (218) 으로 이루어지는 연신 적층체 (215) 를 얻었다 (도 15(d)).
여기서, 연신 적층체 (215) 에 있어서의 폴리(3-헥실티오펜) 막 (218) 의 배향 상태를 이하에 나타내는 바와 같이 하여 확인하였다. 즉, 먼저, 연신 적층체 (215) 의 일부를 절취하고, 이것을 그 폴리(3-헥실티오펜) 막 (218) 면이 접하도록, 핫 플레이트 상에서 60℃ 로 가열한 슬라이드 글라스에 압착시켰다. 그리고나서, 지지 필름 (217) 만을 핀셋으로 박리함으로써, 폴리(3-헥실티오펜) 막 (218) 을 슬라이드 글라스에 전사하였다. 이 전사된 폴리(3-헥실티오펜) 막 (218) 을 편광 현미경에 의해 관찰하였다. 그 결과, 폴리(3-헥실티오펜) 막 (218) 은, 상기 서술한 적층체 (205) 의 연신 방향으로 배향되어 있는 것이 확인되었다.
(3) 트랜지스터의 제조
이어서, 도 15(e) 에 나타내는 바와 같이, 소스 전극 (204a) 및 드레인 전극 (204b) 이 형성되어 있는 절연층 (203) 상에, 연신 적층체 (215) 를, 그 폴리(3-헥실티오펜) 막 (218) 이 소스 전극 (204a) 과 드레인 전극 (204b) 이 형성되어 있는 절연층 (203) 과 대향하도록 핀셋으로 탑재하였다. 또한, 연신 적층체 (215) 의 표면을 위에서부터, 벤 코튼 (아사히 카세이) 으로 매우 부드럽게 문질렀다. 이 때, 연신 적층체 (215) 의 연신 방향은, 소스 전극 (204a) 과 드레인 전극 (204b) 을 연결하는 방향과 평행이 되도록 하였다.
그 후, 연신 적층체 (215) 를 탑재한 소자 기판 (206) 을, 핫 플레이트를 사용하여 질소 분위기하, 80℃, 40 분으로 가열하였다. 이렇게 하여, 실시예 1 의 트랜지스터 (200) 를 얻었다 (도 15(f)).
(I - V 특성의 측정)
얻어진 트랜지스터에 대하여, 실리콘 기판 (201) 을 게이트 전극으로 하고, 질소 분위기하, 게이트 전압 VG 를 ＋50 ∼ －40V, 소스 - 드레인간 전압 VSD 를 ―40V 인가하여, 트랜지스터 특성의 측정을 실시하였다. 그 결과, I - V 특성으로부터 얻어진 이동도는 1.7 × 10－2㎠/Vs 이었다.
[실시예 2]
(트랜지스터의 제조)
(3) 의 트랜지스터의 제조에 있어서, 연신 적층체 (215) 를 소자 기판 (206) 에 탑재한 후, 이것에 하중 0.47㎏/㎠ 를 가함과 함께, 핫 플레이트로 질소 분위기하, 80℃ 에서 40 분, 다시 90℃ 에서 45 분의 가열을 실시한 것 이외에는, 실시예 1 과 동일하게 하여 실시예 2 의 트랜지스터 (200) 를 얻었다.
(I - V 특성의 측정)
얻어진 트랜지스터에 대하여, 실리콘 기판 (201) 을 게이트 전극으로 하고, 질소 분위기하, 게이트 전압 VG 를 ＋50 ∼ －40V, 소스 - 드레인간 전압 VSD 를 ―40V 인가하여, 트랜지스터 특성의 측정을 실시하였다. 그 결과, I - V 특성으로부터 얻어진 이동도는 2.8 × 10－2㎠/Vs 이었다.
[실시예 3]
(트랜지스터의 제조)
(3) 의 트랜지스터의 제조에 있어서, 연신 적층체 (215) 를 소자 기판 (206) 에 탑재한 후, 이것에 질소 분위기하에서 2.7㎏/㎠ 의 하중을 30 분 가하는 조작만을 실시한 것 이외에는, 실시예 1 과 동일하게 하여 실시예 3 의 트랜지스터 (200) 를 얻었다.
(I - V 특성의 측정)
얻어진 트랜지스터에 대하여, 실리콘 기판 (201) 을 게이트 전극으로 하고, 질소 분위기하, 게이트 전압 VG 를 ＋50 ∼ －40V, 소스 - 드레인간 전압 VSD 를 ―40V 인가하여, 트랜지스터 특성의 측정을 실시하였다. 그 결과, I - V 특성으로부터 얻어진 이동도는 8.1 × 10－3㎠/Vs 이었다.
[비교예 1]
(트랜지스터의 제조)
(3) 의 트랜지스터의 제조에 있어서, 연신 적층체 (215) 를 탑재한 소자 기 판 (206) 의 가열을 실시하지 않은 것 이외에는, 실시예 1 과 동일하게 하여 비교예 1 의 트랜지스터 (200) 를 얻었다.
(I - V 특성의 측정)
얻어진 트랜지스터에 대하여, 실리콘 기판 (201) 을 게이트 전극으로 하고, 질소 분위기하, 게이트 전압 VG 를 ＋50 ∼ －40V, 소스 - 드레인간 전압 VSD 를 ―40V 인가하여, 트랜지스터 특성의 측정을 실시하였다. 그 결과, I - V 특성으로부터 얻어진 이동도는 2.0 × 10－3㎠/Vs 이었다.
[비교예 2]
(트랜지스터의 제조)
(1) 소자 기판의 제조
먼저, 도 15(a) 및 도 15(b) 에 나타내는 제조 공정에 따라, 실시예 1 과 동일하게 하여 소자 기판 (206) 을 얻었다.
(2) 적층체의 제조
한편, 소자 기판 (206) 과는 별도로, 도 15(c) 에 나타내는 바와 같이 활성층 형성용의 적층체를 준비하였다. 즉, 먼저, 대기하에서 폴리(3-헥실티오펜) 의 클로로포름 용액 (2.0wt％) 을 조정하였다.
이어서, 질소 분위기의 글로브 박스 내에서, 폴리(3-헥실티오펜) 의 클로로포름 용액을 지지 필름 (207) 인 폴리에틸렌 필름 상에 스핀 코트법 (1000rpm) 으로 도포하였다. 이렇게 하여, 폴리에틸렌의 지지 필름 (207) 상에 폴리(3-헥실 티오펜) 막 (208) 이 적층된 적층체 (205) 를 형성하였다. 그리고, 비교예 2 에 있어서는, 이 적층체 (205) 의 연신은 실시하지 않고, 그대로 적당한 크기로 커트하여 트랜지스터의 제조에 사용하였다.
(3) 트랜지스터의 제조
이어서, 도 16(a) 에 나타내는 바와 같이, 소스 전극 (204a) 및 드레인 전극 (204b) 이 형성되어 있는 절연층 (203) 상에, 적층체 (205) 를, 그 폴리(3-헥실티오펜) 막 (208) 이 소스 전극 (204a) 과 드레인 전극 (204b) 이 형성되어 있는 절연층 (203) 과 대향하도록 핀셋으로 탑재하였다. 또한, 적층체 (205) 의 표면을 위에서부터, 벤 코튼 (아사히 카세이) 으로 매우 부드럽게 문질렀다.
그 후, 적층체 (205) 를 탑재한 소자 기판 (206) 에, 핫 플레이트를 사용하여 질소 분위기하, 80℃, 40 분의 가열을 실시하였다. 이렇게 하여, 폴리(3-헥실티오펜) 으로 이루어지는 미연신의 활성층 (228) 을 구비하는 비교예 2 의 트랜지스터 (210) 를 얻었다 (도 16(b)).
(I - V 특성의 측정)
얻어진 트랜지스터에 대하여, 실리콘 기판 (201) 을 게이트 전극으로 하고, 질소 분위기하, 게이트 전압 VG 를 ＋50 ∼ －40V, 소스 - 드레인간 전압 VSD 를 ―40V 인가하여, 트랜지스터 특성의 측정을 실시하였다. 그 결과, I - V 특성으로부터 얻어진 이동도는 1.1 × 10－2㎠/Vs 이었다.
[비교예 3]
(트랜지스터의 제조)
(3) 의 트랜지스터의 제조에 있어서, 적층체 (205) 를 소자 기판 (206) 상에 탑재한 후 (도 16(a)), 이것에 0.47㎏/㎠ 의 하중을 가함과 함께, 핫 플레이트를 사용하여 질소 분위기하, 80℃ 에서 40 분, 다시 90℃ 에서 45 분의 가열을 실시한 것 이외에는, 비교예 2 와 동일하게 하여, 폴리(3-헥실티오펜) 으로 이루어지는 미연신의 활성층 (228) 을 구비하는 비교예 3 의 트랜지스터 (210) 를 얻었다.
(I - V 특성의 측정)
얻어진 트랜지스터에 대하여, 실리콘 기판 (201) 을 게이트 전극으로 하고, 질소 분위기하, 게이트 전압 VG 를 ＋40 ∼ －40V, 소스 - 드레인간 전압 VSD 를 ―40V 인가하여, 트랜지스터 특성의 측정을 실시하였다. 그 결과, I - V 특성으로부터 얻어진 이동도는 2.0 × 10－2㎠/Vs 이었다.
[비교예 4]
(트랜지스터의 제조)
(3) 의 트랜지스터의 제조에 있어서, 적층체 (205) 를 소자 기판 (206) 상에 탑재한 후 (도 16(a)), 이것에, 질소 분위기하에서 2.7㎏/㎠ 의 하중을 30 분간 가하는 조작만을 실시한 것 이외에는 비교예 2 와 동일하게 하여, 폴리(3―헥실티오펜) 으로 이루어지는 미연신의 활성층 (228) 을 구비하는 비교예 4 의 트랜지스터 (210) 를 얻었다 (도 16(b)).
(I - V 특성의 측정)
얻어진 트랜지스터에 대하여, 실리콘 기판 (201) 을 게이트 전극으로 하고, 질소 분위기하, 게이트 전압 VG 를 ＋50 ∼ －40V, 소스 - 드레인간 전압 VSD 를 ―40V 인가하여, 트랜지스터 특성의 측정을 실시하였다. 그 결과, I - V 특성으로부터 얻어진 이동도는 7.6 × 10－3㎠/Vs 이었다.
[비교예 5]
(트랜지스터의 제조)
(3) 의 트랜지스터의 제조에 있어서, 적층체 (205) 를 소자 기판 (206) 에 탑재한 후 (도 16(a)), 그 가열을 실시하지 않은 것 이외에는, 비교예 1 과 동일하게 하여 비교예 5 의 트랜지스터 (210) 를 얻었다.
(I - V 특성의 측정)
얻어진 트랜지스터에 대하여, 실리콘 기판 (201) 을 게이트 전극으로 하고, 질소 분위기하, 게이트 전압 VG 를 ＋50 ∼ －40V, 소스 - 드레인간 전압 VSD 를 ―40V 인가하여, 트랜지스터 특성의 측정을 실시하였다. 그 결과, I - V 특성으로부터 얻어진 이동도는 5.7 × 10－3㎠/Vs 이었다.
[실시예 4]
(트랜지스터의 제조)
소자 기판으로서, 소자 기판 (206) 에 있어서의 소스 전극 (204a) 및 드레인 전극 (204b) 상에, 4-(트리플루오로메틸)티오페놀의 층 (500) 을 추가로 형성한 소 자 기판 (216) (도 18 참조) 을 사용한 것 이외에는, 실시예 1 과 동일하게 하여 트랜지스터의 제조를 실시하여, 도 17 에 나타내는 바와 같이, 소스 전극 (204a) 및 드레인 전극 (204b) 과 활성층 (220) 사이에 4-(트리플루오로메틸)티오페놀의 층 (500) 을 갖는 트랜지스터 (300) 를 얻었다. 4-(트리플루오로메틸)티오페놀의 층 (500) 은, 소자 기판 (206) 의 형성 후, 이것을 4-(트리플루오로메틸)티오페놀의 에탄올 용액 (1m㏖/L) 에 0.5 시간 침지시킴으로써 형성하였다.
(I - V 특성의 측정)
얻어진 트랜지스터에 대하여, 실리콘 기판 (201) 을 게이트 전극으로 하고, 질소 분위기하, 게이트 전압 VG 를 ＋40 ∼ －40V, 소스 - 드레인간 전압 VSD 를 ―40V 인가하여, 트랜지스터 특성의 측정을 실시하였다. 그 결과, I - V 특성으로부터 얻어진 이동도는 4.1 × 10－2㎠/Vs 이었다.
[비교예 6]
(트랜지스터의 제조)
(3) 의 트랜지스터의 제조에 있어서, 연신 적층체 (215) 대신, 비교예 2 와 동일한 미연신의 적층체 (205) 를 사용한 것 이외에는, 실시예 4 와 동일하게 하여 트랜지스터를 얻었다. 이것에 의해, 활성층 (220) 및 연신 후의 지지 필름 (217) 대신, 미연신의 활성층 (228) 및 미연신의 지지 필름 (207) 을 각각 갖는 것 이외에는 실시예 4 의 트랜지스터 (300) 와 동일한 구성을 갖는 비교예 6 의 트랜지스터를 얻었다.
(I - V 특성의 측정)
얻어진 트랜지스터에 대하여, 실리콘 기판 (201) 을 게이트 전극으로 하고, 질소 분위기하, 게이트 전압 VG 를 ＋40 ∼ －40V, 소스 - 드레인간 전압 VSD 를 ―40V 인가하여, 트랜지스터 특성의 측정을 실시하였다. 그 결과, I - V 특성으로부터 얻어진 이동도는 2.7 × 10－2㎠/Vs 이었다.
[실시예 5]
(트랜지스터의 제조)
(1) 소자 기판의 제조
먼저, 실시예 1 과 동일하게 하여 소자 기판 (206) 을 제조한 후, 그 소스 전극 (204a) 및 드레인 전극 (204b) 상에, 실시예 4 와 동일하게 하여 4-(트리플루오로메틸)티오페놀의 층 (500) 을 추가로 형성하여, 소자 기판 (216) (도 18) 을 얻었다.
(2) 연신 적층체의 제조
실시예 1 과 동일하게 하여 연신 적층체 (215) 를 얻었다.
(3) 트랜지스터의 제조
이어서, 도 18 에 나타내는 바와 같이, 소자 기판 (216) 에 있어서의 절연층 (203) 상에 시공액 (9) 으로서 메탄올 액적을 스포이드로 두고, 이 시공액 (9) 을 개재하여 연신 적층체 (215) 를, 그 폴리(3-헥실티오펜) 막 (218) 이 소스 전극 (204a) 과 드레인 전극 (204b) 이 형성되어 있는 절연층 (203) 과 대향하도록 핀셋 으로 탑재하였다. 이 때, 연신 적층체 (215) 의 연신 방향은, 소스 전극 (204a) 과 드레인 전극 (204b) 을 연결하는 방향과 평행이 되도록 하였다. 그리고, 시공액 (9) 인 메탄올이 건조 제거될 때까지 정치 (靜置) 하였다. 이것에 의해 연신 적층체 (215) 는, 소스 전극 (204a) 과 드레인 전극 (204b) 을 덮도록 하여, 절연층 (203) 상에 자연스럽게 밀착되었다. 이어서, 실시예 4 와 동일하게 하여 80℃, 40 분의 가열 처리를 실시하였다. 이렇게 하여, 실시예 4 의 트랜지스터 (300) 와 동일한 구성을 갖는 실시예 5 의 트랜지스터를 얻었다.
(I - V 특성의 측정)
얻어진 트랜지스터에 대하여, 실리콘 기판 (201) 을 게이트 전극으로 하고, 질소 분위기하, 게이트 전압 VG 를 ＋40 ∼ －40V, 소스 - 드레인간 전압 VSD 를 ―40V 인가하여, 트랜지스터 특성의 측정을 실시하였다. 그 결과, I - V 특성으로부터 얻어진 이동도는 1.2 × 10－1㎠/Vs 이었다.
[비교예 7]
(트랜지스터의 제조)
(3) 의 트랜지스터의 제조에 있어서, 연신 적층체 (215) 대신, 비교예 2 와 동일한 미연신의 적층체 (205) 를 사용한 것 이외에는, 실시예 5 와 동일하게 하여 트랜지스터를 얻었다. 이것에 의해, 시공액 (9) 을 개재시킨 접착에 의해 미연신의 활성층 (228) 이 형성된, 비교예 6 과 동일한 구성을 갖는 비교예 7 의 트랜지스터를 얻었다.
(I - V 특성의 측정)
얻어진 트랜지스터에 대하여, 실리콘 기판 (201) 을 게이트 전극으로 하고, 질소 분위기하, 게이트 전압 VG 를 ＋40 ∼ －40V, 소스 - 드레인간 전압 VSD 를 ―40V 인가하여, 트랜지스터 특성의 측정을 실시하였다. 그 결과, I - V 특성으로부터 얻어진 이동도는 8.8 × 10－2㎠/Vs 이었다.
실시예 1 ∼ 5 및 비교예 1 ∼ 7 에서 얻어진 트랜지스터의 특성을, 표 1 및 표 2 에 정리하여 나타내었다. 표 1 은, 모두 활성층을 형성할 반도체막의 연신을 실시하여 얻어진 실시예 1 ∼ 5 및 비교예 1 의 트랜지스터에서 얻어진 특성을 나타내고 있으며, 표 2 는, 반도체막의 연신을 실시하지 않은 비교예 2 ∼ 7 의 트랜지스터에서 얻어진 특성을 나타내고 있다. 각 표 중, 이동도 향상률의 값은, 모두 활성층의 형성시에 가열 및 가압을 실시하지 않은 경우에 얻어진 트랜지스터의 이동도를 100％ 로 하여 산출한 값으로, 가열 및/또는 가압에 의해 이동도가 향상된 비율을 나타내고 있다.
Figure 112008014510812-PCT00004
Figure 112008014510812-PCT00005
표 1 및 표 2 로부터, 활성층을 형성하는 반도체막의 연신에 의한 배향을 실시한 실시예 1 ∼ 5 의 트랜지스터는, 활성층의 형성시에 가열 및/또는 가압을 실시함에 따른 이동도의 향상이 현저하고, 그 결과 우수한 트랜지스터 특성을 갖는 것이 확인되었다.
또한, 예를 들면, 실시예 1 과 비교예 2, 실시예 2 와 비교예 3, 실시예 3 과 비교예 4 와 같이, 활성층의 형성 조건을 동일하게 한 경우에는, 연신을 실시한 각 실시예의 트랜지스터 쪽이, 연신하지 않은 비교예의 것보다 이동도가 높아, 우수한 트랜지스터 특성을 발휘할 수 있다는 것이 판명되었다. 또한, 비교예 1 과 비교예 5 의 비교로부터, 연신만으로는 가열이나 가압을 조합하여 실시한 경우만큼의 이동도 향상이 발생하지 않는 것이 확인되었다. 나아가 또한, 실시예 4 와 같이 소스 및 드레인 전극과 활성층 사이에 4-(트리플루오로메틸)티오페놀의 층을 형성하거나, 실시예 5 와 같이 시공액을 사용한 접착을 실시하거나 함으로써, 추가적인 이동도의 향상이 발생하였다. 그리고, 비교예 6, 7 의 비교로부터, 연신한 활성층을 갖는 경우에는, 미연신의 경우에 비해 상기 효과가 현저하게 우수해지는 것이 판명되었다.
[실시예 6 ∼ 11]
(트랜지스터의 제조)
(2) 의 연신 적층체의 제조에 있어서, 폴리(3-헥실티오펜) 대신, 폴리(3-옥틸티오펜) 을 사용하고, 또한, 적층체 (205) 를 3.5 배로 1 축 연신하며, 또 가열 시간을 1 시간으로 한 것 이외에는, 실시예 1 과 동일하게 하여 실시예 6 ∼ 11 의 트랜지스터를 제조하였다. 실시예 6 ∼ 11 에 있어서는, 적층체 (5) 의 형성에 사용하는 폴리(3-옥틸티오펜) 의 클로로포름 용액의 농도를 변화시킴으로써 다양한 막 두께를 갖는 폴리(3-헥실티오펜) 막 (208) 을 형성하고, 이것에 의해 각각 막 두께가 상이한 활성층 (220) 을 갖는 각종의 트랜지스터를 얻었다.
(I - V 특성의 측정)
얻어진 각 트랜지스터에 대하여, 실리콘 기판 (201) 을 게이트 전극으로 하고, 질소 분위기하, 게이트 전압 VG 를 ＋40 ∼ －40V, 소스 - 드레인간 전압 VSD 를 ―40V 인가하여, 트랜지스터 특성의 측정을 실시하고, 얻어진 I - V 특성으로부터 이동도를 산출하였다. 얻어진 결과를, 각 실시예의 트랜지스터에 있어서의 활성층 (220) 의 막 두께와 함께 표 3 에 나타낸다.
Figure 112008014510812-PCT00006
표 3 으로부터, 활성층의 막 두께가 클수록, 높은 이동도가 얻어지는 것이 판명되었다.
이상으로부터, 반도체막에 배향성을 부여하고, 또한, 반도체막을 가열 및/또는 가압하면서 인접층과 접착시킴으로써, 캐리어 이동도가 높아, 우수한 트랜지스터 특성을 갖는 트랜지스터가 얻어지는 것이 확인되었다.

Claims (19)

  1. 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층을 갖는 트랜지스터의 제조 방법으로서,
    상기 반도체막을 연신하는 공정과,
    상기 반도체막을, 상기 활성층을 형성시키는 면에 대하여 가열 및/또는 가압을 하면서 부착하여, 상기 활성층을 얻는 공정을 포함하는, 트랜지스터 제조 방법.
  2. 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층을 갖는 트랜지스터의 제조 방법으로서,
    상기 반도체막을 배향시키는 공정과,
    상기 반도체막을, 상기 활성층을 형성시키는 면에 대하여 가열 및/또는 가압을 하면서 부착하여, 상기 활성층을 얻는 공정을 포함하는, 트랜지스터 제조 방법.
  3. 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층을 갖는 트랜지스터의 제조 방법으로서,
    상기 반도체막을 연신하여 배향시키는 공정과,
    상기 반도체막을, 상기 활성층을 형성시키는 면에 대하여 가열 및/또는 가압을 하면서 부착하여, 상기 활성층을 얻는 공정을 포함하는, 트랜지스터 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체막을, 상기 면과의 사이에 시공액을 개재시켜 당해 면에 부착하는, 트랜지스터 제조 방법.
  5. 소스 전극 및 드레인 전극, 이들 사이의 전류 경로가 되고 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층, 상기 전류 경로를 통과하는 전류를 제어하는 게이트 전극, 그리고, 상기 활성층과 상기 게이트 전극 사이에 배치되는 절연층을 갖는 트랜지스터의 제조 방법으로서,
    상기 반도체막을 연신하는 공정과,
    상기 반도체막을, 가열 및/또는 가압하면서 상기 절연층과 접착시켜, 상기 활성층을 얻는 공정을 포함하는, 트랜지스터 제조 방법.
  6. 소스 전극 및 드레인 전극, 이들 사이의 전류 경로가 되고 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층, 상기 전류 경로를 통과하는 전류를 제어하는 게이트 전극, 그리고, 상기 활성층과 상기 게이트 전극 사이에 배치되는 절연층을 갖는 트랜지스터의 제조 방법으로서,
    상기 반도체막을 배향시키는 공정과,
    상기 반도체막을, 가열 및/또는 가압하면서 상기 절연층과 접착시켜, 상기 활성층을 얻는 공정을 포함하는, 트랜지스터 제조 방법.
  7. 소스 전극 및 드레인 전극, 이들 사이의 전류 경로가 되고 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층, 상기 전류 경로를 통과하는 전류를 제어하는 게이트 전극, 그리고, 상기 활성층과 상기 게이트 전극 사이에 배치되는 절연층을 갖는 트랜지스터의 제조 방법으로서,
    상기 반도체막을 연신하여 배향시키는 공정과,
    상기 반도체막을, 가열 및/또는 가압하면서 상기 절연층과 접착시켜, 상기 활성층을 얻는 공정을 포함하는, 트랜지스터 제조 방법.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 반도체막을, 상기 절연층과의 사이에 시공액을 개재시켜 당해 절연층과 접착시키는, 트랜지스터 제조 방법.
  9. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 트랜지스터는, 상기 소스 전극 및/또는 상기 드레인 전극과 상기 활성층 사이에, 상기 유기 반도체 화합물과는 상이한 화합물로 이루어지는 층을 갖는 것인, 트랜지스터 제조 방법.
  10. 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층을 갖는 트랜지스터로서,
    상기 활성층은, 연신된 상기 반도체막으로 이루어지고, 또한, 상기 반도체막 이 상기 활성층을 형성시키는 면에 가열 및/또는 가압을 하면서 부착되어 형성된 것인, 트랜지스터.
  11. 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층을 갖는 트랜지스터로서,
    상기 활성층은, 배향된 상기 반도체막으로 이루어지고, 또한, 상기 반도체막이 상기 활성층을 형성시키는 면에 가열 및/또는 가압을 하면서 부착되어 형성된 것인, 트랜지스터.
  12. 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층을 갖는 트랜지스터로서,
    상기 활성층은, 연신하여 배향된 상기 반도체막으로 이루어지고, 또한, 상기 반도체막이 상기 활성층을 형성시키는 면에 가열 및/또는 가압을 하면서 부착되어 형성된 것인, 트랜지스터.
  13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 활성층은, 상기 반도체막이 상기 면과의 사이에 시공액을 개재시킨 상태에서 당해 면에 부착되어 형성된 것인, 트랜지스터.
  14. 소스 전극 및 드레인 전극, 이들 사이의 전류 경로가 되고 유기 반도체 화합 물을 함유하는 반도체막으로 이루어지는 활성층, 상기 전류 경로를 통과하는 전류를 제어하는 게이트 전극, 그리고, 상기 활성층과 상기 게이트 전극 사이에 배치되는 절연층을 가지며,
    상기 활성층은, 연신된 상기 반도체막으로 이루어지고, 또한, 상기 반도체막을 가열 및/또는 가압을 하면서 상기 절연층과 접착시킴으로써 형성된 것인, 트랜지스터.
  15. 소스 전극 및 드레인 전극, 이들 사이의 전류 경로가 되고 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층, 상기 전류 경로를 통과하는 전류를 제어하는 게이트 전극, 그리고, 상기 활성층과 상기 게이트 전극 사이에 배치되는 절연층을 가지며,
    상기 활성층은, 배향된 상기 반도체막으로 이루어지고, 또한, 상기 반도체막을 가열 및/또는 가압을 하면서 상기 절연층과 접착시킴으로써 형성된 것인, 트랜지스터.
  16. 소스 전극 및 드레인 전극, 이들 사이의 전류 경로가 되고 유기 반도체 화합물을 함유하는 반도체막으로 이루어지는 활성층, 상기 전류 경로를 통과하는 전류를 제어하는 게이트 전극, 그리고, 상기 활성층과 상기 게이트 전극 사이에 배치되는 절연층을 가지며,
    상기 활성층은, 연신에 의해 배향된 상기 반도체막으로 이루어지고, 또한, 상기 반도체막을, 가열 및/또는 가압하면서 상기 절연층과 접착시킴으로써 형성된 것인, 트랜지스터.
  17. 제 14 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 활성층은, 상기 반도체막이 상기 절연층과의 사이에 시공액을 개재시킨 상태에서 당해 절연층과 접착되어 형성된 것인, 트랜지스터.
  18. 제 14 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 소스 전극 및/또는 상기 드레인 전극과 상기 활성층 사이에, 상기 유기 반도체 화합물과는 상이한 화합물로 이루어지는 층을 갖는, 트랜지스터.
  19. 제 10 항 내지 제 18 항 중 어느 한 항에 기재된 트랜지스터를 갖는, 반도체 장치.
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