KR20080047110A - Input circuit for the improvement of the shift register - Google Patents

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Abstract

An input circuit for improving the capacity of a shift register is provided to enhance the reliability of circuits by reducing the loss of circuits for controlling input voltages. An input circuit for improving the capacity of a shift register includes first and second transistors(1001,1002) and a capacitor(1003). A drain electrode of the first transistor receives an output voltage or a control signal from a previous stage. A gate electrode of the second transistor is connected to a source electrode of the first transistor. The capacitor is connected between source and gate electrodes of the second transistor. A gate electrode of the first transistor and a drain electrode of the second transistor are connected to a second source voltage.

Description

시프터 레지스터 성능 개선을 위한 입력 회로{Input circuit for the improvement of the shift register}Input circuit for the improvement of the shift register

도 1은 일반적인 시프터 레지스터의 블록도.1 is a block diagram of a typical shifter register.

도 2는 도 1의 각 시프터 레지스터의 일반적인 구체 회로도.FIG. 2 is a general detailed circuit diagram of each shifter register of FIG. 1. FIG.

도 3은 종래의 회로에 있어서 입력부의 회로 구성.3 is a circuit configuration of an input unit in a conventional circuit.

도 4는 본 발명에 의한 시프터 레지스터의 입력부 회로 구성.4 is an input circuit configuration of a shift register according to the present invention;

도 5는 본 발명에 의한 입력부 회로를 적용한 시프터 레지스터 실시 예.5 is a shift register embodiment to which the input unit circuit according to the present invention is applied.

도 6은 본 발명에 의한 개선 효과를 보여 주는 그래프.6 is a graph showing the improvement effect according to the present invention.

도 7은 종래 회로에 의한 전압 강하를 보여주는 그래프.7 is a graph showing a voltage drop by a conventional circuit.

도 8은 본 발명의 다른 실시 예.8 is another embodiment of the present invention.

도 9는 본 발명의 또 다른 실시예.9 is another embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

CKV: 제 1 클럭 신호, CKVB: 제 2 클럭 신호, Voff: 제 1 전원전압, CKV: first clock signal, CKVB: second clock signal, Voff: first power supply voltage,

Von: 제 2 전원 전압, STV: 개시신호, IN: 시프터 레지스터의 입력부, Von: second power supply voltage, STV: start signal, IN: input portion of the shifter register,

OUT: 시프터 레지스터의 출력부, T1(1001): 본 발명 회로의 첫 번째 트랜지스터. T2(1002): 본 발명 회로의 두 번째 트랜지스터, C1(1003): 본 발명의 전기 용량OUT: output portion of the shifter register, T1 1001: first transistor of the circuit of the invention. T2 (1002): second transistor of the circuit of the invention, C1 (1003): capacitance of the invention

본 발명은 트랜지스터를 이용하는 시프터 레지스터의 입력부 회로에 관한 것이다. 상기 시프터 레지스터는 디스플레이의 드라이버 회로로서 사용이 되며 LCD(liquid crystal display) 나 OLED(organic light emitting display) 기판에 집적이 되어 활용이 되고 있다. The present invention relates to an input circuit of a shifter resistor using a transistor. The shift register is used as a driver circuit of a display and is integrated with a liquid crystal display (LCD) or an organic light emitting display (OLED) substrate.

이러한 시프터 레지스터는 사용 도중에 사용하는 트랜지스터의 특성변화가 생기고 이러한 특성변화에 기인하여 시프터 레지스터의 동작 열화가 일어나는 문제가 있다.Such a shift register has a problem that a change in characteristics of a transistor used during use occurs, and an operation deterioration of the shift register occurs due to such a change in characteristics.

도 1 과 도 2는 종래 특허 출원번호 10-2002-0033455에서 제시되고 있는 회로를 보여 주고 있다. 도 1은 시프터 레지스터의 블록도를 나타내며 도 2는 각 시프터 레지스터의 각 스테이지의 구체 회로도를 보여 주고 있다. 도 1과 같이 일반적인 시프터 레지스터는 복수의 스테이지 (시프터 레지스터; SR1,SR2,...,SRN) 들이 종속 연결되어 있으며 각 스테이지의 출력(Gout) 이 다음 스테이지의 입력 단자(IN)에 연결이 된다. 각 스테이지는 입력단자(IN), 출력단자(OUT), 제어단자(CT), 클럭신호(CKV, CKVB) 입력단자, 제 1전원 전압 (Voff), 제 2 전원 전압 (Von) 단자를 가진다. 첫 번째 스테이지(SR1)의 입력 단자에는 개시 신호 STV가 입력단자로 입력이 되며 각 스테이지에서는 출력신호 Gout(1), Gout(2), Gout(3), Gout(4)... 들이 각 신호에 맞추어 순차적으로 출력이 되어 이를 활용하게 되며 이들 출력 신호는 다음 스테이지의 입력(IN) 단자로도 연결이 된다. 홀수번째 스테이지(SR1,SR3,SR5,..)에는 제 1 클럭신호(CKV)가 제공되고 짝수번째 스테이지 (SC2,SC4,...)등에는 제 2 클럭신호 (VKB)가 제공 된다. 제 1클럭 신호 (CKV)와 제 2 클럭신호 (CKVB)는 서로 반대 되는 위상을 가진다.1 and 2 show the circuit proposed in the prior patent application No. 10-2002-0033455. 1 shows a block diagram of a shifter register and FIG. 2 shows a concrete circuit diagram of each stage of each shifter register. As shown in FIG. 1, a general shifter register includes a plurality of stages (shifter registers SR1, SR2, ..., SRN) that are cascaded, and an output Gout of each stage is connected to an input terminal IN of the next stage. . Each stage has an input terminal IN, an output terminal OUT, a control terminal CT, a clock signal CKV, CKVB input terminal, a first power supply voltage Voff, and a second power supply voltage Von terminal. The start signal STV is input to the input terminal of the first stage SR1, and the output signals Gout (1), Gout (2), Gout (3), and Gout (4) ... are input to each stage. The outputs are sequentially output according to the output, and these output signals are also connected to the input (IN) terminal of the next stage. The first clock signal CKV is provided to the odd-numbered stages SR1, SR3, SR5, ..., and the second clock signal VKB is provided to the even-numbered stages SC2, SC4,... The first clock signal CKV and the second clock signal CKVB have phases opposite to each other.

도 2의 구체 회로도는 풀업 구동 트랜지스터(502, 504, 506), 풀다운 구동 트랜지스터(508), 게이트 출력 구동부 (510, 512)를 포함하고 있다.The specific circuit diagram of FIG. 2 includes pull-up drive transistors 502, 504, 506, pull-down drive transistor 508, and gate output drivers 510, 512.

트랜지스터 NT1 은 제 2 전원 전압(Von) 단자에 드레인이 연결되고, 전단의 출력 신호인 Gout(N-1)을 입력 받는 입력 단자(IN)에 게이트가 연결되고 노드 N1에 소스가 연결된다. 전단의 출력 신호가 NT1을 통해 노드 N1으로 공급이 되면서 동작이 개시 되며 이 때 전단의 출력 신호가 손실 없이 노드 N1에 공급이 되는 것이 필요하다. 이와 같이 전단의 출력 신호가 입력되는 NT1트랜지스터의 또 다른 연결법은 도 3과 같다. 도 3의 연결법은 일반적으로 널리 사용이 되며 그 한 예는 종래 특허 출원 번호 10-2004-0004764 에 나와 있다. 도 3에서는 드레인이 제 2 전원 전압 (Von)에 연결이 되는 대신에 게이트와 연결이 되어 있다. 전단의 출력 전압은 이 드레인 전극을 통해 시프터 레지스터로 유입이 된다. 이러한 경우에도 전단의 출력 전압은 손실 없이 시프터 레지스터로 유입이 되어야 좋은 동작 특성을 확보 할 수 있다.The transistor NT1 has a drain connected to the terminal of the second power supply voltage Von, a gate connected to an input terminal IN receiving the output signal Gout (N-1), and a source connected to the node N1. Operation is started when the output signal of the front end is supplied to the node N1 through NT1. At this time, it is necessary that the output signal of the front end is supplied to the node N1 without loss. Thus, another connection method of the NT1 transistor to which the output signal of the front end is input is shown in FIG. The connection method of FIG. 3 is generally widely used and one example is shown in the prior patent application No. 10-2004-0004764. In FIG. 3, the drain is connected to the gate instead of the second power supply voltage Von. The output voltage of the front end flows into the shifter resistor through this drain electrode. Even in this case, the output voltage of the front end must flow into the shifter resistor without loss to ensure good operating characteristics.

그러나 트랜지스터의 동작은 게이트 전압이 일정 문턱전압(VT)를 초과하여야 동작이 개시되고 이러한 문턱전압 때문에 시프터 레지스터로 유입이되는 전압은 입력 전압보다 작은 값이 된다. 따라서 입력 전압이 모두 손실없이 회로로 유입이 될 때 비하여 동작의 특성이 떨어지고 회로의 수명을 감소시키는 요인이 된다.However, in the operation of the transistor, when the gate voltage exceeds a predetermined threshold voltage (VT), the operation is started, and the voltage flowing into the shifter resistor is smaller than the input voltage due to the threshold voltage. Therefore, when the input voltage flows into the circuit without any loss, the characteristics of the operation are lowered and the life of the circuit is reduced.

본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위하여, 회로의 동작 성능을 향상 시키고 트랜지스터의 특성이 저하되더라도 시프터 레지스터의 동작에는 영향을 주지 않고 정상 동작 할 수 있도록 하는 회로를 제공하는데 있다.The present invention to solve the problems of the prior art, to improve the operation performance of the circuit and to provide a circuit that can operate normally without affecting the operation of the shift register even if the characteristics of the transistor is degraded.

또 다른 목적은 트랜지스터의 제조 시에 트랜지스터의 특성이 저하되더라도 시트터레지스터의 동작 특성에는 영향을 주지 않는 회로를 제공하는데 있다.Still another object is to provide a circuit that does not affect the operating characteristics of the sheet register, even if the characteristics of the transistor are degraded during the manufacture of the transistor.

특히 이 회로는 전단의 출력전압을 입력 시키는 회로를 개선하여 본 발명의 목적을 달성하고자 하는데 있다.In particular, this circuit is intended to achieve the object of the present invention by improving the circuit for inputting the output voltage of the front end.

상기한 본 발명의 목적을 달성하기 위하여 트랜지스터 하나와 전기용량 하나를 추가하고 첫 번째 트랜지스터의 드레인전극으로 전단의 출력 펄스 혹은 제어 신호가 입력되며 이 첫 번째 트랜지스터의 게이트 전극은 제 2전원 전압 Von에 연결이 된다. 첫 번째 트랜지스터의 소스 전극은 두 번째 트랜지스터의 게이트 전극에 연결이 되며 이 두 번째 트랜지스터의 소스전극과 두 번째 트랜지스터의 게이트 전극 사이에는 전기용량이 연결이 된다. 두 번째 트랜지스터의 드레인 전극은 제 2 전원 전압 Von에 연결이 된다. 입력 전압은 두 번째 트랜지스터의 소스쪽으로 출력이 되며 이러한 회로 구성으로 종래 기술의 문제점을 해결할 수 있다.In order to achieve the above object of the present invention, one transistor and one capacitance are added, and an output pulse or a control signal of the front end is input to the drain electrode of the first transistor, and the gate electrode of the first transistor is connected to the second power supply voltage Von. The connection is made. The source electrode of the first transistor is connected to the gate electrode of the second transistor, and the capacitance is connected between the source electrode of the second transistor and the gate electrode of the second transistor. The drain electrode of the second transistor is connected to the second power supply voltage Von. The input voltage is output to the source of the second transistor and this circuit configuration solves the problems of the prior art.

보다 상세하게 본 회로의 구성을 도4로 설명을 하면 1001의 T1이 상기 첫 번째 트랜지스터에 해당이 되며 T1의 드레인 전극으로 전단의 출력 전압 혹은 제어신호가 입력된다. 1002의 T2가 상기 두 번째 트랜지스터에 해당이 되며 1003의 전기용량 C1 이 트랜지스터 T2의 소스전극과 게이트 전극사이에 연결이 되어 있으며 이 게이트 전극은 트랜지스터 T1의 소스 전극과 연결이 되어 있다. T1의 게이트 전극과 T2의 드레인 전극은 제 2 전원전압 Von에 연결이 되어 있다.In more detail, the configuration of this circuit will be described with reference to FIG. 4. T1 of 1001 corresponds to the first transistor, and the output voltage or the control signal of the previous stage is input to the drain electrode of T1. T2 of 1002 corresponds to the second transistor, and capacitance C1 of 1003 is connected between the source electrode and the gate electrode of transistor T2, and this gate electrode is connected to the source electrode of transistor T1. The gate electrode of T1 and the drain electrode of T2 are connected to the second power supply voltage Von.

도 5를 참조하여 실시예를 설명하면 다음과 같다. 도 5는 시프터 레지스터 구성의 한 예를 보여 주며 구성도 도 1에서 CKV와 CKVB가 모두 각 시프터 레지스터에 연결이 되는 회로의 예이다. 도 5에서 시프터 레지스터의 입력 부에 본 발명의 회로가 적용이 되어 있으며 다른 기능들은 전술한 바와 동일하다. 전단의 출력 전압은 본 발명의 입력 부의 회로를 통하여 노드 N1에 들어오게 된다. 이 때 노드 N1에 들어오는 전압은 본 발명의 회로에 의하여 손실없이 들어오게 된다.An embodiment is described with reference to FIG. 5. FIG. 5 shows an example of a shift register configuration, and in FIG. 1, an example of a circuit in which CKV and CKVB are connected to each shift register is shown. In FIG. 5, the circuit of the present invention is applied to an input of the shifter register, and other functions are the same as described above. The output voltage of the front end enters the node N1 through the circuit of the input part of the present invention. At this time, the voltage coming into the node N1 comes in without loss by the circuit of the present invention.

이 때 노드 N1의 출력전압을 도 6에 나타냈다. 도 6의 입력 전압이 본 발명의 회로로 입력이 되는 전압이며 점선으로 표시되어 있는 것이 N1 노드의 전압이다. 입력 전압이 들어오는 동안 N1 노드의 전압이 충분히 입력 전압과 같아지는 것을 확인할 수 있다. 종래 기술과 비교하기 위하여 종래 기술의 입력 회로를 이용한 경우의 전압을 나타낸 것이 도 7이다. 도 7에서 보는 바와 같이 종래 회로를 이용할 경우 노드 N1 에 인가되는 전압이 입력 전압에 비하여 낮아지는 것을 잘 알 수 있다. At this time, the output voltage of the node N1 is shown in FIG. The input voltage of FIG. 6 is the voltage input to the circuit of the present invention, and the voltage of the N1 node is indicated by a dotted line. While the input voltage is coming in, you can see that the voltage at node N1 is sufficiently equal to the input voltage. 7 shows the voltage when the input circuit of the prior art is used in comparison with the prior art. As shown in FIG. 7, it can be seen that the voltage applied to the node N1 is lower than the input voltage when the conventional circuit is used.

이러한 본 발명의 회로는 실시예의 시프터 레지스터 뿐 아니라 여려 종류의 시프터 레지스터나 입력 전압을 처리하는 회로에는 모두 사용될 수 있다.Such a circuit of the present invention can be used both in the shift register of the embodiment as well as in circuits for processing various kinds of shift registers or input voltages.

도 8은 본 발명의 또 다른 예를 보여 주는 것이다. 트랜지스터 T2의 게이트와 소스 전극 사이에 연결이 되어 있는 전기용량을 제거한 형태이며 이 경우는 트랜지스터의 T2의 게이트와 소스사이에 존재하는 기생용량에 의하여 동작이 된다.8 shows another example of the present invention. The capacitance connected between the gate and the source electrode of the transistor T2 is removed. In this case, it is operated by the parasitic capacitance existing between the gate and the source of the transistor T2.

도 9는 본 발명의 또 다른 예를 보여 주는 것이다. 트랜지스터 T1의 게이트가 입력단자 쪽에 연결이 된 경우 이다. 이 경우에도 전기용량 C1을 둘 수도 있고 제거할 수도 있으며 제거 한 경우에는 트랜지스터 T2의 기생용량이 그 역할을 대신하게 된다. 9 shows another example of the present invention. This is the case when the gate of transistor T1 is connected to the input terminal side. In this case, the capacitance C1 can be placed or removed, and if removed, the parasitic capacitance of the transistor T2 takes over.

이상, 설명한 바와 같이 본 발명에서는 트랜지스터를 사용하는 시프터 레지스터의 구성이나 기타 회로에서 입력 전압을 제어하는 회로의 손실을 줄여줄 수가 있으며 따라서 회로의 동작 신뢰성을 향상시키고 트랜지스터의 열화가 진행되거나 공정의 이상으로 트랜지스터의 성능이 저하되어도 신뢰성 있는 동작 특성을 확보하여 회로의 동작 수명을 연장 시킬 수 있다.As described above, the present invention can reduce the loss of the circuit for controlling the input voltage in the structure of the shifter resistor using the transistor or other circuits, thereby improving the operation reliability of the circuit and deteriorating the transistor or progressing the process. Therefore, even if the performance of the transistor is deteriorated, it is possible to secure reliable operating characteristics and extend the operating life of the circuit.

Claims (4)

제 1 및 제 2 클럭 신호를 교대로 입력 받아 출력 신호를 순차적으로 제공하는 복수의 시프트 레지스터로 구성되는 회로에 있어서 In a circuit composed of a plurality of shift registers for receiving the first and second clock signal alternately to provide an output signal sequentially 상기 각 시프터 레지스터의 출력 신호 전압이 다음단의 입력 신호로 들어가는 부분의 회로 구성에 있어서 In the circuit configuration of the part where the output signal voltage of each shifter resistor enters the next input signal. 출력 신호 전압이 다음 단 시프터 레지스터의 입력으로 들어갈 때 입력 신호가 첫 번째 트랜지스터의 드레인 전극으로 연결되며, 이 첫 번째 트랜지스터의 게이트 전극은 시프터 레지스터의 전원 전압에 연결이 되며 소스 전극은 두 번째 트랜지스터의 게이트 전극으로 연결이 되며 두 번째 트랜지스터의 드레인 전극이 전원 전압에 연결이 되고 두 번째 트랜지스터의 소스 전극이 시프터 레지스터의 회로로 연결이 되며 두 번째 트랜지스터의 소스와 게이트 사이에는 전기용량이 연결되어 있는 트랜지스터 회로로서 시프터 레지스터의입력부에 위치하여 성능을 향상 시키는 회로.  When the output signal voltage enters the input of the next stage shifter resistor, the input signal is connected to the drain electrode of the first transistor. The gate electrode of this first transistor is connected to the power supply voltage of the shifter resistor and the source electrode of the second transistor. The transistor is connected to the gate electrode, the drain electrode of the second transistor is connected to the power supply voltage, the source electrode of the second transistor is connected to the circuit of the shifter resistor, and the capacitance is connected between the source and the gate of the second transistor A circuit that improves performance by being located at the input of a shift register as a circuit. 제 1항에 있어서 두 번째 트랜지스터의 소스 전극과 게이트 전극에 연결이 되어 있는 전기용량을 없앤 구조로서 두 번째 트랜지스터의 게이트와 소스 전극사이의 기생용량을 이용하는 트랜지스터 회로.The transistor circuit of claim 1, wherein the parasitic capacitance between the gate and the source electrode of the second transistor is used as a structure in which the capacitance is connected to the source electrode and the gate electrode of the second transistor. 제 1항과 2항에서 첫 번째 트랜지스터의 게이트 전극이 첫 번째 트랜지스터의 소스 전극에 연결이 되어 있는 트랜지스터 회로. The transistor circuit of claim 1, wherein the gate electrode of the first transistor is connected to the source electrode of the first transistor. 상기 회로가 게이트 구동회로로서 사용이 되는 시프터 레지스터의 구성회로로 사용이 되는 트랜지스터 회로.  A transistor circuit, wherein the circuit is used as a configuration circuit of a shifter register used as a gate driving circuit.
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