KR20080044402A - The inserting method of dummy pattern - Google Patents

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Abstract

A method for inserting a dummy pattern into a semiconductor chip is provided to reduce a manufacturing cost by enhancing uniformity of a wafer during a chemical mechanical polishing process. A method for inserting a dummy pattern into a semiconductor chip includes: inserting dummy patterns into the chip(S1); diving the chip into scan regions of the predetermined size(S2); scanning the divided scan regions(S3); calculating pattern density of the scanned regions(S4); judging whether the pattern density of the scanned regions is less than 20% or greater than 60%(S5,S6); inserting a dummy pattern of a different density in the scanned regions when the pattern density of the scanned regions is less than 20%(S5a); removing the dummy patterns inserted into the scanned regions when the pattern density of the scanned regions is greater than 60%(S6a); scanning all regions(S7); judging whether a pattern density difference between a predetermined region and an adjacent region is less than 30%(S8); removing dummy patterns of the regions having the pattern density difference greater than 30%(S8a); and inserting different dummy pattern so that the pattern density difference becomes 30%(S8b).

Description

반도체 칩에 더미 패턴을 삽입하는 방법{The inserting Method of dummy pattern}The inserting method of dummy pattern}

도 1은 본 발명에 따른 반도체 칩에 더미 패턴을 삽입하는 순서도,1 is a flow chart for inserting a dummy pattern in a semiconductor chip according to the present invention,

도 2 및 도 3은 더미 패턴을 개념적으로 도시한 도,2 and 3 conceptually illustrates a dummy pattern;

도 4 및 도 5는 더미 패턴이 삽입된 스캔 영역을 개념적으로 도시한 도이다.4 and 5 conceptually illustrate a scan area in which a dummy pattern is inserted.

본 발명은 반도체 칩에 더미 패턴을 삽입하는 방법에 관한 것이다.The present invention relates to a method of inserting a dummy pattern in a semiconductor chip.

반도체 소자 제조 공정 중 트렌치 또는 비아홀 형성하고, 구리나 알루미늄 금속을 채워 넣은 후, 화학 기계적 연마법(Chemical Mechanical Polishing; 이하, CMP)으로 평탄화하여 금속배선을 형성한다.In the semiconductor device manufacturing process, trenches or via holes are formed, and copper or aluminum metal is filled, and then, metallization is formed by planarization by chemical mechanical polishing (CMP).

상기 화학 기계적 연마법은, 최근 반도체 소자의 크기가 점점 작아지고, 집적도가 증가함에 따라 필수적으로 도입되는 반도체 공정 중 하나이다. 더욱 빠른 소자의 응답 속도 요구에 의해 구리가 배선의 재료로 사용되면서 듀얼 다마신(Dual Damascene) 공정이 사용되고, 이에 따라 비아홀 등에 구리를 충진하고, 연마공정(CMP)이후에 배선이 형성된다.The chemical mechanical polishing method is one of the semiconductor processes that are essentially introduced as the size of semiconductor devices becomes smaller and the degree of integration increases. Due to the faster response speed of the device, copper is used as the wiring material, and a dual damascene process is used. Thus, copper is filled in via holes and the like, and wiring is formed after the polishing process (CMP).

전해도금된 구리는 CMP 공정에서 평탄화되는 데, 이 과정에서 웨이퍼 표면에 이종 재료가 드러나게 된다. CMP 공정에서 사용되는 슬러리는 이와 같은 물질에 대하여 서로 다른 재료 제거율을 가지게 되어, 결국 웨이퍼 표면이 접시 모양으로 파이는 디싱(Dishing) 현상이 발생하게 된다.Electroplated copper is planarized in the CMP process, which reveals dissimilar materials on the wafer surface. Slurry used in the CMP process has a different material removal rate for these materials, so that the dish surface is pie-shaped and dishing occurs.

이와 같은 디싱 현상에 의해 CMP 후 웨이퍼의 균일성(Uniformity)가 나빠지게 되고, 이는 금속 배선의 두께 변화를 야기하게 되며, 이로 인해 소자의 전기적 특성에 악영향을 미치게 되어 반도체 소자의 수율 및 제조 비용을 상승시키는 원인이 된다.Due to this dishing phenomenon, the uniformity of the wafer after CMP becomes poor, which causes a change in the thickness of the metal wiring, which adversely affects the electrical characteristics of the device, thereby increasing the yield and manufacturing cost of the semiconductor device. It causes a rise.

상기 CMP 공정은 패턴 밀도에 민감하게 반응하기 때문에 반도체 칩 내의 패턴 밀도를 균일하게 유지해야 한다. 따라서, 설계 단계부터 이러한 패턴 밀도를 고려하여 설계하는 것이 중요하다.Since the CMP process is sensitive to the pattern density, the pattern density in the semiconductor chip must be kept uniform. Therefore, it is important to design in consideration of this pattern density from the design stage.

패턴 밀도를 균일하게 하기 위해 더미 패턴을 삽입하는 방법에 대한 연구가 활발히 진행되고 있는데, 현재 반도체 칩 내로의 더미 패턴 삽입은 특정의 디자인룰(Design Rule)로 하고 있다.Research into a method of inserting a dummy pattern in order to make the pattern density uniform has been actively conducted. Currently, the insertion of a dummy pattern into a semiconductor chip is a specific design rule.

그러나, 상기의 더미 패턴 삽입 방법은 더미 패턴 삽입 전의 원래 패턴 밀도의 편차를 크게 줄여 줄 수 없다는 단점이 있다. 따라서, 여전히 디싱 현상에 의해 웨이퍼의 균일성이 나빠지고 이로 인해 반도체 소자의 전기적 특성이 나빠지게 되는 문제점이 있다.However, the above-described dummy pattern insertion method has a disadvantage in that the variation of the original pattern density before the dummy pattern insertion cannot be greatly reduced. Therefore, there is still a problem that the uniformity of the wafer is deteriorated due to dishing, thereby deteriorating electrical characteristics of the semiconductor device.

본 발명은 더미 패턴 삽입 방법을 최적화하여 국부적 밀도 편차를 최소한으로 감소시킴으로써, 화학 기계적 연마 공정에서 웨이퍼의 균일성을 향상시켜서 반도체 소자의 전기적 특성을 개선하고 제조 비용을 절감할 수 있는 반도체 칩에 더미 패턴을 삽입하는 방법을 제공하는 데 있다.The present invention optimizes the dummy pattern insertion method to minimize local density variation, thereby improving the uniformity of the wafer in the chemical mechanical polishing process, thereby improving the electrical characteristics of the semiconductor device and reducing the manufacturing cost. To provide a way to insert a pattern.

상기한 바와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 칩에 더미 패턴을 삽입하는 방법은,Method for inserting a dummy pattern in a semiconductor chip according to the present invention for achieving the above object,

더미 패턴들을 반도체 칩 전체에 삽입하는 단계;Inserting dummy patterns into the entire semiconductor chip;

상기 반도체 칩 전체 영역을 일정한 크기로 스캔 영역을 구분하는 단계;Dividing the scan area into a predetermined size over the entire semiconductor chip;

상기 구분된 스캔 영역들을 스캔하는 단계;Scanning the divided scan areas;

상기 스캔된 영역들의 패턴 밀도값을 산출하는 단계;Calculating a pattern density value of the scanned regions;

상기 산출된 패턴 밀도값에 따라 밀도가 다른 더미 패턴을 삽입하는 단계를 포함한다.And inserting a dummy pattern having a different density according to the calculated pattern density value.

또한, 상기 웨이퍼의 일정 영역을 스캔하는 단계는 상기 웨이퍼를 5×5㎛ 내지 100×100㎛ 면적 범위에서 스캔한다.In addition, the step of scanning a predetermined area of the wafer scans the wafer in an area range of 5 × 5 μm to 100 × 100 μm.

또한, 상기 산출된 패턴 밀도값에 따라 밀도가 다른 더미 패턴을 삽입하는 단계는 스캔된 영역의 패턴 밀도값이 20%미만일 때 밀도가 다른 더미 패턴을 추가 삽입한다.In addition, inserting a dummy pattern having a different density according to the calculated pattern density value may further insert a dummy pattern having a different density when the pattern density value of the scanned area is less than 20%.

또한, 상기 밀도가 다른 더미 패턴은 삽입되는 더미 패턴은 패턴 밀도값이 낮을수록 높은 밀도값의 더미 패턴을 삽입하고, 패턴 밀도값이 높을수록 낮은 밀도값의 더미 패턴을 삽입한다.In addition, a dummy pattern into which the dummy patterns having different densities are inserted inserts a dummy pattern having a higher density as the pattern density value is lower, and inserts a dummy pattern having a lower density value as the pattern density value is higher.

또한, 상기 산출된 패턴 밀도값에 따라 밀도가 다른 더미 패턴을 삽입하는 단계는 스캔된 영역의 패턴 밀도값이 60%이상이면 상기 스캔된 영역의 더미 패턴을 모두 제거한 후 상기 스캔된 영역의 패턴 밀도값을 다시 산출하여 상기 영역의 패턴 밀도값이 20%미만일 때 밀도가 다른 더미 패턴을 삽입한다.The method may further include inserting a dummy pattern having a different density according to the calculated pattern density value. If the pattern density value of the scanned area is 60% or more, after removing all the dummy patterns of the scanned area, the pattern density of the scanned area is removed. The value is recalculated to insert dummy patterns having different densities when the pattern density value of the region is less than 20%.

또한, 상기 반도체 칩 전체 스캔 영역의 패턴 밀도값이 20%이상 60%미만인 경우, 인접 영역 간의 밀도값의 차가 30%미만인 지를 판단하는 단계를 더 포함한다.The method may further include determining whether the difference in density between adjacent regions is less than 30% when the pattern density value of the entire scan area of the semiconductor chip is 20% or more and less than 60%.

또한, 상기 인접 영역 간의 밀도값의 차가 30%이상인 경우, 상기 인접 영역의 더미 패턴을 모두 제거한 후, 상기 인접 영역 간의 밀도값의 차가 30%미만이 되도록 하는 더미 패턴을 삽입하는 단계를 더 포함한다.The method may further include inserting a dummy pattern such that the difference in density between the adjacent areas is less than 30% after removing all of the dummy patterns in the adjacent areas when the difference between the density values between the adjacent areas is 30% or more. .

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 우선, 도면들 중 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의해야 한다. 본 발명을 설명함에 있어서 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하게 하지 않기 위해 생략한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; First, it should be noted that the same components or parts in the drawings represent the same reference numerals as much as possible. In describing the present invention, detailed descriptions of related well-known functions or configurations are omitted in order not to obscure the gist of the present invention.

도 1은 본 발명에 따른 반도체 칩에 더미 패턴을 삽입하는 순서도, 도 2 및 도 3은 더미 패턴을 개념적으로 도시한 도, 도 4 및 도 5는 더미 패턴이 삽입된 스캔 영역을 개념적으로 도시한 도이다.1 is a flow chart for inserting a dummy pattern in a semiconductor chip according to the present invention, FIGS. 2 and 3 conceptually show a dummy pattern, and FIGS. 4 and 5 conceptually show a scan area in which a dummy pattern is inserted. It is also.

본 발명의 반도체 칩에 더미 패턴을 삽입하는 방법에서 더미 패턴을 삽입하거나 제거하는 과정들은 실제 반도체 소자 제조 단계에서 수행하는 것이 아니라, 반도체 소자 설계 단계에서 컴퓨터 프로그래밍을 통해 더미 패턴을 삽입하거나 제거함으로써 시뮬레이션으로 수행된다. In the method of inserting a dummy pattern in the semiconductor chip of the present invention, the processes of inserting or removing the dummy pattern are not performed in the actual semiconductor device manufacturing step, but are simulated by inserting or removing the dummy pattern through computer programming in the semiconductor device design step. Is performed.

먼저, 일정한 크기로 일정한 간격으로 배열된 더미 패턴들을 칩 전체에 삽입한다.(S1)First, dummy patterns arranged at regular intervals with a constant size are inserted into the entire chip (S1).

예를 들면, 상기 더미 패턴들은, 도 2에 도시된 바와 같이, 각각 2×2㎛의 크기를 가지고 더미 패턴 간의 간격은 2㎛로 이격되어 있거나, 또는 도 3에 도시된 바와 같이 각각 2×2㎛의 크기를 갖는 더미 패턴들이 지그재그로 2㎛ 간격을 두고 서로 엇갈려서 삽입되어 있는 더미 패턴들일 수도 있다.For example, the dummy patterns may each have a size of 2 × 2 μm, and the gaps between the dummy patterns may be 2 μm apart, or 2 × 2 as shown in FIG. 3. The dummy patterns having a size of μm may be dummy patterns inserted in a staggered manner at intervals of 2 μm.

물론, 본 명세서에서는 한변이 2㎛인 정사각형 더미 패턴들이 2㎛ 간격으로 이격된 것을 설명하고 있으나, 이는 설명을 위한 예시일 뿐, 더미 패턴의 크기나 더미 패턴 간의 간격 및 형상은 자유롭게 변형 실시가 가능하다는 자명하다.Of course, in the present specification, the square dummy patterns having one side of 2 μm are spaced apart by 2 μm intervals, but this is only an example for description, and the size and spacing and shape between the dummy patterns may be freely modified. It is self-evident.

그 다음, 상기와 같이 더미 패턴들을 칩 전체에 삽입한 후, 상기 칩 전체를 일정한 크기로 스캔 영역을 구분한다.(S2) 이 때, 스캔을 위한 영역 구분은 그 영역을 좁게 할수록 국부적 밀도 편차(Local Density Variation)를 줄일 수 있다. 그러나, 더미 패턴의 크기와 더미 패턴을 삽입하는 공정의 효율을 기하기 위해 5×5 ㎛ 내지 100×100㎛ 면적 범위로 구분하는 것이 적당하다.Then, as described above, the dummy patterns are inserted into the entire chip, and then the scan area is divided into a predetermined size. (S2) In this case, the narrower the area, the smaller the area is for local density deviation ( Local Density Variation can be reduced. However, in order to improve the size of the dummy pattern and the efficiency of the process of inserting the dummy pattern, it is appropriate to divide it into an area range of 5 × 5 μm to 100 × 100 μm.

상기 스캔을 위한 면적 범위가 5×5㎛ 보다 작으면 밀도의 설정이 어려워지고, 스캔 영역이 100×100㎛ 보다 크게 되면 넓은 범위의 스캔으로 인해 효율적인 패턴 밀도의 보정을 기대할 수 없게 된다.If the area range for the scan is smaller than 5 × 5 μm, the setting of the density becomes difficult, and if the scan area is larger than 100 × 100 μm, efficient pattern density correction cannot be expected due to a wide range of scans.

그 다음, 상기 구분된 스캔 영역들을 스캔하고(S3), 스캔된 영역들의 패턴 밀도를 산출한다.(S4) 이 때, 패턴 밀도를 산출하는 방법은 상기 스캔된 영역을 위에서 내려다 보았을 때 금속 배선 등의 패턴 및 더미 패턴이 차지하는 면적을 %로 표시하여 나타내는 것으로 한다. 예를 들면, 도 4와 같은 경우, 단위 스캔 영역(U)에서 더미 패턴(10)이 차지하는 면적은 9㎛2이고, 금속 배선 패턴(20)이 차지하는 면적은 7㎛2 이므로 상기 스캔 영역의 패턴 밀도는 16%가 된다. 도 4에서는 각각 2×2㎛의 크기를 갖는 더미 패턴들이 5㎛로 이격되어 삽입된 경우이고, 스캔 면적 범위는 10×10㎛인 경우이다.Then, the divided scan areas are scanned (S3), and the pattern density of the scanned areas is calculated (S4). At this time, the method for calculating the pattern density may include a metal wiring or the like when the top view of the scanned area is viewed from above. The area occupied by the pattern and the dummy pattern is expressed by%. For example, as shown in FIG. 4, the area occupied by the dummy pattern 10 in the unit scan area U is 9 μm 2, and the area of the metal wiring pattern 20 is 7 μm 2, and thus the pattern of the scan area is shown in FIG. 4 . The density is 16%. In FIG. 4, dummy patterns each having a size of 2 × 2 μm are inserted to be spaced apart by 5 μm, and a scan area range is 10 × 10 μm.

그 다음, 상기 스캔된 영역의 산출된 패턴 밀도 결과에 따라 밀도가 다른 더미 패턴을 삽입하거나 삽입된 더미 패턴을 제거한다. 이때, 다른 밀도의 더미 패턴을 삽입할 지 여부는 상기 스캔된 영역의 패턴 밀도값이 20% 미만 또는 60% 이상인지를 그 기준으로 한다.(S5, S6) 즉, 패턴 밀도값이 20% 미만이면 그 스캔 영역에는 밀도가 다른 더미 패턴을 추가로 삽입하고(S5a), 패턴 밀도값이 60% 이상이면 그 스캔 영역의 삽입된 더미 패턴을 제거한다.(S6a)Then, a dummy pattern having a different density is inserted or removed according to the calculated pattern density result of the scanned area. In this case, whether or not to insert a dummy pattern having a different density is based on whether the pattern density value of the scanned area is less than 20% or 60% or more. (S5, S6) That is, the pattern density value is less than 20%. In this case, a dummy pattern having a different density is additionally inserted into the scan area (S5a). If the pattern density value is 60% or more, the inserted dummy pattern of the scan area is removed (S6a).

이때, 상기 밀도가 다른 더미 패턴이라 함은 더미 패턴들만 있는 영역에서 그 패턴 밀도값이 1% 내지 60%가 되도록 미리 세팅된 더미 패턴 그룹 중의 어느 하나의 더미 패턴으로서, 이는 그 정밀도에 따라, 다수개의 더미 패턴 그룹을 미리 세팅할 수 있다. 참고로, 반도체 칩 전체에 최초로 삽입되는 더미 패턴도 상기 미리 세팅된 더미 패턴 그룹 중의 어느 하나의 더미 패턴이다.In this case, the dummy patterns having different densities are dummy patterns of any one of the dummy pattern groups which are preset so that the pattern density value is 1% to 60% in a region having only dummy patterns. Dummy pattern groups can be preset. For reference, the dummy pattern first inserted into the entire semiconductor chip is also a dummy pattern of any one of the preset dummy pattern groups.

예를 들면, 10% 단위로 더미 패턴 그룹들이 미리 세팅되어 있고, 일정 스캔 영역의 패턴 밀도값이 약 1%인 경우, 밀도값이 높은 더미 패턴을 상기 스캔 영역에 삽입한다. 그리고, 일정 영역의 패턴 밀도값이 약 19%인 경우, 밀도값이 낮은 더미 패턴을 삽입한다. 또한, 스캔된 영역의 패턴 밀도값이 60% 이상이면 그 영역의 더미 패턴은 모두 제거하고, 다시 그 영역의 패턴 밀도값을 산출한다. 즉, 금속 배선 등의 순수 패턴으로만 패턴 밀도값을 산출하여 그 값이 20% 이상이 되면 더미 패턴을 삽입할 필요가 없는 영역이다.For example, when the dummy pattern groups are preset in 10% units and the pattern density value of the predetermined scan area is about 1%, a dummy pattern having a high density value is inserted into the scan area. When the pattern density value of the predetermined region is about 19%, a dummy pattern having a low density value is inserted. If the pattern density value of the scanned area is 60% or more, all dummy patterns of the area are removed, and the pattern density value of the area is calculated again. That is, the pattern density value is calculated only with a pure pattern such as a metal wiring, and when the value is 20% or more, it is an area where the dummy pattern does not need to be inserted.

다시 말하면, 밀도값이 0% 초과 20% 미만인 영역에 삽입되는 더미 패턴은 패턴 밀도값이 낮을수록 높은 밀도값의 더미 패턴을 삽입하고, 패턴 밀도값이 높을수록 낮은 밀도값의 더미 패턴을 삽입한다.In other words, a dummy pattern inserted in an area having a density value greater than 0% and less than 20% inserts a dummy pattern having a higher density as the pattern density value is lower, and a dummy pattern having a lower density value as the pattern density value is higher. .

상기와 같이 하여 전체 칩의 모든 스캔 영역의 패턴 밀도값이 20%이상 60% 미만이 되도록 한 다음, 모든 영역을 스캔하고(S7), 일정 영역과 그 인접 영역 간의 패턴 밀도값의 차가 30%미만인 지를 판단한다.(S8)As described above, the pattern density values of all scan regions of the entire chip are 20% or more and less than 60%, and then all regions are scanned (S7), and the difference of the pattern density values between the predetermined region and the adjacent region is less than 30% (S8)

모든 영역의 패턴 밀도값의 차가 30%미만인 경우, 해당 반도체 칩은 정상으로 판별된다. 그러나, 30% 이상인 영역이 있는 경우에는 30% 이상으로 판별된 영역의 더미 패턴을 제거하고,(S8a) 밀도값의 차가 30%이 되도록 하는 다른 더미 패턴 을 삽입한다.(S8b)When the difference in the pattern density values of all the regions is less than 30%, the semiconductor chip is determined to be normal. However, if there is an area of 30% or more, the dummy pattern of the area determined to be 30% or more is removed (S8a), and another dummy pattern is inserted so that the difference in density value is 30% (S8b).

예를 들면, 도 5에 스캔 영역의 패턴 밀도값이 표시되어 있는데, 도 5에서 A영역과 B영역을 보면 밀도값의 차가 34%이므로, 상기 A영역과 B영역에 있는 더미 패턴을 제거한 다음, 상기 A영역과 B영역의 패턴 밀도값이 20%이상 60%미만이 되고, 또한 밀도값의 차가 30%이 되도록 하는 다른 더미 패턴을 삽입한다.For example, a pattern density value of the scan area is shown in FIG. 5. In the area A and B in FIG. 5, the difference in the density values is 34%. Thus, the dummy patterns in the area A and B are removed. Another dummy pattern is inserted such that the pattern density values of the A and B regions are 20% or more and less than 60% and the difference in density values is 30%.

그 다음, 다시 모든 영역을 스캔하여 일정 영역과 그 인접 영역 간의 패턴 밀도값의 차가 30%이상인 지를 판단한다. 이러한 과정은 모든 영역에서의 패턴 밀도값의 차가 30%미만이 될 때까지 반복한다.Then, all the regions are scanned again to determine whether the difference in the pattern density value between the predetermined region and its adjacent region is 30% or more. This process is repeated until the difference in the pattern density values in all regions is less than 30%.

이상과 같이 본 발명에 따른 반도체 칩에 더미 패턴을 삽입하는 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.As described above with reference to the drawings illustrating a method for inserting a dummy pattern in a semiconductor chip according to the present invention, the present invention is not limited by the embodiments and drawings disclosed herein, the technical spirit of the present invention Of course, various modifications may be made by those skilled in the art within the scope.

상기한 바와 같은 구성으로 이루어진 본 발명에 따른 반도체 칩에 더미 패턴을 삽입하는 방법에 의하면,According to the method of inserting a dummy pattern in the semiconductor chip according to the present invention having the configuration as described above,

더미 패턴 삽입 방법을 최적화하여 국부적 밀도 편차를 최소한으로 감소시킴으로써, 화학 기계적 연마 공정에서 웨이퍼의 균일성을 향상시켜서 반도체 소자의 전기적 특성을 개선하고 제조 비용을 절감할 수 있는 효과가 있다.By minimizing the local density variation by optimizing the dummy pattern insertion method, it is possible to improve the uniformity of the wafer in the chemical mechanical polishing process to improve the electrical characteristics of the semiconductor device and reduce the manufacturing cost.

Claims (7)

더미 패턴들을 반도체 칩 전체에 삽입하는 단계;Inserting dummy patterns into the entire semiconductor chip; 상기 반도체 칩 전체 영역을 일정한 크기로 스캔 영역을 구분하는 단계;Dividing the scan area into a predetermined size over the entire semiconductor chip; 상기 구분된 스캔 영역들을 스캔하는 단계;Scanning the divided scan areas; 상기 스캔된 영역들의 패턴 밀도값을 산출하는 단계;Calculating a pattern density value of the scanned regions; 상기 산출된 패턴 밀도값에 따라 밀도가 다른 더미 패턴을 삽입하는 단계를 포함하는 반도체 칩에 더미 패턴을 삽입하는 방법.And inserting a dummy pattern having a different density according to the calculated pattern density value. 제 1 항에 있어서,The method of claim 1, 상기 웨이퍼의 일정 영역을 스캔하는 단계는 상기 웨이퍼를 5×5㎛ 내지 100×100㎛ 면적 범위에서 스캔하는 반도체 칩에 더미 패턴을 삽입하는 방법.The scanning of the predetermined region of the wafer may include inserting a dummy pattern into a semiconductor chip that scans the wafer in an area of 5 × 5 μm to 100 × 100 μm. 제 1 항에 있어서,The method of claim 1, 상기 산출된 패턴 밀도값에 따라 밀도가 다른 더미 패턴을 삽입하는 단계는 스캔된 영역의 패턴 밀도값이 20%미만일 때 밀도가 다른 더미 패턴을 추가 삽입하는 반도체 칩에 더미 패턴을 삽입하는 방법.Inserting a dummy pattern having a different density according to the calculated pattern density value is a method of inserting a dummy pattern in a semiconductor chip to insert a dummy pattern having a different density when the pattern density value of the scanned area is less than 20%. 제 3 항에 있어서,The method of claim 3, wherein 상기 밀도가 다른 더미 패턴은 삽입되는 더미 패턴은 패턴 밀도값이 낮을수록 높은 밀도값의 더미 패턴을 삽입하고, 패턴 밀도값이 높을수록 낮은 밀도값의 더미 패턴을 삽입하는 반도체 칩에 더미 패턴을 삽입하는 방법.The dummy pattern into which the dummy patterns having different densities are inserted inserts a dummy pattern having a higher density as the pattern density value is lower, and inserts a dummy pattern into the semiconductor chip where the dummy pattern is inserted as the pattern density value is higher. How to. 제 1 항에 있어서,The method of claim 1, 상기 산출된 패턴 밀도값에 따라 밀도가 다른 더미 패턴을 삽입하는 단계는 스캔된 영역의 패턴 밀도값이 60%이상이면 상기 스캔된 영역의 더미 패턴을 모두 제거한 후 상기 스캔된 영역의 패턴 밀도값을 다시 산출하여 상기 영역의 패턴 밀도값이 20%미만일 때 밀도가 다른 더미 패턴을 삽입하는 반도체 칩에 더미 패턴을 삽입하는 방법.Inserting a dummy pattern having a different density according to the calculated pattern density value, if the pattern density value of the scanned area is 60% or more, removes all the dummy patterns of the scanned area and then adjusts the pattern density value of the scanned area. A method of inserting a dummy pattern in a semiconductor chip which calculates again and inserts a dummy pattern having a different density when the pattern density value of the region is less than 20%. 제 1 항에 있어서,The method of claim 1, 상기 반도체 칩 전체 스캔 영역의 패턴 밀도값이 20%이상 60%미만인 경우, 인접 영역 간의 밀도값의 차가 30%미만인 지를 판단하는 단계를 더 포함하는 반도체 칩에 더미 패턴을 삽입하는 방법.And determining whether a difference in density values between adjacent regions is less than 30% when the pattern density value of the entire scan area of the semiconductor chip is 20% or more and less than 60%. 제 6 항에 있어서,The method of claim 6, 상기 인접 영역 간의 밀도값의 차가 30%이상인 경우, 상기 인접 영역의 더미 패턴을 모두 제거한 후, 상기 인접 영역 간의 밀도값의 차가 30%미만이 되도록 하는 더미 패턴을 삽입하는 단계를 더 포함하는 반도체 칩에 더미 패턴을 삽입하는 방법.If the difference in density values between the adjacent areas is 30% or more, further removing the dummy patterns of the adjacent areas, and inserting a dummy pattern such that the difference in density values between the adjacent areas is less than 30%. How to insert a dummy pattern in a.
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