KR20080035761A - 모스 트랜지스터의 게이트 절연막 형성 방법 - Google Patents

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Abstract

모스 트랜지스터의 게이트 절연막 형성 방법이 개시된다. 본 방법은, 반도체 기판 위에 산화막을 형성하는 단계와, 상기 산화막 내부에 플라즈마 상태의 질소 이온을 주입하는 단계와, 상기 질소 이온이 주입된 상기 산화막을 열처리하여 상기 산화막의 표면 손상을 제거하는 단계를 포함한다. 여기서, 상기 질소 이온 주입 단계는, DPN(Decoupled Plasma Nitridation) 방식으로 수행되는 것이 바람직하다. 또한, 상기 질소 이온 주입 단계는, 200~800W의 RF 전력, 20~100%의 듀티 사이클(Duty Cycle), 10~30mtorr의 압력 및 30~80초의 공정 시간을 조건으로 하여 수행되는 것이 더욱 바람직하다.
모스 트랜지스터, 게이트 산화막

Description

모스 트랜지스터의 게이트 절연막 형성 방법{METHOD FOR FORMING GATE INSULATING LAYER IN MOS TRANSISTOR}
도 1은 게이트 산화막의 두께에 따른 질소 농도 분석 결과를 나타낸 그래프이다.
도 2는 본 발명에 따른 게이트 절연막 형성 공정을 순서대로 나타낸 공정 흐름도이다.
도 3은 웨이퍼 내에 주입된 질소의 농도 분포도이다.
도 4a 내지 도 4c는 질소 농도에 따른 게이트 산화막의 두께 및 균일도의 변화를 나타낸 그래프들이다.
도 5a 내지 도 5d는 RF 전력에 따른 질소 농도 및 게이트 산화막의 두께 변화를 나타낸 그래프들이다.
도 6a 및 도 6b는 공정 압력에 따른 질소 농도 및 게이트 산화막의 두께 변화를 나타낸 그래프들이다.
도 7a 및 도 7b는 공정 시간에 따른 질소 농도 및 게이트 산화막의 두께 변화를 나타낸 그래프들이다.
도 8a 내지 도 8f는 미소 구간의 공정 파라미터 변화에 따른 질소 농도 및 게이트 산화막의 두께 변화를 나타낸 그래프들이다.
도 9a 및 도 9b는 웨이퍼가 대기중에 노출된 경우 유기 성분에 의한 영향을 나타낸 그래프들이다.
도 10은 RF 전력에 따른 게이트 산화막의 두께 변화를 나타낸 그래프이다.
도 11은 RF 전력에 따른 게이트 산화막의 두께 변화를 나타낸 그래프이다.
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 보다 자세하게는, MOS(Metal Oxide Semiconductor) 트랜지스터의 게이트 절연막 형성 방법에 관한 것이다.
최근, 반도체 소자 특히 MOS 트랜지스터의 채널(Channel) 크기가 90nm 이하로 작아짐에 따라, 게이트 산화막의 누설 전류의 증대와, P 채널 MOS 트랜지스터의 붕소 침투와 같은 문제점이 발생되고 있다. 이러한 문제를 해결하는 방안으로, 현재 다량의 질소를 함유한 게이트 산화막의 적용이 시도되고 있다. 그러나 고온의 분위기에서 NO 또는 N2O 가스를 열분해하여 질소산화막을 형성하는 전통적인 방식은 게이트 산화막내에 질소를 다량으로 함유시키는데 한계가 있으며, 질소가 게이트 산화막 내에서 채널 계면에 밀집되는 단점이 있다. 다른 방법으로는, 플라즈마를 이용하여 질소를 주입하는 방식을 고려할 수 있는데, 플라즈마를 이용하여 질소를 주입할 경우, 게이트 산화막 내의 질소 분포를 표면에 가까이 밀집시킴으로써 붕소 의 침투를 효과적으로 차단할 수 있고, 다량의 질소 함유로 인한 고유전율 게이트 산화막 구현이 가능하다.
게이트 플라즈마 기술로는 RPN(romte plasma nitridation) 방식과 DPN(decoupled plasma nitridation) 방식이 있으며, 일반적으로 2nm 이하의 매우 얇은 산화막 내에 고밀도의 질소를 균일하게 분포시키기 위하여 DPN 방식을 많이 사용하고 있다. DPN을 통해 주입된 질소 농도는, RF 전력, RF 듀티 사이클(duty cycle), 공정 압력, 공정 시간에 따라 크게 달라지고, 게이트 산화막의 EOT(electrical oxide thickness)를 결정하는데 절대적인 요소가 되므로 그 관리가 매우 중요하다.
본 발명은 상술한 종래 기술의 문제점을 해결하고자 한 것으로서, MOS 트랜지스터의 게이트 산화막 내에 고밀도의 질소를 균일하게 주입하여 질소산화막을 형성하는 방법을 제공하는 것을 목적으로 한다. 아울러, 본 발명은 DPN 방식에 의해 게이트 산화막에 질소를 주입시킬 때 적절한 공정 조건을 제공하는 것을 다른 목적으로 한다.
본 발명에 따른 모스 트랜지스터의 게이트 절연막 형성 방법은, 반도체 기판 위에 산화막을 형성하는 단계와, 상기 산화막 내부에 플라즈마 상태의 질소 이온을 주입하는 단계와, 상기 질소 이온이 주입된 상기 산화막을 열처리하여 상기 산화막의 표면 손상을 제거하는 단계를 포함한다. 여기서, 상기 질소 이온 주입 단계는, DPN(Decoupled Plasma Nitridation) 방식으로 수행되는 것이 바람직하다. 또한, 상기 질소 이온 주입 단계는, 200~800W의 RF 전력, 20~100%의 듀티 사이클(Duty Cycle), 10~30mtorr의 압력 및 30~100초의 공정 시간을 조건으로 하여 수행되는 것이 더욱 바람직하다.
본 발명에서는 플라즈마 질소 이온을 주입하기 위해 필요한 순수 게이트 산화막은 WVG(Water Vapor Generator) 방식으로 성장시킨 습식 산화막과 RTO(Rapid Thermal Oxidation) 공정으로 형성한 건식 산화막을 사용하였다. WVG 방식은 기존의 불꽃 반응으로 H2O를 형성시키는 토치(torch) 방식과는 달리 촉매 반응을 이용해서 H2O를 형성하므로 동일 온도에서 H2O의 생성량을 조절할 수 있어서 2.0nm 이하의 얇은 게이트 산화막을 형성 할 수 있다. 또한, 순수 게이트 산화막은 주로 18.3Å 두께의 WVG 습식 산화막를 사용하였으며, 16Å 및 18.3Å 두께의 건식 산화막을 동일한 DPN조건에서 함께 진행하여 게이트 산화막 형성 공정에 따른 질소농도 분포 특성을 비교하였다(도 1 참조). 도 1에서, 16(RTO) 및 18.3(RTO)는 각각 16Å 및 18.3Å 두께의 건식 산화막을 나타내며, 18.3(F)는 18.3Å 두께의 습식 산화막을 나타낸다.
WVG 습식 산화막은 공정 온도 750℃, N2=4.5sLm, H2/O2=0.5/0.5sLm, 공정 압력=100torr, 공정 시간=5(분)의 공정 조건으로 18.3Å의 동일한 두께의 시료를 준비하였고, 건식 산화막은 RTO(Rapid Thermal Oxidation) 공정으로 N2=10sLm, 압력=100torr, 공정 시간=30(초)의 공정 조건에서 온도 912℃, 855℃로 진행하여 18.3 Å, 16Å의 시료를 준비하였다.
플라즈마 질소 이온 주입(Plasma Nitridation)은 DPN(decoupled plasma nitridation) 공정으로 진행하였고, N(질소) 농도의 변화는 DPN 공정의 RF 전력, 듀티 사이클(Duty cycle), 공정 압력(Pressure), 공정 시간(time)의 조건으로 구분하여 진행하였다.
아래의 표 1은 본 발명에 적용된 조건들을 정리한 내용으로 진행 조건은 산화막 두께(THK)를 16Å 또는 18.3Å, RF 전력(P(W))을 200~800W, 듀티 사이클(Duty %)을 20~100%, 압력(P(mtorr))을 10~30mtorr, 공정 진행 시간(time)을 30~100초로 진행하였다. 여기서, 듀티 사이틀(Duty cycle)은 전체 인가되는 RF 전력 중에서 한주기 내에 최대값을 유지하는 구산의 비율을 의미한다. 예컨대, 전력의 일부만을 노출시키면, 플라즈마가 게이트 산화막에 미치는 손상을 최소화할 수 있다.
Figure 112006075779667-PAT00001
도 2는 DPN 장비(10)를 이용한 공정의 진행 순서를 개략적으로 나타낸 공정 흐름도이며, 그 진행 경로는 다음과 같다. 먼저 웨이퍼가 쳄버(6) 내로 반입되면 800V의 전압으로 웨이퍼를 척(Chuck; 2)에 로딩하고, N2 가스를 사용하여 플라즈마 질소 이온 주입 공정을 진행한다. 플라즈마 질소 이온 주입(Plasma nitridation) 공정은 질소 분위기에서 12.56MHz RF-전력을 사용하여 플라즈마 상태의 질소 이온를 웨이퍼 표면에 주입시킨다. 또한, 후속 공정으로서, PNA(post nitridation annealing) 공정을 진행하여, DPN 공정 중에 발생한 게이트 산화막 표면의 손상을 치유하고 주입된 질소 이온이 대기 중으로 빠져나가서 생기는 질소 농도 감소를 방지 한다. DPN 쳄버(6)는 돔 형상의 구형 인덕션 코일(induction coil; 4)로 구성되어있어서 플라즈마 밀도 및 효율을 극대화 할 수 있다.
DPN 공정은 표 1과 같은 조건으로 분리하여 각각의 샘플로 구분하였고, PNA 공정 조건은 온도 1000℃, O2=400sccm, N2=4.5Slm, 압력=5torr, 공정 시간=15초로 진행하였다. 준비된 시료들은 모두 XPS(X-ray photoelectron spectroscopy) 장비로 질소 농도 분석을 하였으며, 두께 및 균일도는 루돌프(Rudolph) 사(社)의 S200 디퓨젼(Diffusion) 장비를 사용하여 측정하였다.
도 3은 DPN 장비로 질소를 주입한 웨이퍼를 XPS로 농도 분석한 결과이다. 측정 방법은 웨이퍼의 Y측을 기준으로 바닥면에서 상면 방향으로 10 포인트를 측정하였고, 전체적으로 가장자리 방향으로 질소의 농도가 적게 측정되었으며, 중앙부 중심으로 질소의 농도가 높고 균일함을 알 수 있다. 특히, 상면 방향으로 질소의 농도가 매우 낮게 분포하는 경향을 보였으며, 이는 펌핑 포트의 배치에 따른 영향으로 추정된다.
도 4a는 질소 농도에 따른 농도 균일도(Uniformity)의 변화를 나타낸 그래프이고, 도 4b 및 도 4c는 각각 게이트 산화막의 두께(Tox) 및 두께 균일도(Tox Uniformity) 변화에 관한 그래프들이다. 표 1의 모든 샘플에 대한 측정치를 취합하여 정리한 결과, 질소의 농도가 높을수록 웨이퍼 내의 질소 분포가 균일해 짐을 알 수 있다. 그리고, 광학 측정법로 두께 측정한 결과, 질소의 농도가 증가함에 따라 게이트 산화막의 측정 두께가 증가하고 게이트 산화막의 내의 균일도도 향상되는 경향을 나타내었다.
도 5a 내지 도 5d는 DPN 공정의 플라즈마 밀도 증가에 따른 질소 농도 변화 및 두께 변화에 관한 그래프이다. 플라즈마 질소의 농도는 RF 전력, 듀티 사이틀의 변화에 따라 실험을 진행하였으며, 실험 조건은 RF 전력을 200~800W로 하고, 듀티 사이클을 20~100%로 하였다. 플라즈마 질소 주입 진행시 듀티 사이클을 사용하는 목적은, 게이트 산화막에 미치는 플라즈마 손상을 최소화하고 질소를 산화막 표면에 얕은 정션(junction)을 형성하기 위해서이다. 도 5a 내지 도 5d를 통해서 알 수 있듯이, 플라즈마 밀도가 증가 할수록 게이트 산화막 내의 질소 함유량은 증가한다. 또한, 질소 농도가 증가할수록 광학 측정법으로 측정되어진 게이트 산화막의 두께가 함께 증가하고 게이트 산화막의 균일도는 낮아지는 경향을 보였다.
도 6a 및 도 6b는 공정 압력이 질소 농도와 게이트 산화막 두께(Tox) 변화에 미치는 영향성을 나타낸 그래프이다. 실험 조건은 10m ~ 30mtorr의 압력에서 진행하였다. 도 6a 및 도 6b를 통해서, RF 전력과 듀티 사이클에 따른 질소 농도 변화의 경향과는 달리 압력이 높아지면 질소의 농도가 낮아지는 것을 확인하였다. 이는 공정 압력이 높아지면 플라즈마로 형성된 이온들간 재결합(Recombination) 현상이 발생하여 플라즈마 밀도가 낮아지기 때문이다. 반면에, 질소 농도 변화에 따른 게이트 산화막의 두께 및 균일도 변화는 앞에서의 예와 동일한 경향을 나타내었다.
도 7a 및 도 7b는 공정 시간에 따른 질소 농도와 게이트 산화막 두께 변화에 미치는 영향성에 관한 그래프이다. 이를 통해 알 수 있듯이, 동일한 플라즈마 밀도에서 공정 시간의 증가에 따라 주입되는 질소량이 비례적으로 늘어나는 경향을 보였고, 게이트 산화막의 두께 또한 함께 늘어나는 경향을 나타내었다. 반면에, 게이트 산화막의 두께 균일도는 지금까지의 경향과는 달리 질소량과 비례적으로 증가하여 동일한 플라즈마 밀도하에서 장시간 노출될 경우 두께 균일도 특성이 악화되는 것을 알 수 있다.
도 8a 내지 도 8f는 플라즈마 질소 주입 공정의 각종 공정 파라미터를 기준조건(400W, 20% 듀티 사이클, 10mtorr, 75초)을 중심으로 5~10% 정도 미세하게 변화시켰을 때, 질소의 농도 변화와 게이트 산화막 두께 변화에 관한 그래프이다. 여기서, 미세 구간에서의 각종 공정 파라미터 변화에 따른 질소 농도 변화가 일정한 연관성이 있는 경향을 나타내는 반면에, 게이트 산화막 두께와 균일도는 질소량와 공정 파라미터 변화에 따른 일정한 경향성을 보이지 않는다. 위와 같은 차이가 발생하는 원인으로는, 첫째 웨이퍼 내의 질소 농도의 산포가 커서 미세 구간에서 그 차이가 잘 구분 되지 않고, 둘째 DPN 공정 진행 후 광학적 두께 측정 장비로의 이동 및 측정 시간차에 따른 지연 시간으로 인해 대기 중의 유기 성분이 산화막 표면에 흡착하여 측정 두께와 균일도의 정확도를 떨어뜨리기 때문이다.
도 9a 및 도 9b는 게이트 산화막에 질소를 주입한 웨이퍼를 대기 중에 노출시킨 상태에서 일정한 시간 간격으로 두께를 측정한 결과이다. 시간이 흐를수록 산화막의 측정 두께와 균일도가 증가하는 것을 확인할 수 있으며, 특히 대기중에 노출된 초기 5분 이내에 산화막의 두께가 급격히 증가하는 것을 확인 할 수 있다.
도 10은 DPN 공정 중에 서로 다른 RF 전력하에서 진행된 2개의 시료의 지연시간에 따른 두께의 변화를 나타낸 그래프다. 대기중에 노출된 시간에 따른 유기 성장 속도가 산화막에 주입된 질소의 농도차에 관련 없이 균일하여 두 시료간의 전체적인 두께차가 일정함을 알 수 있다.
도 11은 RF 전력에 따른 두 시료간의 두께 측정 결과를 비교한 그래프로서, 동일한 조건에서 일정한 두께 차이를 나타내는 것으로 보아 광학적 두께 측정에 의한 결과가 질소량의 크기를 대변해 줄 수 있음을 알 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
이상에서와 같이, 플라즈마 질소 주입 공정시 RF 전력, 듀티 사이클, 공정 시간 증가에 따라 게이트 산화막 내의 질소의 농도가 비례적으로 증가하고, 공정 압력 증가에 대해서는 반비례적으로 질소 농도가 줄어든다. 또한, 질소 농도의 증가에 따라 게이트 산화막의 광학적 측정 두께는 증가하고 두께는 균일해지며, 공정 시간이 증가하는 경우에 대해서만 예외적으로 균일도가 저하된다. 질소 농도 증가에 따른 광학적 측정 두께의 증가 경향성은 넓은 영역에서는 그 영향이 뚜렷이 보이나, 국분적인 미소 지역에서는 나타나지 않는다. 특히, 플라즈마 질소 주입을 통하여 다량의 질소를 주입한 게이트 산화막이 대기에 노출될 경우, 유기 성분이 표면에 흡착되는 현상이 발생하고, 초기의 흡착 속도가 매우 빨라 산화막의 두께의 측정 오차에 큰 영향을 미친다. 질소 농도 변화에 가장 큰 영향력이 있는 RF 전력의 크기에 따른 두께 측정을 한 결과, 동일한 대기 노출 시간에 대해서 유기 성분의 영향에 의한 일정한 두께 변화 경향을 보였다. 또한, 동일한 조건에서 여러번의 모니터링(Monitoring) 두께 측정을 한 결과, 균일한 두께차를 나타내어 광학적 방법에 의한 두께 측정 방법이 질소의 농도를 분석할 수 있는 방법임을 알 수 있다.

Claims (4)

  1. 모스 트랜지스터의 게이트 절연막 형성 방법으로서,
    반도체 기판 위에 산화막을 형성하는 단계와,
    상기 산화막 내부에 플라즈마 상태의 질소 이온을 주입하는 단계와,
    상기 질소 이온이 주입된 상기 산화막을 열처리하여 상기 산화막의 표면 손상을 제거하는 단계를 포함하는 것을 특징으로 하는 게이트 절연막 형성 방법.
  2. 제1항에서,
    상기 질소 이온 주입 단계는, DPN(Decoupled Plasma Nitridation) 방식으로 수행되는 것을 특징으로 하는 게이트 절연막 형성 방법.
  3. 제1항에서,
    상기 질소 이온 주입 단계는, 200~800W의 RF 전력, 20~100%의 듀티 사이클(Duty Cycle), 10~30mtorr의 압력 및 30~80초의 공정 시간을 조건으로 하여 수행되는 것을 특징으로 하는 게이트 절연막 형성 방법.
  4. 제1항에서,
    상기 질소 이온 주입 단계는, 200~400W의 RF 전력, 20%의 듀티 사이클(Duty Cycle), 10~30mtorr의 압력 및 40~100초의 공정 시간을 조건으로 하여 수행되는 것을 특징으로 하는 게이트 절연막 형성 방법.
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EP2513966B1 (en) 2009-12-18 2020-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8394688B2 (en) * 2011-06-27 2013-03-12 United Microelectronics Corp. Process for forming repair layer and MOS transistor having repair layer
US8492177B2 (en) * 2011-11-30 2013-07-23 Applied Materials, Inc. Methods for quantitative measurement of a plasma immersion process

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JP4190940B2 (ja) * 2003-05-13 2008-12-03 エルピーダメモリ株式会社 半導体装置の製造方法
US7265065B2 (en) * 2005-04-29 2007-09-04 United Microelectronics Corp. Method for fabricating dielectric layer doped with nitrogen

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