KR20080034227A

KR20080034227A - 이에스디 및 이오에스 보호 회로

Info

Publication number: KR20080034227A
Application number: KR1020060100127A
Authority: KR
Inventors: 김영철; 하태훈
Original assignee: 삼성전자주식회사
Priority date: 2006-10-16
Filing date: 2006-10-16
Publication date: 2008-04-21

Abstract

ESD와 EOS 모두로부터 내부코어를 보호하는 정전기 방전 회로가 개시된다. 정전기 방전 회로 제1 검출회로, 제2 검출회로, 온-타임 조절회로, 클램핑 회로를 포함한다. 제1 검출회로는 ESD 이벤트 발생을 검출하여 제1 검출신호를 출력하고, 제2 검출회로는 ESD 이벤트 발생을 검출하거나 EOS 이벤트 발생을 검출하여 제2 검출신호를 출력한다. 온-타임 조절회로는 제1 검출신호 또는 제2 검출신호에 응답하여 클램프 신호를 활성화 하고, ESD 이벤트 발생 또는 EOS 이벤트 발생에 의한 전하가 방전될 때까지 클램핑 신호를 래치하여 활성화를 유지한다. 클램핑 회로는 상기 ESD 이벤트 발생 또는 상기 EOS 이벤트 발생에 의한 전하를 방전시킨다.

Description

이에스디 및 이오에스 보호 회로 {ESD and EOS Protection Circuit}

도 1은 종래의 GGNMOS와 GCNMOS를 나타낸 회로도이다.

도 2는 본 발명의 일 실시예에 의한 정전기 방전 보호회로의 구조를 나타낸 개념도이다.

도 3은 도 2의 ESD 검출회로의 여러 실시예를 나타낸 회로도이다.

도 4는 도 2의 EOS 검출회로의 여러 실시예를 나타낸 회로도이다.

도 5는 온-타임 회로를 나타낸 개념도이다.

도 6은 모스 트랜지스터를 이용한 온-타임 조절회로의 회로도이다.

도 7은 클램핑 회로의 회로도이다.

도 8은 모스 트랜지스터를 이용한 정전기 방전 보호회로의 회로도이다.

본 발명은 정전기 방전 보호회로에 관한 것으로, 보다 상세하게는 ESD(Electrostatic Discharge)와 EOS(Electrical Over-Stress) 모두로부터 효과적으로 내부 코어를 보호하는 정전기 방전 회로에 관한 것이다.

ESD는 다른 전위를 갖는 두 개의 물체간에 유한한 양의 전하가 급속하게 이동하는 방전현상으로 수백 피코 초(ps)에서 수 마이크로 초(μs) 동안 이루어지는 방전현상이며, EOS는 전원을 사용하는 설비의 누설전류, 전압으로 인한 비정상적인 과도전류 전압과 같은 전기적 충격으로 보통 수 나노 초(ns)에서 수 밀리 초(ms)동안 이루어진다. 이와 같이, ESD와 EOS는 전기적 펄스의 지속시간(Electrical Transient Pulse Width)에서 차이가 있다.

ESD와 EOS가 CMOS 공정의 제품에서 발생할 경우 게이트 산화막과 같은 얇은 절연층의 파괴를 유발할 수 있기 때문에 이를 보호할 수 있는 회로가 필요하다. 또한 반도체 기술이 발전함과 함께 집적회로의 집적도가 크게 증가하고 소비전력이 줄어드는 경향이 있어 ESD에 쉽게 노출될 수 있다. 모스 트랜지스터의 게이트 산화막의 두께가 3~4nm의 경우 3~4V의 전압으로도 절연층이 파괴될 수 있어 ESD와 EOS로부터 내부 코어를 보호할 수 있는 보호회로의 필요성은 더욱 증가되고 있다.

이러한 필요성에 의해, 여러 가지 보호 기술들이 ESD로부터 회로를 보호하기 위해 개발되어 왔다.

도 1은 종래의 많이 사용되어 오던 게이트 접지 엔모스 트랜지스터(Gate-Grounded NMOS, 이하 GGNMOS)(100A)와 게이트 연결 엔모스 트랜지스터(Gate-Coupled NMOS, 이하 GCNMOS)(100B)를 나타낸 회로도이다.

게이트와 소스 및 바디가 모두 접지에 연결된 구조의 GGNMOS(100A)는 스냅 백(Snap Back) 현상을 이용한 것으로 펄스 지속시간이 비교적 긴 EOS에 대해서는 매우 강한 특성을 보여왔으나, 트랜지스터를 통해 방전이 이루어지는 트리거 전압(Triggering Voltage)이 될 때까지 내부 코어로 유입되는 정전기로부터 내부 코어를 보호하는 데 취약하다.

이를 보완하여 최근에 많이 사용되고 있는 GCNMOS(100B)는 실리사이드 블록킹 층(Silicide Blocking Layer, 이하 SBL)를 제거한 구조를 많이 사용하고 있다. 하지만 이러한 구조는 ESD와 같이 펄스 지속 시간이 비교적 짧은 충격에 대해서는 우수한 특성을 가지나 EOS와 같이 펄스 지속 시간이 상대적으로 짧은 충격은 대해서는 비효과적이다.

본 발명은 상술한 종래 정전기 보호 회로의 비효율성을 개선하기 위해 제안된 것으로서, ESD 이벤트와 EOS 이벤트 발생시 내부 코어를 효과적으로 보호하는 보호회로를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 정전기 방전 보 호회로는 제1 검출회로, 제2 검출회로, 온-타임 조절회로, 클램핑 회로를 포함한다. 상기 제1 검출회로는 제1 전원라인과 제2 전원라인 사이에 연결되며, ESD 이벤트 발생을 검출하여 제1 검출신호를 출력한다. 상기 제2 검출회로는 상기 제1 전원라인과 상기 제2 전원라인 사이에 연결되며, 상기 ESD 이벤트 발생을 검출하거나 EOS 이벤트 발생을 검출하여 제2 검출신호를 출력한다. 상기 온-타임 조절회로는 상기 제1 검출신호 또는 상기 제2 검출신호에 응답하여 클램프 신호를 활성화 하고, 상기 ESD 이벤트 발생 또는 상기 EOS 이벤트 발생에 의한 전하가 방전될 때까지 상기 클램핑 신호를 래치하여 활성화를 유지한다.상기 클램핑 회로는 상기 제1 전원라인과 상기 제2 전원라인 사이에 연결되며, 상기 클램핑 신호를 입력 받고, 상기 ESD 이벤트 발생 또는 상기 EOS 이벤트 발생에 의한 전하를 방전시킨다.

상기 제1 검출회로는 커패시터 및 저항을 이용하여, 상기 ESD 이벤트에 의한 전압의 고주파 성분을 통과시켜 상기 제1 검출신호로서 출력하는 고역 통과 필터를 포함할 수 있으며, 상기 고역 통과 필터의 커패시터는 모스 커패시터를 포함할 수 있다.

상기 제2 검출회로는 네거티브 EOS 이벤트가 발생하거나 네거티브 ESD 이벤트가 발생할 경우, 상기 네거티브 EOS 이벤트 또는 상기 네거티브 ESD 이벤트의 의해 발생된 전하를 방전시킬 수 있다

또한, 상기 제2 검출회로는 상기 제1 전원라인과 드레인이 연결되고, 게이트, 소스 및 바디가 노드와 연결된 엔모스 트랜지스터, 및 상기 노드와 상기 제2 전원라인 사이에 연결된 저항을 포함될 수 있으며 상기 엔모스 트랜지스터 대신 실 리콘 제어 정류기를 이용할 수도 있다. 상기 노드를 통하여 제2 검출신호를 출력할 수 있다.

상기 온-타임 조절 회로는 상기 제1 검출신호와 상기 제2 검출신호 중 어느 하나가 활성화 될 경우 클램핑 신호를 활성화시킬 수 있으며, 상기 제1 검출신호를 반전시키는 제1 인버터와, 상기 제1 인버터의 출력신호를 반전시켜 상기 클램핑 신호로 출력하는 제2 인버터, 및 상기 클램프 신호 또는 상기 제2 검출신호를 반전시켜 다시 상기 제2 인버터의 입력신호로 출력하는 제3 인버터를 포함할 수 있다.

상기 클램핑 회로는 상기 제1 전원라인과 드레인이 연결되고, 상기 제2 전원라인과 소스와 바디가 연결되며, 게이트를 통해 상기 제2 검출신호를 입력받는 엔모스 트랜지스터를 포함할 수 있다.

본 발명의 일 실시예에 의한 정전기 방전 보호회로는 제1 전원라인과 제1 노드 사이에 연결된 커패시터와, 상기 제1 노드와 제2 전원라인 사이에 연결된 제1 저항과, 드레인이 상기 제1 전원라인과 연결되고, 게이트, 소스 및 바디가 제2 노드와 연결된 제1 엔모스 트랜지스터와, 상기 제2 노드와 상기 제2 전원라인 사이에 연결된 제2 저항과, 상기 제1 노드와 상기 제2 노드 사이에 연결된 온-타임 조절부와, 드레인이 상기 제1 전원라인과 연결되고, 소스와 바디가 제2 전원라인과 연결되며, 게이트가 상기 제2 노드와 연결된 제2 엔모스 트랜지스터를 포함한다.

여기서, 상기 온-타임 조절부는 소스와 바디가 상기 제1 전원라인과 연결되고, 게이트가 상기 제1 노드와 연결되며, 드레인이 제3 노드와 연결된 제1 피모스 트랜지스터와, 소스와 바디가 상기 제2 전원라인과 연결되고, 게이트가 상기 제1 노드와 연결되며, 드레인이 상기 제3 노드와 연결된 제3 엔모스 트랜지스터와, 소스와 바디가 상기 제1 전원라인과 연결되고, 게이트가 상기 제3 노드와 연결되며, 드레인이 상기 제2 노드와 연결된 제2 피모스 트랜지스터와, 소스와 바디가 상기 제2 전원라인과 연결되고, 게이트가 상기 제3 노드와 연결되며, 드레인이 상기 제2 노드와 연결된 제4 엔모스 트랜지스터와, 소스와 바디가 상기 제1 전원라인과 연결되고, 게이트가 상기 제2 노드와 연결되며, 드레인이 상기 제3 노드와 연결된 제3 피모스 트랜지스터와, 소스와 바디가 상기 제2 전원라인과 연결되고, 게이트가 상기 제2 노드와 연결되며, 드레인이 상기 제3 노드와 연결된 제5 엔모스 트랜지스터를 포함할 수 있다.

상기 제1 피모스 트랜지스터의 특성비와 제3 엔모스 트랜지스터의 특성비(W/L)의 비율은 2:1이고, 상기 제2 피모스 트랜지스터의 특성비와 제4 엔모스 트랜지스터의 특성비(W/L)의 비율은 2:1이며, 상기 제3 피모스 트랜지스터의 특성비와 제5 엔모스 트랜지스터의 특성비(W/L)의 비율은 2:1일 수 있다.

이하, 도면을 참조하여 본 발명의 일 실시예에 의한 정전기 방전 보호회로를 상세히 설명한다.

도 2는 본 발명의 일 실시예에 의한 정전기 방전 보호회로를 나타낸 개념도이다.

도 2를 참조하면, 본 발명의 일 실시예에 의한 정전기 방전 보호회로(200)는 ESD 검출회로(210), EOS 검출회로(220), 온-타임 조절회로(230), 및 클램핑 회로(240)를 포함한다. 일반적으로 제1 전원라인(VDD)으로 구동 전원이 인가되며, 제 2 전원라인(VSS)이 접지된다.

ESD 검출회로(210)는 ESD 이벤트를 검출하기 위해 제1 전원라인(VDD)과 제2 전원라인(VSS) 사이에 연결되어 있으며, ESD 이벤트가 검출되었을 경우 검출신호(S1)를 온-타임 조절회로(230)로 출력한다.

EOS 검출회로(220)는 EOS 이벤트를 검출하기 위해 제1 전원라인(VDD)과 제2 전원라인(VSS) 사이에 연결되어 있으며, EOS 이벤트가 검출되었을 경우 검출신호(S2)를 온-타임 조절회로(230)로 출력한다. EOS 검출회로는(220)는 EOS 이벤트를 검출함과 함께 ESD 이벤트에 대해서도 ESD 검출회로(220)에 보완적으로 검출기능을 수행하고, 전기적 충격의 극성이 음극인 네거티브 ESD 이벤트나 EOS 이벤트가 제1 전원라인에 발생한 경우에는 전하를 자체적으로 방전시키는 클램핑 기능을 수행하기도 한다.

온-타임 조절회로(230)는 ESD 검출회로(210)와 EOS 검출회로(220)로부터 제공받은 검출신호(S1, S2)를 클램핑 회로(240)에 전달한다. 온-타임 조절회로(230)는 클램핑 신호(S3)를 래치시키는 구성을 포함한다. 온-타임 조절회로(230)는 ESD 이벤트와 EOS 이벤트 발생시 전하가 충분히 방전될 때까지 클램핑 신호(S3)를 지속적으로 클램핑 회로(240)로 제공함으로써 클램핑 회로(240)가 조기에 턴-오프 되는 것을 방지하여, 펄스 지속 시간이 상대적으로 짧은 ESD 이벤트가 발생하는 경우와 함께 펄스 지속 시간이 상대적으로 긴 EOS 이벤트 발생시에도 전하를 방전시킬 수 있다.

클램핑 회로(240)는 온-타임 조절회로(230)부터 제공받은 클램핑 신호(S3)에 응답하여 ESD 이벤트와 EOS 이벤트에 의한 전하를 실질적으로 방전시키는 역할을 한다.

도 3은 도 2의 ESD 검출회로(210)의 여러 실시예를 나타낸 회로도이다.

도 3을 참조하면, 커패시터 타입(210A)의 ESD 검출회로는 커패시터(211A)와 저항(212A)가 직렬 연결되어 있는 RC 회로로 구현되어 있다. RC 회로상에서 제1 전원라인(VDD)와 제2 전원라인(VSS) 사이의 전압을 입력으로 보고, 저항(212A) 양단에 걸리는 전압을 출력으로 본다면 고주파 성분을 통과시키는 고역 통과 필터(High-Pass Filter)가 된다. 따라서 펄스의 지속시간이 상대적으로 짧은 ESD 이벤트가 발생할 경우, 바로 저항(212A) 양단의 전압으로 반영되어 나타나므로 ESD 이벤트 검출에 효과적이다. 저항(212A) 양단에 걸린 전압은 검출신호(S1)로서 도 2의 온-타입 조절회로(230)에 제공된다.

반도체 공정에서는 대부분의 소자가 모스 트랜지스터를 이용하여 구현되므로 모스 커패시터 타입(210B)으로 구현도 가능하다. 피모스 트랜지스터(211B)를 이용할 경우 드레인과 소스를 제1 전원라인(VDD)에 연결하고 게이트를 저항(212B)과 연결할 수 있다.

도 4는 도 2의 EOS 검출회로(220)의 여러 실시예를 나타낸 회로도이다.

도 4를 참조하면, EOS 검출회로는 엔모스 트랜지스터 타입(220A), 다이오드 타입(220B), SCR(Silicon Controlled Rectifier) 타입(220C) 등이 있다. 엔모스 트랜지스터 타입(220A)의 경우 엔모스 트랜지스터(221A)의 드레인을 제1 전원라인(VDD)에 연결하고, 게이트, 소스 및 바디를 노드(N2)와 연결하며 저항(222A)를 노드(N2)와 제2 전원라인(VSS) 사이에 연결한다. 엔모스 트랜지스터 타입(220A)은 GGNMOS와 유사한 구조로서 상대적으로 높은 특성비(W/L)를 가진다. ESD 이벤트 또는 ESO 이벤트가 발생한 경우, 항복(Breakdown) 현상에 의해 내부의 기생 NPN 바이폴라 트랜지스터(Parasitic NPN Bipolar Junction Transistor)가 턴-온 되어 전류를 흘러 보내게 되어, 이 전류가 저항(222A)로 흘러 노드(N2)의 전압을 상승시키며, 노드(N2)의 전압이 곧 제2 검출신호(S2)가 된다. 다이오드 타입(220B)의 경우 다이오드(221B)의 캐소드를 제1 전원라인(VDD)과 연결하고, 애노드를 노드(N2)에 연결하며, 저항(222B)을 노드(N2)와 제2 전원라인(VSS)사이에 연결하며, SCR(Silicon Controlled Rectifier, 실리콘 제어 정류기) 타입(220C)처럼 SCR(221C)를 이용하여 구현할 수도 있다.

상술한 바와 같이 EOS 검출회로를 구현할 경우 제1 전원라인에 전기적 극성이 양극인 포지티브 EOS 이벤트가 발생한 경우 이를 효과적으로 검출할 수 있으며, 전기적 극성이 음극인 네거티브 EOS 이벤트가 발생한 경우에는 검출과 함께 자체적으로 방전시킬 수 있다. 또한, ESD 검출회로에 대해서도 보완적인 기능을 하므로 ESD 이벤트를 검출하거나 ESD 이벤트에 의해 발생된 전하를 방전시키기도 한다. EOS 이벤트 또는 ESD 이벤트가 검출 된 경우에는 검출신호를 도2의 온-타임 조절회로(230)로 출력한다.

도 5는 온-타임 회로를 나타낸 개념도이다.

도 5를 참조하면, 온-타임 회로(230A)는 ESD 검출회로의 검출신호(S1)를 입력받아 인버터(231A)에 의해 반전된 신호와 EOS 검출회로의 검출신호(S2)를 입력받 는 래치부(234A)가 포함되어 있는데, 래치부(234A)는 검출신호(S1, S2) 또는 이 신호의 반전신호를 래치하여 클램핑 신호(S3)로 출력하여 줌으로써 클램핑 회로내의 트랜지스터를 턴-온 시간을 조절한다. 종래의 ESD 보호회로가 ESD 이벤트나 EOS 이벤트에 의한 전하가 충분히 방전될 때까지 클램핑 트랜지스터를 턴-온 시켜주지 못한 것에 비해, 본 발명의 일 실시예에 의한 회로는 래치부(234A)에 의해 클램핑 신호(S3)를 지속하여 활성화 시켜줌으로써 ESD 이벤트와 EOS 이벤트에 의한 전하를 효과적으로 방전시킬 수 있다. 도5의 실시예에서는 검출신호(S1)을 반전하고, 검출신호(S2)를 바로 클램핑 신호(S3)로 이용하였지만, 이러한 구성은 실시예에 따라서 변형될 수 있다.

도 6의 온-타임 조절회로는 도5의 온-타임 조절회로를 모스 트랜지스터들을 이용한 구현한 것으로 인버터(237B)와 래치부(238B)를 포함한다. ESD 이벤트나 EOS 이벤트가 발생하지 않는 보통의 경우에, 검출신호(S1)와 검출신호(S2)는 로우 레벨의 전압으로 남는다. 만약 제1 전원라인에 포지티브 ESD 이벤트 또는 ESO 이벤트가 발생할 경우 검출신호(S1)과 검출신호(S2)에 하이 레벨의 전압이 나타나게 되고 클램핑 신호(S3) 역시 하이 레벨의 전압이 되어 활성화 된다. 클램핑 회로를 통해 전하가 방전되면 검출신호(S1)와 검출신호(S2)가 다시 로우 레벨 전압으로 돌아오게 되고, 인버터(237B) 및 래치부(238B)를 구동하는 전원라인(VDD, VSS)의 전압도 안정화되므로 클램핑 신호(S3)가 로우 레벨 전압으로 돌아와 클램핑 회로가 턴-오프 된다. 피모스 트랜지스터(231B, 233B, 235B)와 엔모스 트랜지스터(232B, 234B, 236B)를 함께 이용하여 온-타임 조절회로(230B)를 구현할 경우 정공과 전자의 모빌리티의 차이 때문에 특성비의 비율은 2:1로 하는 것이 효과적이다.

도 7은 클램핑 회로의 회로도이다.

도 7을 참조하면, 클램핑 회로는 제1 전원라인과 제2 전원라인에 각각 드레인과 소스가 연결되고, 게이트를 통해 클램핑 신호(S3)를 입력받는 엔모스 트랜지스터로 구현된다. 클램핑 신호(S3)가 하이 레벨의 전압이 될 경우, 클램핑 트랜지스터가 턴-온되어 ESD 이벤트 또는 EOS 이벤트에 의해 제1 전원라인(VDD)으로 유입된 전하를 제2 전원라인(VSS)으로 방전시킨다. 클램핑 회로(240) 또한 엔모스 트랜지스터 대신 피모스 트랜지스터등을 이용하여 구현할 수도 있다.

도8은 모스 트랜지스터를 이용한 정전기 방전 보호회로의 회로도이다.

도8을 참조하면, ESD 검출회로(310)로는 모스 커패시터 타입을 이용하고, EOS 검출회로(320)는 모스 트랜지스터 타입을 이용하였다.

각 구성요소들에 대해서는 이미 설명하였으므로 각 구성요소 사이의 연결관계에 대해서 설명하기로 한다. ESD 검출회로(310)는 제1 노드(N1)를 통해 온-타임 조절회로(330)와 연결되며, 제1 노드(N1)의 전압이 검출신호(S1)로 제공된다. EOS 검출회로(320)는 제2 노드(N2)를 통해 온-타임 조절회로(330)와 연결되며, 제2 노드(N2)의 전압이 검출신호(S2)로 제공된다. 온-타임 조절회로(330)는 제2 노드(N2)를 통해 클램핑 회로(340)는 연결되며, 제2 노드의 전압이 클램핑 신호(S3)로 클램핑 회로(340)에 제공된다.

이하, 도8을 참조하여, ESD 이벤트와 EOS 이벤트가 유입되었을 때의 전체적 인 동작을 설명한다.

제1 전원라인(VDD)에 포지티브 ESD 이벤트가 발생한 경우 제1 노드(N1)와 제2 노드(N2)에 하이 레벨의 전압이 나타난다. 제1 노드(N1)의 전압이 검출신호(S1)로 온-타입 조절회로(330)에 제공되면 제3 노드(N3)에서 반전되어 로우 레벨의 전압이 되고, 제3 노드(N3)의 전압은 반전되어 다시 하이 레벨의 제2 노드(N2)의 전압이 된다. 제2 노드(N2)의 전압은 ESD 이벤트에 의해 유입된 전하가 방전될 때까지 온-타임 조절회로(330)에 의해 래치된다. 하이 레벨의 제2 노드(N2)의 전압이 클램핑 트랜지스터(NM2)의 게이트에 입력되므로 클램핑 트랜지스터(NM2)가 턴-온 되어 제1 전원라인(VDD)의 전하들은 클램핑 트랜지스터(NM2)를 통해 제2 전원라인(VSS)로 방전된다.

제1 전원라인에 포지티브 EOS 이벤트에 의해 전하가 유입될 경우에는 EOS 검출회로(320)에 의해 검출되어 제2 노드(N2)의 전압이 하이 레벨이 되고 위와 유사한 과정을 거쳐 클램핑 트랜지스터(NM2)를 구동하게 된다.

제1 전원라인에 네거티브 ESD 이벤트 또는 네거티브 EOS 이벤트가 발생한 경우에는 일시적으로 제1 전원라인의 전압이 제2 전원라인의 전압보다 낮아지게 되어, ESO 검출회로(320) 내의 트랜지스터(NM1)와 클램핑 회로(340) 내의 클램핑 트랜지스터(NM2)에 순방향의 전압이 걸리게 되므로 턴-온 된 트랜지스터(NM1, NM2)를 통해 유입된 전하를 방전시킨다. 따라서 일반적으로 포지티브 이벤트에 비해 더 강한 전기적 충격에 대해서도 회로를 보호할 수 있다.

[표1]

	1회	2회	3회
CONVENTIONAL	5V	5V	5V
PRESENT INVENTION	9V	9V	9V

표1은 반도체 공정으로 제조된 본 발명의 일 실시예에 의한 정전기 방전 보호회로에 대해 테스트를 수행한 결과이다.

종래의 보호회로가 5V 정도의 효과가 있지만 본 발명의 경우는 9V 정도의 포지티브 ESD 이벤트와 포지티브 EOS 이벤트 발상시에도 내부 코어가 보호될 수 있어 약 80% 이상의 개선 효과가 있다. 또한, 네거티브 ESD 이벤트와 네거티브 EOS 이벤트 발생시에는 이것을 상회하는 20V 정도의 우수한 효과를 보인다.

본 발명의 일 실시예에 의한 정전기 방전 보호회로 ESD 검출회로와 함께 ESO 검출회로를 이용하고 온-타임 조절회로에서 클램핑 회로의 턴-온 시간을 조절하므로써 ESD 이벤트와 ESO 이벤트 모두로부터 내부 코어를 보호할 수 있다.

Claims

제1 전원라인과 제2 전원라인 사이에 연결되며, ESD 이벤트 발생을 검출하여 제1 검출신호를 출력하는 제1 검출회로;

상기 제1 전원라인과 상기 제2 전원라인 사이에 연결되며, 상기 ESD 이벤트 발생을 검출하거나 EOS 이벤트 발생을 검출하여 제2 검출신호를 출력하는 제2 검출회로;

상기 제1 검출신호 또는 상기 제2 검출신호에 응답하여 클램프 신호를 활성화 하고, 상기 ESD 이벤트 발생 또는 상기 EOS 이벤트 발생에 의한 전하가 방전될 때까지 상기 클램핑 신호를 래치하여 활성화를 유지하는 온-타임 조절 회로; 및

상기 제1 전원라인과 상기 제2 전원라인 사이에 연결되며, 상기 클램핑 신호를 입력 받고, 상기 ESD 이벤트 발생 또는 상기 EOS 이벤트 발생에 의한 전하를 방전시키는 클램핑 회로를 포함하는 것을 특징으로 하는 정전기 방전 보호회로.
제1항에 있어서, 상기 제1 검출회로는

커패시터 및 저항을 이용하여, 상기 ESD 이벤트에 의한 전압의 고주파 성분을 통과시켜 상기 제1 검출신호로서 출력하는 고역 통과 필터를 포함하는 것을 특징으로 하는 정전기 방전 보호회로.
제2항에 있어서, 상기 커패시터는 모스 커패시터를 포함하는 것을 특징으로 하는 정전기 방전 보호회로.
제1항에 있어서, 상기 제2 검출회로는 네거티브 EOS 이벤트가 발생하거나 네거티브 ESD 이벤트가 발생할 경우, 상기 네거티브 EOS 이벤트 또는 상기 네거티브 ESD 이벤트의 의해 발생된 전하를 방전시키는 것을 특징으로 하는 정전기 방전 보호회로.
제1항에 있어서, 상기 제2 검출회로는

상기 제1 전원라인과 드레인이 연결되고, 게이트, 소스 및 바디가 노드와 연결된 엔모스 트랜지스터; 및

상기 노드와 상기 제2 전원라인 사이에 연결된 저항을 포함하며,

상기 노드를 통하여 제2 검출신호를 출력하는 것을 특징으로 하는 정전기 방전 보호회로.
제1항 있어서, 상기 제2 검출회로는

상기 제1 전원라인과 노드 사이에 연결된 실리콘 제어 정류기; 및

상기 노드와 상기 제2 전원라인 사이에 연결된 저항을 포함하며,

상기 노드를 통하여 제2 검출신호를 출력하는 것을 특징으로 하는 정전기 방전 보호회로.
제1항에 있어서, 상기 온-타임 조절 회로는 상기 제1 검출신호와 상기 제2 검출신호 중 어느 하나가 활성화 될 경우 클램핑 신호를 활성화하는 것을 특징으로 하는 정전기 방전 보호회로.
제1항에 있어서, 상기 온-타임 조절 회로는

상기 제1 검출신호를 반전시키는 제1 인버터;

상기 제1 인버터의 출력신호를 반전시켜 상기 클램핑 신호로 출력하는 제2 인버터; 및

상기 클램프 신호 또는 상기 제2 검출신호를 반전시켜 다시 상기 제2 인버터의 입력신호로 출력하는 제3 인버터를 포함하는 것을 특징으로 하는 정전기 방전 보호회로.
제1항에 있어서, 상기 클램핑 회로는

상기 제1 전원라인과 드레인이 연결되고, 상기 제2 전원라인과 소스와 바디가 연결되며, 게이트를 통해 상기 제2 검출신호를 입력받는 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 정전기 방전 보호회로.
제1 전원라인과 제1 노드 사이에 연결된 커패시터;

상기 제1 노드와 제2 전원라인 사이에 연결된 제1 저항;

드레인이 상기 제1 전원라인과 연결되고, 게이트, 소스 및 바디가 제2 노드 와 연결된 제1 엔모스 트랜지스터;

상기 제2 노드와 상기 제2 전원라인 사이에 연결된 제2 저항;

상기 제1 노드와 상기 제2 노드 사이에 연결된 온-타임 조절부;

드레인이 상기 제1 전원라인과 연결되고, 소스와 바디가 제2 전원라인과 연결되며, 게이트가 상기 제2 노드와 연결된 제2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 정전기 방전 보호회로.
제15항에 있어서, 상기 온-타임 조절부는

소스와 바디가 상기 제1 전원라인과 연결되고, 게이트가 상기 제1 노드와 연결되며, 드레인이 제3 노드와 연결된 제1 피모스 트랜지스터;

소스와 바디가 상기 제2 전원라인과 연결되고, 게이트가 상기 제1 노드와 연결되며, 드레인이 상기 제3 노드와 연결된 제3 엔모스 트랜지스터;

소스와 바디가 상기 제1 전원라인과 연결되고, 게이트가 상기 제3 노드와 연결되며, 드레인이 상기 제2 노드와 연결된 제2 피모스 트랜지스터;

소스와 바디가 상기 제2 전원라인과 연결되고, 게이트가 상기 제3 노드와 연결되며, 드레인이 상기 제2 노드와 연결된 제4 엔모스 트랜지스터;

소스와 바디가 상기 제1 전원라인과 연결되고, 게이트가 상기 제2 노드와 연결되며, 드레인이 상기 제3 노드와 연결된 제3 피모스 트랜지스터;

소스와 바디가 상기 제2 전원라인과 연결되고, 게이트가 상기 제2 노드와 연결되며, 드레인이 상기 제3 노드와 연결된 제5 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 정전기 방전 보호회로.
제15항에 있어서,

상기 제1 피모스 트랜지스터의 특성비와 제3 엔모스 트랜지스터의 특성비(W/L)의 비율은 2:1이고,

상기 제2 피모스 트랜지스터의 특성비와 제4 엔모스 트랜지스터의 특성비(W/L)의 비율은 2:1이며,

상기 제3 피모스 트랜지스터의 특성비와 제5 엔모스 트랜지스터의 특성비(W/L)의 비율은 2:1인 것을 특징으로 하는 정전기 방전 보호회로.