KR20080034051A - 플라즈마 표시 장치 및 그 구동 장치 - Google Patents

플라즈마 표시 장치 및 그 구동 장치 Download PDF

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Abstract

플라즈마 표시 장치에서, 제1 전극과 제2 전극에 의해 각각 정의되는 복수의 행 전극 중 제1 및 제2 행 그룹의 행 전극을 각각 복수의 부그룹으로 나누어 구동한다. 즉, 각 부그룹의 어드레스 기간이 수행되며, 상기 각 부그룹의 어드레스 기간 사이에서 유지 기간이 수행된다. 그리고 제1 행 그룹의 각 부그룹의 유지 기간이 수행되는 동안 제2 행 그룹의 각 부그룹의 어드레스 기간이 수행되며, 제2 행 그룹의 각 부그룹의 어드레스 기간 동안 제1 행 그룹의 각 부그룹의 유지 기간이 수행된다. 이를 위해, 플라즈마 표시 장치에는 제1 행 그룹의 행 전극에 속하는 복수의 제1 전극 및 2 행 그룹의 행 전극에 속하는 복수의 제1 전극에 각각 주사 펄스를 인가하는 제1 및 제2 주사 구동부가 형성되어 있고, 제1 행 그룹의 행 전극에 속하는 제1 전극에 제1 트랜지스터의 제1단이 연결되어 있고, 제2 행 그룹의 행 전극에 속하는 제1 전극에 제2 트랜지스터의 제2단이 연결되어 있다. 그리고 제1 및 제2 트랜지스터에 각 제2단에 복수의 제1 전극에 유지 방전 펄스를 인가하는 유지 구동부가 형성되어 있다. 따라서, 제1 및 제2 트랜지스터를 교대로 턴온시킴에 따라 제1 및 제2 행 전극에 속하는 제1 전극에 각각 다른 전압을 인가할 수 있다.
Figure P1020060099388
PDP, 전극, 방전, 기입, 소거, 발광, 비발광, 의사 윤곽

Description

플라즈마 표시 장치 및 그 구동 장치{PLASMA DISPLAY, AND DRIVING DEVICE THEREOF}
도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다.
도 2는 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 방법에 적용되는 각 전극의 분할 구조를 나타낸 도면이다.
도 3은 본 발명의 제1 실시 예에 따른 플라즈마 표시 장치의 구동 방법을 나타낸 도면이다.
도 4는 도 3의 구동 방법을 서브필드만으로 나타낸 도면이다.
도 5는 본 발명의 제1 실시 예에 따른 유지 전극 구동 회로를 개략적으로 나타낸 도면이다.
도 6은 본 발명의 제1 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이다.
도 7a 내지 도 7c는 각각 도 6의 구동 파형을 생성하기 위한 주사 전극 구동 회로의 동작 과정을 나타낸 도면이다.
도 8은 본 발명의 제2 실시 예에 따른 플라즈마 표시 장치의 구동 방법을 나타낸 도면이다.
도 9는 본 발명의 제2 실시 예에 따른 주사 전극 구동 회로를 나타낸 도면이 다.
도 10은 도 8에 도시된 제1 서브필드(SF1')의 구동 파형을 나타낸 도면이다.
본 발명은 플라즈마 표시 장치에 관한 것이다.
플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 플라즈마 표시 패널을 이용한 표시 장치이다. 이러한 플라즈마 표시 패널에는 복수의 방전 셀이 매트릭스 형태로 배열되어 있다.
플라즈마 표시 장치에서는 한 필드(1TV 필드)가 각각의 가중치를 가지는 복수의 서브필드로 분할되어 구동되며, 복수의 서브필드 중 표시 동작이 일어나는 서브필드의 가중치의 조합에 의해 계조가 표시된다. 각 서브필드의 어드레스 기간에서 발광할 방전 셀과 발광하지 않을 방전 셀이 선택되고, 유지 기간에서 선택된 발광 할 방전 셀이 해당 서브필드의 가중치에 해당하는 기간 동안 유지 방전되어 화상이 표시된다.
이러한 플라즈마 표시 장치는 계조 표현을 위해 서로 다른 가중치를 가지는 서브필드를 사용한다. 그리고 복수의 서브필드에서 방전 셀이 발광하는 서브필드의 가중치의 총합에 의해 해당 방전 셀의 계조가 표현된다. 예를 들어, 2의 거듭제곱 형태로 가중치를 가지는 서브필드를 사용하는 경우에 한 방전 셀이 연속되는 두 프레임에서 각각 127 계조와 128 계조를 표현하는 경우에는 의사 윤곽(dynamic false contour)이 발생하게 된다.
그리고 어드레스 기간과 유지 기간을 시간적으로 분리하는 경우, 각 서브필드에는 유지 방전을 위한 유지 기간 이외에 모든 방전 셀을 어드레싱하기 위한 어드레스 기간이 별도로 형성되므로, 한 서브필드의 길이가 길어진다. 그 결과, 서브필드의 길이가 길어져서 한 필드에서 사용할 수 있는 서브필드의 개수가 제한된다.
본 발명이 이루고자 하는 기술적 과제는 의사 윤곽을 저감시킬 수 있으며 서브필드의 길이를 줄일 수 있는 플라즈마 표시 장치를 제공하는 것이다. 또한 어느 하나의 행 그룹에 어드레스 기간이 수행되는 동안 다른 하나의 행 그룹에 어드레스 기간을 수행하기 위한 구동 회로를 간소화할 수 있는 플라즈마 표시 장치를 제공하는 것을 그 기술적 과제로 한다.
본 발명의 한 특징에 따르면, 제1 전극과 제2 전극에 의해 각각 정의되는 복수의 행 전극, 상기 복수의 제1 전극을 구동하는 제1 구동부, 그리고 상기 복수의 행 전극 중 제1 행 그룹의 행 전극을 복수의 제1 부그룹으로 나누고, 상기 복수의 행 전극 중 상기 제2 행 그룹의 행 전극을 복수의 제2 부그룹으로 나누며, 상기 제1 구동부의 구동을 제어하는 제어부를 포함하는 플라즈마 표시 장치가 제공된다. 이때, 상기 제1 구동부는, 제1 및 제2 입력단을 가지며, 복수의 제1 출력단이 각각 상기 제1 행 그룹의 행 전극에 속하는 제1 전극에 연결되어 있는 제1 주사 집적 회로, 제3 및 제4 입력단을 가지며, 복수의 제2 출력단이 각각 상기 제2 행 그룹의 행 전극에 속하는 제1 전극에 연결되어 있는 제2 주사 집적 회로, 상기 제1 주사 집적 회로의 제2 입력단에 제1단이 연결되어 있는 제1 트랜지스터, 상기 제2 주사 집적 회로의 제2 입력단에 제1단이 연결되어 있는 제2 트랜지스터, 그리고 상기 제1 및 제2 트랜지스터의 각 제2단에 연결되어 있으며, 제1 전압과 상기 제1 전압보다 낮은 제2 전압을 상기 제1 주사 집적 회로의 제2 입력단 및 상기 제2 주사 집적 회로의 제4 입력단으로 공급하는 유지 구동부를 포함한다.
본 발명의 다른 특징에 따르면, 제1 전극과 제2 전극에 의해 각각 정의되는 복수의 행 전극을 구동하는 구동 장치가 제공된다. 이 구동 장치는, 상기 복수의 행 전극 중 제1 행 그룹의 행 전극에 속하는 복수의 제1 전극에 순차적으로 주사 펄스를 인가하는 제1 주사 구동부, 상기 복수의 행 전극 중 제2 행 그룹의 행 전극에 속하는 복수의 제1 전극에 순차적으로 주사 펄스를 인가하는 제2 주사 구동부, 상기 제1 행 그룹에 속하는 복수의 제1 전극에 제1단이 연결되어 있는 제1 트랜지스터, 상기 제2 행 그룹에 속하는 복수의 제1 전극에 제1단이 연결되어 있는 제2 트랜지스터, 그리고 상기 제1 및 제2 트랜지스터에 각 제2단이 연결되어 있으며, 상기 복수의 제1 전극에 하이 레벨 전압과 로우 레벨 전압을 가지는 유지 방전 펄스를 인가하는 유지 구동부를 포함한다. 이때, 상기 구동 장치는, 복수의 서브필드 중 연속하는 복수의 제1 서브필드 각각에서, 상기 제1 및 제2 트랜지스터를 교대로 턴온시키고, 상기 제1 트랜지스터가 턴온되는 동안 상기 제2 행 그룹의 행 전극에 순차적으로 상기 주사 펄스를 인가하고, 상기 제2 트랜지스터가 턴온되는 동안 상기 제1 행 그룹의 행 전극에 순차적으로 상기 주사 펄스를 인가한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 본 발명에서의 벽 전하란 셀의 벽(예를 들어, 유전체층) 상에서 각 전극에 가깝게 형성되는 전하를 말한다. 그리고 벽 전하는 실제로 전극 자체에 접촉되지는 않지만, 여기서는 전극에 "형성됨", "축적됨" 또는 "쌓임"과 같이 설명한다. 또한 벽 전압은 벽 전하에 의해서 셀의 벽에 형성되는 전위 차를 말한다.
본 발명의 실시 예에 따른 플라즈마 표시 장치에 대해서 도 1을 참조하여 자세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치를 나타내는 도면이다.
도 1에 나타낸 바와 같이, 본 발명의 실시 예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 주사 전극 구동부(400) 및 유지 전극 구동부(500)를 포함한다.
플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이 하, "A 전극"이라 함)(A1~Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, "X 전극"이라 함)(X1~Xn) 및 주사 전극(이하, "Y 전극"이라 함)(Y1~Yn)을 포함한다. 일반적으로 X 전극(X1~Xn)은 각 Y 전극(Y1~Yn)에 대응해서 형성되어 있으며, X 전극과 Y 전극이 유지 기간에서 화상을 표시하기 위한 표시 동작을 수행한다. Y 전극(Y1~Yn)과 X 전극(X1~Xn)은 A 전극(A1~Am)과 직교하도록 배치된다. 이때, A 전극(A1~Am)과 X 및 Y 전극(X1~Xn, Y1~Yn)의 교차부에 있는 방전 공간이 셀(12)을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 파형이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다. 아래에서는 행 방향으로 서로 쌍을 이루면서 뻗어 있는 X 전극 및 Y 전극을 행 전극이라 하고, 열 방향으로 뻗어 있는 A 전극을 열 전극이라 한다.
제어부(200)는 외부로부터 영상 신호를 수신하여 A 전극 구동 제어 신호, X 전극 구동 제어 신호 및 Y 전극 구동 제어 신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 복수의 행 전극을 제1 및 제2 행 그룹으로 나누고, 제1 및 제2 행 그룹의 행 전극을 각각 복수의 부그룹으로 나누어 구동하도록 제어한다.
어드레스 전극 구동부(300)는 제어부(200)로부터 A 전극 구동 제어 신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 A 전극에 인가한다.
주사 전극 구동부(400)는 제어부(200)로부터 Y 전극 구동 제어 신호를 수신하여 Y 전극에 구동 전압을 인가한다.
유지 전극 구동부(500)는 제어부(200)로부터 X 전극 구동 제어 신호를 수신하여 X 전극에 구동 전압을 인가한다.
다음, 도 2를 참조하여 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 방법에 대해서 상세하게 설명한다.
도 2는 본 발명의 실시 예에 따른 플라즈마 표시 장치의 구동 방법에 적용되는 각 전극의 분할 구조를 나타낸 도면이다.
도 2에 나타낸 바와 같이, 복수의 행 전극(X1~Xn, Y1~Yn)은 두 개의 행 그룹(G1, G2)으로 나누어진다. 이때, 플라즈마 표시 패널(100)의 상부에 위치하는 복수의 행 전극(X1~Xn/2, Y1~Yn/2)을 포함하는 제1 행 그룹(G1)과 플라즈마 표시 패널(100)의 하부에 위치하는 복수의 행 전극(X(n/2)+1~Xn, Y(n/2)+1~Yn)을 포함하는 제2 행 그룹(G2)으로 나눌 수 있으며, 복수의 행 전극(X1~Xn, Y1~Yn)을 짝수 번째 행 전극을 포함하는 제1 행 그룹(G1)과 홀수 번째 행 전극을 포함하는 제2 행 그룹(G2)으로 나눌 수도 있다. 그리고 제1 및 제2 행 그룹(G1, G2) 각각에서, 복수의 Y 전극이 다시 복수의 부그룹(G11~G18, G21~G28)으로 나누어진다. 도 2에서는 제1 및 제2 행 그룹(G1, G2) 각각이 8개의 부그룹(G11~G18, G21~G28)으로 나누어지는 것으로 가정하였 다.
즉, 제1 행 그룹(G1)에서 1번째부터 j번째 Y 전극(Y1~Yj)이 제1 부그룹(G11)으로 설정되고, (j+1)번째부터 (2j)번째 Y 전극(Yj+1~Y2j)이 제2 부그룹(G12)으로 설정된다. 이와 같은 식으로 (7j+1)번째부터 (n/2)번째 Y 전극(Y7j+1~Yn/2)이 제8 부그룹(G8)으로 설정된다(여기서, j는 1과 n/16 사이의 정수). 마찬가지로 제2 행 그룹(G2)에서 (8j+1)번째부터 (9j)번째 Y 전극(Y8j+1~Y9j)이 제1 부그룹(G21)으로 설정되고, (9j+1)번째부터 (10j)번째 Y 전극(Y9j+1~Y10j)이 제2 부그룹(G22)으로 설정된다. 이와 같은 식으로 (15j+1)번째부터 n번째 Y 전극(Y15j+1~Yn)이 제8 부그룹(G28)으로 설정된다. 한편, 이와는 달리 제1 및 제2 행 그룹(G1, G2) 내에서 각각 일정한 간격으로 떨어져 있는 Y 전극을 하나의 부그룹으로 설정할 수도 있으며, 필요에 따라 불규칙한 방식으로도 Y 전극을 그룹화 할 수도 있다.
도 3은 본 발명의 제1 실시 예에 따른 플라즈마 표시 장치의 구동 방법을 나타낸 도면이다. 도 3에서 제1 내지 제L 서브필드(SF1~SFL)는 제1 행 그룹(G1)을 기준으로 표시하였다.
도 3을 보면, 한 필드는 복수의 서브필드(SF1~SFL)로 이루어진다. 이때, 제1 내지 제L 서브필드(SF1~SFL)는 각각 어드레스 기간(EA111~EAL18, EA121~EAL28) 및 유지 기간(S111~SL18, S121~SL28)으로 이루어지며, 제1 내지 제L 서브필드(SF1~SFL)의 어드레스 기간(EA11~EAL8)은 선택적 소거 방식(selective Erase Address)으로 이루어진다. 복수의 방전 셀 중에서 발광할 방전 셀(이하, "발광 셀"이라 함)과 발광하지 않을 방전 셀(이하, "비발광 셀"이라 함)을 선택하기 위한 방식으로 선택적 기입 방식과 선택적 소거 방식이 있다. 선택적 기입 방식은 발광 셀을 선택하여 일정한 벽 전압을 형성하는 방식이며, 선택적 소거 방식은 비발광 셀을 선택하여 이미 형성되어 있는 벽 전압을 소거하는 방식이다. 즉, 선택적 기입 방식은 비발광 셀 상태의 셀을 어드레스 방전시켜서 벽 전하를 형성하여 발광 셀 상태로 설정하는 방식이고, 선택적 기입 방식은 발광 셀 상태의 셀을 어드레스 방전시켜서 이미 형성되어 있는 벽 전하를 소거시켜 비발광 셀 상태로 설정하는 방식이다. 아래에서는 선택적 기입 방식에서 벽 전하를 형성하기 위한 어드레스 방전을 "기입 방전"이라 하고, 선택적 소거 방식에서 벽 전하를 소거하기 위한 어드레스 방전을 "소거 방전"이라 한다.
다시 도 3을 보면, 선택적 소거 방식의 어드레스 기간(EA111~EAL18, EA121~EAL28)을 가지는 제1 내지 제L 서브필드(SF1~SFL) 중에서 시간적으로 맨 앞에 있는 제1 서브필드(SF1)의 어드레스 기간(EA11) 직전에는 모든 방전 셀을 초기화하여 발광 셀 상태로 설정하는 리셋 기간(R)을 가진다. 이 리셋 기간(R)에서는 먼저 모든 방전 셀을 초기화하여 발광 셀 상태로 설정하고 어드레스 기간(EA111~EAL18, EA121~EAL28)에서 소거 방전이 가능한 상태로 설정한다.
이어서, 제1 서브필드(SF1)에서는 제1 행 그룹(G1)에 대해 제1 부그룹(G11)에서 제8 부그룹(G18) 순으로 어드레스 기간(EA111~EA118) 및 유지 기간(S111~S118)이 수행되며, 제2 행 그룹(G2)에 대해 제8 부그룹(G28)에서 제1 부그룹(G21) 순으로 어드레스 기간(EA128~EA121) 및 유지 기간(S128~S121)이 수행된다. 그리고 제1 서브필드(SF1)와 동일한 방법으로 나머지 서브필드(SF2~SFL)의 어드레스 기간(EA211~EAL18, EA221~EAL28) 및 유지 기간(S211~SL18, S221~SL28)이 순차적으로 수행된다. 즉, 각 서브필드(SF1∼SFL)에서의 어드레스 기간(EA111~EAL18, EA121~EAL28)과 유지 기간(S111~SL18, S121~SL28)의 동작은 실질적으로 동일하므로, 아래에서는 제k 서브필드(SFk)의 어드레스 기간(EAk11~EAk18, EAk21~EAk28)과 유지 기간(Sk11~Sk18, Sk21~Sk28)의 동작에 대해서만 설명하기로 한다(여기서, k는 1과 L 사이의 정수).
즉, 제1 행 그룹(G1)의 제k 서브필드(SFk)에서는 제i 부그룹(G1i)의 어드레스 기간(EAk1i)이 수행된 후, 제i 부그룹(G1i)의 유지 기간(Sk1i)이 수행된다(여기서, i는 1과 8 사이의 정수임). 이어서, 제(i+1) 부그룹(G1(i+1))의 어드레스 기간(EAk1(i+1))과 유지 기간(Sk1(i+1))이 수행된다. 그리고 제2 행 그룹(G2)의 제k 서브필드(SFk)에서는 제(i+1) 부그룹(G2(i+1))의 어드레스 기간(EAk2(i+1))이 수행된 후, 제(i+1) 부그룹(G2(i+1))의 유지 기간(Sk2(i+1))이 수행된다. 이어서, 제i 부그룹(G2i)의 어드레스 기간(EAk2i)과 유지 기간(Sk2i)이 수행된다. 이때, 제k 서브필드(SFk)에서 제1 행 그룹(G1)의 제i 부그룹(G1i)의 유지 기간(Sk1i)이 수행되는 동안, 제2 행 그룹(G2)의 제(8-(i-1)) 부그룹(G2(8-(i-1)))의 어드레스 기간(EAk2(8-(i-1)))이 수행된다. 그리고 제k 서브필드(SFk)에서 제2 행 그룹(G2)의 제(8-(i-1)) 부그룹(G2(8-(i-1)))의 유지 기간(Sk2(8-(i-1)))이 수행되는 동안, 제1 행 그룹(G1)에서는 제(i+1) 부그룹(G1(i+1))의 어드레스 기간(EAk1(i+1))이 수행된다.
한편, 도 3에서는 제2 행 그룹(G2)에서는 제8 부그룹(G28)에서 제1 부그룹(G21) 순으로 순차적으로 어드레스 기간(EAk28~EAk21) 및 유지 기간(Sk28~Sk21)이 수행되는 것으로 도시하였지만, 도 3과 달리 제2 행 그룹(G2)에서도 제1 행 그룹(G1)과 동일하게 제1 부그룹(G21)에서 제8 부그룹(G28) 순으로 어드레스 기간(EAk21~EAk28) 및 유지 기간(Sk21~Sk28)이 수행될 수 있다. 또한, 제1 및 제2 행 그룹(G1, G2)에서 도 3과 다른 순서로 어드레스 기간(EAk11~EAk18, EAk28~EAk21) 및 유지 기간(Sk11~Sk18, Sk28~Sk21)이 수행될 수도 있다.
제1 행 그룹(G1)의 각 서브필드(SF1~SFL)에 대해 좀 더 구체적으로 설명하면, 제1 행 그룹(G1)의 제k 서브필드(SFk) 중 제1 부그룹(G11)의 어드레스 기 간(EAk11)에서는 제1 부그룹(G11)의 발광 셀 중 비발광 셀로 설정할 셀을 소거 방전시켜서 벽 전하를 소거하고, 유지 기간(Sk11)에서 제1 부그룹(G11)의 나머지 발광 셀을 유지 방전시킨다. 이어서, 제2 부그룹(G21)의 어드레스 기간(EAk12)에서 제2 부그룹(G12)의 발광 셀 중 비발광 셀로 설정할 방전 셀을 소거 방전시켜서 벽 전하를 소거하고, 유지 기간(Sk12)에서 제2 부그룹(G12)의 나머지 발광 셀을 유지 방전시킨다. 이때, 제1 부그룹(G11)의 발광 셀에서도 유지 방전이 일어난다. 이와 마찬가지로 나머지 부그룹(G13~G18)에 대해서도 어드레스 기간(EAk13~EAk18) 및 유지 기간(Sk13~Sk18)이 수행된다. 이때, 제i 부그룹(G1i)의 유지 기간(Sk1i)에서는 제i 부그룹(G1i)의 발광 셀 및 제1 내지 제(i-1) 부그룹(G11~G1(i-1)) 및 제(i+1) 내지 제8 부그룹(G1(i+1)~G18)의 발광 셀에서도 유지 방전이 일어난다. 그리고 제1 내지 제(i-1) 부그룹(G11~G1(i-1))의 발광 셀은 제k 서브필드(SFk)의 각 어드레스 기간(EAk11~EAk1(i-1))에서 소거 방전이 일어나지 않은 발광 셀이며, 제(i+1) 내지 제8 부그룹(G1(i+1)~G18)의 발광 셀은 제(k-1) 서브필드(SF(k-1))의 각 어드레스 기간(EA(k-1)1(i+1)~EA(k-1)18)에서 소거 방전이 일어나지 않은 발광 셀이다. 제i 부그룹(G1i)의 발광 셀은 제(k+1) 서브필드(SF(k+1))의 제i 부그룹(G1i)의 어드레스 기간(EA(k+1)1i) 직전의 유지 기간(SK1(i-1))까지 유지 방전된다. 즉, 제i 부그룹(G1i)의 발광 셀에서는 총 8회의 유지 기간 동안 유지 방전이 일어난다.
이와 같이 하여, 모든 서브필드(SF1~SFL)의 각 부그룹(G11~G18)에 대해서 어드레스 기간(EA211~EA218, …, EAL11~EAL18) 및 유지 기간(S211~S218, …, SL11~SL18)이 수행된다. 이와 같이 하면, 제1 서브필드(SF1)의 유지 기간(S111~S118, S121~S128)에서 유지 방전이 일어나 발광 셀로 설정된 방전 셀은 각 서브필드(SF1~SFL)에서 소거 방전으로 비발광 셀로 설정되기 전까지 계속 유지 방전을 수행하고, 소거 방전으로 비발광 셀이 되면 해당 서브필드부터 유지 방전되지 않는다. 이때, 각 서브필드(SF2∼SFL)의 가중치는 8개의 유지 기간의 길이의 합에 대응한다.
서브필드(SFL)에서 유지 기간(SL18)이 수행되고 나면, 제1 부그룹(G11)은 총 8회의 유지 방전이 일어나고, 제2 부그룹(G12)은 총 7회의 유지 방전이 일어나며, 제3 부그룹(G13)은 총 6회의 유지 방전이 일어난다. 그리고 제4 부그룹(G14)은 총 5회의 유지 방전이 일어나고, 제5 부그룹(G15)은 총 4회의 유지 방전이 일어나며, 제6 부그룹(G16)은 총 3회의 유지 방전이 일어난다. 또한 제7 부그룹(G17)은 총 2회의 유지 방전이 일어나고, 제8 부그룹(G18)은 총 1회의 유지 방전이 일어난다. 따라서, 제1 내지 제8 부그룹(G11~G18)의 유지 방전 횟수가 동일해지도록 제1 행 그룹(G1)의 마지막 서브필드(SFL)는 소거 기간(ER11~ER17) 및 추가 유지 기간(SA12~SA18)을 가질 수 있다.
구체적으로, 소거 기간(ER11) 직전 총 8회의 유지 방전이 일어난 제1 부그룹(G11)은 추가 유지 방전이 필요하지 않다. 따라서, 소거 기간(ER11)에서 제1 부그룹(G11)의 발광 셀에 형성된 벽 전하를 소거시킨다. 그리고 나서, 추가 유지 기간(SA12)에서 제1 내지 제8 부그룹(G11~G18)의 발광 셀을 발광시킨다. 이때, 소거 기간(ER11)에서 제1 부그룹(G11)의 발광 셀에 형성된 벽 전하가 소거되었으므로, 추가 유지 기간(SA12)에서는 제2 내지 제8 부그룹(G12~G18)의 발광 셀에서 각각 1회의 추가 유지 방전이 일어난다.
그리고 추가 유지 기간(SA12)에 의해 총 8회의 유지 방전이 모두 일어난 제2 부그룹(G12)도 추가 유지 방전이 필요하지 않으므로, 소거 기간(ER12)에서 제2 부그룹(G12)의 발광 셀에 형성된 벽 전하를 소거시킨다. 그리고 추가 유지 기간(SA13)에서 제1 내지 제8 부그룹(G11~G18)의 발광 셀을 발광시킨다. 이때, 제1 및 제2 부그룹(G11, G12)의 발광 셀에 형성된 벽 전하는 각각 소거 기간(ER11, ER12)에서 소거되었으므로, 추가 유지 기간(SA13)에서는 제3 내지 제8 부그룹(G13~G18)의 발광 셀에서 각각 1회의 추가 유지 방전이 일어난다.
이어서, 추가 유지 기간(SA13)에 의해 총 8회의 유지 방전이 모두 일어난 제3 부그룹(G13) 또한 추가 유지 방전이 필요하지 않으므로, 소거 기간(ER13)에서 제3 부그룹(G13)의 발광 셀에 형성된 벽 전하를 소거시킨다. 그리고 추가 유지 기간(SA14)에서 제1 내지 제8 부그룹(G11~G18)의 발광 셀을 발광시킨다. 이때, 제1 내지 제2 부그룹(G11~G13)의 발광 셀에 형성된 벽 전하는 각각 소거 기간(ER11~ER13)에서 소거되었으므로, 추가 유지 기간(SA14)에서는 제4 내지 제8 부그룹(G14~G18)의 발광 셀에서 각각 1회의 추가 유지 방전이 일어난다.
이와 같은 방식으로, 소거 기간(ER14~ER17) 및 추가 유지 기간(SA15~SA18)을 수행하면, 제1 내지 제8 부그룹(G11~G18)의 유지 방전 횟수는 동일해질 수 있다.
한편, 제8 부그룹(G18)의 추가 유지 기간(SA18) 이후에도 제8 부그룹(G18)의 벽 전하를 소거하기 위한 소거 기간(ER18)이 형성될 수도 있다. 또한 이어지는 필드의 제1 서브필드(SF1)에서 리셋 기간(R)이 수행되므로, 제8 부그룹(G18)의 소거 기간(ER18)은 형성되지 않을 수도 있다. 그리고 이러한 소거 기간(ER11~ER18)에서의 소거 동작은 어드레스 기간처럼 각 부그룹의 각 행 전극에 대해서 순차적으로 수행될 수도 있고, 각 행 그룹의 모든 행 전극에 대해서 동시에 수행될 수도 있다.
다음으로, 제2 행 그룹(G2)의 각 서브필드(SF1~SFL)에 대해 설명하면, 제2 행 그룹(G2)의 각 서브필드(SF1~SFL)의 구조는 제1 행 그룹(G1)의 각 서브필드(SF1~SFL)와 실질적으로 동일하다. 단, 앞서 설명한 것처럼 제2 행 그룹(G2)의 각 서브필드(SF1~SFL)에서는 제8 부그룹(G28)부터 제1 부그룹(G21) 순으로 어드레스 기간(EA128~EA121, …, EAL28~EAL21)이 수행되며, 제2 행 그룹(G2)의 마지막 서브필드(SFL)에서의 소거 기간(ER21~ER27) 또한 제8 부그룹(G28)부터 수행된다.
이와 같은 플라즈마 표시 장치의 구동 방법을 서브필드만으로 표현하면, 도 4와 같이 나타낼 수 있다. 즉, 제1 및 제2 행 그룹(G1, G2)의 각 부그룹(G11~G18, G28~G21)에서 선택적 소거 방식의 어드레스 기간을 가지는 서브필드(SF1~SF19)가 소정 간격만큼 시프트 되는 것과 같이 나타난다. 도 4에서는 하나의 필드가 19개의 서브필드(SF1~SF19)로 이루어지는 것으로 도시하였다. 이때, 소정 간격은 하나의 부그룹(G1i 또는 G2i)에 대한 어드레스 기간(EAk1i 또는 EAk2i)과 하나의 부그룹(G1i 또는 G2i)의 1개의 유지 기간(Sk1i 또는 Sk2i)의 길이에 해당한다. 그리고 하나의 부그룹(G1i 또는 G2i)에 대한 어드레스 기간(EAk1i 또는 EAk2i)과 하나의 부그룹(G1i 또는 G2i)에 대한 1개의 유지 기간(Sk1i 또는 Sk2i)의 길이가 동일하다고 가정할 때, 제2 행 그룹의 각 서브필드(SF1~SF19)의 시작 시점은 제1 행 그룹(G1)의 각 서브필드(SF1~SF19)의 시작 시점으로부터 어드레스 기간(EAk1i 또는 EAk2i)의 길이만큼 시 프트 된 것과 같이 나타난다.
이와 같이 하면, 제1 행 그룹(G1)의 행 전극의 어드레스 기간 동안 제2 행 그룹(G2)의 행 전극에 대해서 유지 기간을 수행할 수 있고, 제2 행 그룹(G2)의 행 전극의 어드레스 기간 동안 제1 행 그룹(G1)의 행 전극에 대해서 유지 기간을 수행할 수 있다. 즉, 어드레스 기간과 유지 기간이 분리되지 않고, 어드레스 기간 동안 유지 기간을 수행할 수 있으므로, 한 서브필드의 길이를 줄일 수 있다. 또한 각 부그룹의 유지 기간 사이에 어드레스 기간이 형성되어 유지 기간에서 형성된 프라이밍 입자를 어드레스 기간에서 충분히 활용할 수 있으므로, 주사 펄스의 폭을 짧게 하여 고속 주사를 할 수 있다. 그리고 복수의 서브필드(SF1~SF19) 중 해당 서브필드에서 소거 방전이 일어나 발광 셀 상태의 방전 셀이 비발광 셀로 되기 전까지 연속되는 서브필드에 의해 계조가 표현되므로 의사 윤곽이 발생하지 않는다. 그리고 각 서브필드(SF1~SF19)의 가중치의 조합으로 표현할 수 없는 계조는 디더링을 사용하여 표현할 수 있다.
도 5는 본 발명의 제1 실시 예에 따른 주사 전극 구동 회로를 개략적으로 나타낸 도면이다. 도 5에 도시된 주사 전극 구동 회로(410)는 주사 전극 구동부(400)에 형성될 수 있으며, 설명의 편의상 제1 행 그룹(G1)에 속하는 복수의 Y 전극 중 하나의 Y 전극(YG1)과 제1 행 그룹(G1)에 속하는 복수의 X 전극 중 하나의 X 전극(XG1), 제2 행 그룹(G2)에 속하는 복수의 Y 전극 중 하나의 Y 전극(YG2)과 제2 행 그룹(G2)에 속하는 복수의 X 전극 중 하나의 X 전극(XG2)만을 도시하였으며, 하나의 Y 전극(YG1)과 하나의 X 전극(XG1)에 의해 형성되는 용량성 성분을 패널 커패시터(Cp_up)로 도시하였고, 하나의 X 전극(XG2)과 하나의 Y 전극(YG2)에 의해 형성되는 용량성 성분을 패널 커패시터(Cp_dn)로 도시하였다.
도 5에 도시한 바와 같이, 주사 전극 구동 회로(410)는 주사 구동부(411), 유지 구동부(412) 및 트랜지스터(Ynp_up, Ynp_dn)를 포함한다.
주사 구동부(411)는 주사 집적 회로(integrated circuit 이하, "주사 IC"라 함)(411a, 411b), 커패시터(CscH_up, CscH_dn), 다이오드(DscH_up, DscH_dn), 트랜지스터(YscL_up, YscL_d)를 포함한다.
주사 IC(411a, 411b)는 각각 제1 입력단과 제2 입력단을 가지며, 주사 IC(411a)의 복수의 출력단이 제1 행 그룹(G1)에 속하는 복수의 Y 전극에 연결되어 있으며, 주사 IC(411b)의 복수의 출력단이 제2 그룹(G2)에 속하는 복수의 Y 전극에 연결되어 있다. 이때, 주사 IC(411a)의 출력단의 개수가 제1 행 그룹(G1)에 속하는 Y 전극의 개수보다 적은 경우에는 복수의 주사 IC(411a)가 사용될 수 있으며, 주사 IC(411b)의 출력단의 개수가 제2 행 그룹(G2)에 속하는 Y 전극의 개수보다 적은 경우에는 복수의 주사 IC(411b)가 사용될 수 있다. 이러한 주사 IC(411a)는 트랜지스터(Sch_up, Scl_up)를 포함하며, 주사 IC(411b)는 트랜지스터(Sch_dn, Scl_dn)를 포함한다. 트랜지스터(Sch_up)의 소스와 트랜지스터(Scl_up)의 드레인은 패널 커패 시터(Cp_up)의 Y 전극에 연결되어 있고, 트랜지스터(Sch_up)의 드레인이 제1 입력단에 연결되어 있고, 트랜지스터(Scl_up)의 드레인이 제2 입력단에 연결되어 있다. 마찬가지로, 트랜지스터(Sch_dn)의 소스와 트랜지스터(Scl_dn)의 드레인은 패널 커패시터(Cp_dn)의 Y 전극에 연결되어 있고, 트랜지스터(Sch_dn)의 드레인이 제1 입력단에 연결되어 있고, 트랜지스터(Scl_dn)의 드레인이 제2 입력단에 연결되어 있다.
그리고 VscH 전압을 공급하는 전원(VscH)에 다이오드(DscH_up, DscH_dn)의 애노드가 각각 연결되어 있다. 다이오드(DscH_up)의 캐소드는 주사 IC(411a)의 제1 입력단에 연결되어 있고, 다이오드(DscH_dn)의 캐소드는 주사 IC(411b)의 제1 입력단에 연결되어 있다. 커패시터(CscH_up)는 주사 IC(411a)의 제1 입력단과 제2 입력단 사이에 연결되어 있으며, 커패시터(CscH_dn)는 주사 IC(411b)의 제1 입력단과 제2 입력단 사이에 연결되어 있다. 트랜지스터(YscL_up)의 소스가 VscL1 전압을 공급하는 전원(VscL1)에 연결되어 있고, 트랜지스터(YscL_up)의 드레인이 주사 IC(411a)의 제2 입력단에 연결되어 있다. 그리고 트랜지스터(YscL_dn)의 소스가 전원(VscL1)에 연결되어 있고, 트랜지스터(YscL_dn)의 드레인이 주사 IC(411b)의 제2 입력단에 연결되어 있다. 이때, 트랜지스터(YscL_up, YscL_dn)가 턴온되어 커패시터(CscH_up, CscH_dn)에는 각각 (VscH1-VscL1) 전압이 충전된다. 이러한 주사 IC(411a, 411b)는 어드레스 기간에서 주사 동작을 수행하는 경우에 제2 입력단의 전압을 복수의 Y 전극에 순차적으로 인가하거나 제1 입력단의 전압을 복수의 Y 전극에 순차적으로 인가할 수 있다.
그리고 유지 구동부(412)는 트랜지스터(Yr, Yf, Ys, Yg), 에너지 회수용 전원으로 동작하는 소스 커패시터(Cerc), 인덕터(Ly) 및 다이오드(Dr, Df, D1, D2)를 포함한다. 노드(N)에 트랜지스터(Ys)의 소스, 트랜지스터(Yg)의 드레인 및 인덕터(Ly)의 제1단이 연결되어 있으며, 트랜지스터(Ys)의 드레인은 유지 방전 펄스의 하이 레벨 전압(Vs)을 공급하는 전원(Vs)에 연결되어 있고, 트랜지스터(Yg)의 소스는 유지 방전 펄스의 로우 레벨 전압(0V)을 공급하는 접지단에 연결되어 있다. 그리고 인덕터(Ly)의 제2단에 트랜지스터(Yr)의 소스 및 트랜지스터(Yf)의 드레인이 연결되어 있다. 트랜지스터(Yr)의 드레인 및 트랜지스터(Yf)의 소스는 각각 소스 커패시터(Cerc)에 연결되어 있다. 이때, 소스 커패시터(Cerc)에는 유지 방전 펄스의 하이 레벨 전압(Vs)과 로우 레벨 전압(0V)의 절반에 해당하는 Vs/2 전압이 충전되어 있다. 이러한 커패시터(Cerc)는 스위칭 모드 전원 공급 장치(switching mode power supply, SMPS)의 출력단에 연결될 수도 있다. 이어서, 트랜지스터(Yr)의 소스에 다이오드(Dr)의 애노드가 연결되어 있고, 인덕터(Ly)의 제2단에 다이오드(Dr)의 캐소드가 연결되어 있으며, 트랜지스터(Yf)의 드레인에 다이오드(Df)의 캐소드가 연결되어 있고, 인덕터(Ly)의 제2단에 다이오드(Df)의 애노드가 연결되어 있다. 이때,다이오드(Dr)는 트랜지스터(Yr)의 턴온 시에 Y 전극의 전압을 증가시키는 상승 경로를 형성하며, 다이오드(Df)는 트랜지스터(Yf)의 턴온 시에 Y 전극의 전압을 감소시키는 하강 경로를 형성한다. 이때, 트랜지스터(Yr, Yf)가 바디 다이오드를 가지지 않는다면 다이오드(Dr, Df)가 제거될 수도 있다. 한편, 도 5와 달리, 다이오드(Dr)는 커패시터(Cerc)와 트랜지스터(Yr)의 드레인 사이에 연결될 수 있으며, 다이오드(Df)는 커패시터(Cerc)와 트랜지스터(Yf)의 소스 사이에 연결될 수도 있다.
그리고 전원(Vs)과 인덕터(Ly)의 제2단 사이 및 접지단과 인덕터(Ly)의 제2단 사이에는 인덕터(Ly)의 제2단 전위를 클램핑하는 다이오드(D1, D2)가 형성될 수 있다. 노드(N)와 패널 커패시터(Cp_up)의 Y 전극 사이에 트랜지스터(Xnp_up)가 연결되어 있으며, 노드(N)와 패널 커패시터(Cp_dn)의 Y 전극 사이에 트랜지스터(Ynp_dn)가 연결되어 있다. 즉, 트랜지스터(Ynp_up)의 드레인이 노드(N)에 연결되어 있고, 트랜지스터(Ynp_up)의 소스가 패널 커패시터(Cp_up)의 X 전극에 연결되어 있다. 그리고 트랜지스터(Ynp_dn)의 드레인이 노드(N)에 연결되어 있고, 트랜지스터(Ynp_dn)의 소스가 패널 커패시터(Cp_dn)의 Y 전극에 연결되어 있다.
다음으로, 도 5에 도시된 주사 전극 구동 회로(510)를 이용하여 Y 전극에 구동 파형을 인가하는 동작 과정을 도 6, 도 7a 및 도 7b를 참고로 하여 상세하게 설명한다.
도 6은 본 발명의 제1 실시 예에 따른 플라즈마 표시 장치의 구동 파형을 나타낸 도면이고, 도 7a 내지 도 7c는 각각 도 6의 구동 파형을 생성하기 위한 주사 전극 구동 회로의 동작 과정을 나타낸 도면이다. 도 6에서는 설명의 편의상 하나의 서브필드(SFk)에서 제1 행 그룹(G1)의 제1 및 제2 부그룹(G11, G12)과 제2 행 그룹(G2)의 제7 및 제8 부그룹(G27, G28)만을 도시하였다.
도 6에 나타낸 바와 같이, 제1 행 그룹(G1)의 제k 서브필드(SFk) 중 제1 부 그룹(G11)의 어드레스 기간(EAk11)에서는 제1 및 제2 행 그룹(G1, G2)의 X 전극에 기준 전압(도 6에서는 0V 전압)을 인가한 상태에서, 트랜지스터(YscL_up)를 턴온하여 도 7a에 도시된 바와 같이, 패널 커패시터(Cp_up), 트랜지스터(Scl_up), 트랜지스터(YscL_up) 및 전원(VscL1)의 경로를 통해 제1 부그룹(G11)의 Y 전극(YG1)에 VscL1 전압의 주사 펄스를 인가한다. 이때, VscL1 전압의 주사 펄스가 인가된 Y 전극(YG1)에 의해 형성된 발광 셀에서 비발광 셀로 선택할 셀의 A 전극에 Va 전압을 가지는 어드레스 펄스를 인가한다. 그리고 주사 펄스가 인가되지 않은 제1 행 그룹(G1)의 Y 전극에는 VscL1 전압보다 높은 VscH1 전압이 인가되고 어드레스 펄스가 인가되지 않은 A 전극에는 기준 전압이 인가된다. 그러면, 주사 펄스의 VscL1 전압과 어드레스 펄스의 Va 전압이 인가된 발광 셀에서 소거 방전이 일어나서, X 전극(XG1)과 Y 전극(YG1)에 형성된 벽 전하가 소거되어 비발광 셀로 설정된다.
그리고 제1 부그룹(G11)의 어드레스 기간(EAk11)에서는 트랜지스터(Sch_dn) 또한 턴온되어 도 7a에 도시된 바와 같이, 트랜지스터(Sch_dn) 및 패널 커패시터(Cp_dn)의 경로를 통해 제2 행 그룹(G2)의 Y 전극에는 VscH 전압이 인가된다.
한편, 설명의 편의상 도 6에서는 어드레스 기간(EAk11)에서 하나의 Y 전극(YG1)에 주사 펄스가 인가되는 것을 나타냈지만, 어드레스 기간(EAk11)에서 주사 전극 구동부(400)는 제1 부그룹(G11)에 속하는 복수의 Y 전극 중 주사 펄스가 인가 될 Y 전극을 순차적으로 선택한다. 예를 들어, 싱글 구동에서는 수직 방향으로 배열된 순서대로 Y 전극을 선택할 수 있다. 그리고 하나의 Y 전극이 선택되는 경우, 어드레스 전극 구동부(300)는 해당 Y 전극에 의해 형성되는 방전 셀 중 발광 셀을 선택한다. 즉, 어드레스 전극 구동부(300)는 A 전극(A1~Am) 중 Va 전압의 어드레스 펄스가 인가될 셀을 선택한다.
이어서, 제1 부그룹(G11)의 유지 기간(Sk11)에서는 제1 행 그룹(G1)의 복수의 X 전극과 제1 내지 제8 부그룹(G11~G18)의 Y 전극에 하이 레벨 전압(도 6에서는 Vs 전압)과 로우 레벨 전압(도 6에서는 0V 전압)을 가지는 유지 방전 펄스를 반대 위상으로 인가하여 제1 부그룹(G11)의 발광 셀을 유지 방전시킨다. 여기서, 직전 서브필드(SF(k-1))에서 발광 셀 상태였던 셀 중에서 어드레스 기간(EAk11)에서 소거 방전이 일어나지 않은 셀이 발광 셀 상태이며, 이러한 발광 셀 상태의 셀에서 유지 방전이 일어난다.
즉, 도 7b에 도시된 바와 같이, 제1 부그룹(G11)의 유지 기간(Sk11)에서는 트랜지스터(Yr, Yp_up, Scl_up)를 턴온하여, 접지단, 소스 커패시터(Cerc), 트랜지스터(Yr), 다이오드(Dr), 인덕터(Ly), 트랜지스터(Ynp_up)의 바디 다이오드, 트랜지스터(Scl_up)의 바디 다이오드 및 패널 커패시터(Cp_up)의 경로를 통해 공진이 발생하여 제1 행 그룹(G1)의 Y 전극의 전압이 증가되고(①), 트랜지스터(Yr)가 턴오프되고 트랜지스터(Ys)가 턴온되어 전원(Vs), 트랜지스터(Ys), 트랜지스터(Ynp_up)의 바디 다이오드, 트랜지스터(Scl_up)의 바디 다이오드 및 패널 커패시터(Cp_up)의 경로를 통해 제1 행 그룹(G1)의 Y 전극에 Vs 전압이 인가된다(②). 이어서, 트랜지스터(Ys)가 턴오프되고 트랜지스터(Yf)가 턴온되어 패널 커패시터(Cp_up), 트랜지스터(Scl_up), 트랜지스터(Ynp_up), 인덕터(Ly), 다이오드(Df), 트랜지스터(Yf), 소스 커패시터(Cerc) 및 접지단의 경로로 공진이 발생하여 제1 행 그룹(G1)의 복수의 Y 전극의 전압이 감소되고(③), 트랜지스터(Yf)를 턴오프하고 트랜지스터(Yg)가 턴온되어 패널 커패시터(Cp_up), 트랜지스터(Scl_up, Ynp_up, Yg) 및 접지단의 경로를 통해 제1 행 그룹(G1)의 복수의 Y 전극에 0V 전압이 인가된다(④). 이와 같은 경로(①-④)가 해당 서브필드의 가중치에 해당하는 횟수만큼 반복되어 Y 전극에 Vs 전압과 0V 전압을 교대로 인가한다. 그리고 Y 전극에 Vs 전압이 인가될 때 X 전극에 0V 전압을 인가하고, Y 전극에 0V 전압이 인가될 때 X 전극에 Vs 전압을 인가한다.
그리고 제1 부그룹(G11)의 유지 기간(Sk11) 동안 제8 부그룹(G28)의 어드레스 기간(EAk28)이 수행된다. 어드레스 기간(EAk28)에서는 제2 행 그룹(G2)의 X 전극에 기준 전압을 인가한 상태에서, 트랜지스터(Ynp_dn)를 턴오프하고, 트랜지스터(YscL_dn)를 턴온하여 도 7b에 도시된 바와 같이, 패널 커패시터(Cp_up), 트랜지스터(Scl_2), 트랜지스터(YscL_dn) 및 전원(VscL1)의 경로를 통해 제8 부그룹(G11)의 Y 전극에 VscL1 전압의 주사 펄스를 인가한다. 이때, VscL1 전압의 주사 펄스가 인가된 Y 전극에 의해 형성된 발광 셀에서 비발광 셀로 선택할 셀의 A 전극에 Va 전압을 가지는 어드레스 펄스를 인가한다. 그리고 주사 펄스가 인가되지 않은 제2 행 그룹(G2)의 Y 전극에는 VscL1 전압보다 높은 VscH1 전압이 인가되고 어드레스 펄스가 인가되지 않은 A 전극에는 기준 전압이 인가된다. 그러면, 주사 펄스의 VscL1 전압과 어드레스 펄스의 Va 전압이 인가된 발광 셀에서 소거 방전이 일어나서, X 전극과 Y 전극에 형성된 벽 전하가 소거되어 비발광 셀로 설정된다.
이어서, 제2 행 그룹(G2)의 제8 부그룹(G28)의 유지 기간(Sk28)이 수행된다. 유지 기간(Sk28)에서는 제2 행 그룹(G2)의 복수의 X 전극과 제2 행 그룹(G2)의 복수의 Y 전극에 각각 유지 방전 펄스가 반대 위상으로 인가되어 발광 셀에서 유지 방전이 일어난다. 이러한 유지 기간(Sk28)에서는 도 7c에 도시된 바와 같이, 트랜지스터(Yp_up)를 턴오프하고 트랜지스터(Yr, Yp_dn, Scl_dn)를 턴온하여, 접지단, 소스 커패시터(Cerc), 트랜지스터(Yr), 다이오드(Dr), 인덕터(Ly), 트랜지스터(Ynp_dn)의 바디 다이오드, 트랜지스터(Scl_dn)의 바디 다이오드 및 패널 커패시터(Cp_dn)의 경로를 통해 공진이 발생하여 제2 행 그룹(G2)에 속하는 Y 전극의 전압이 증가되고(①'), 트랜지스터(Yr)가 턴오프되고 트랜지스터(Ys)가 턴온되어 전원(Vs), 트랜지스터(Ys), 트랜지스터(Ynp_dn)의 바디 다이오드, 트랜지스터(Scl_2)의 바디 다이오드 및 패널 커패시터(Cp_dn)의 경로를 통해 제2 행 그룹(G2)의 Y 전극에 Vs 전압이 인가된다(②). 이어서, 트랜지스터(Ys)가 턴오프되고 트랜지스터(Yf)가 턴온되 어 패널 커패시터(Cp_dn), 트랜지스터(Scl_dn), 트랜지스터(Ynp_dn), 인덕터(Ly), 다이오드(Df), 트랜지스터(Yf), 소스 커패시터(Cerc) 및 접지단의 경로로 공진이 발생하여 제2 행 그룹(G2)의 복수의 Y 전극의 전압이 감소되고(③), 트랜지스터(Yf)를 턴오프하고 트랜지스터(Yg)가 턴온되어 패널 커패시터(Cp_dn), 트랜지스터(Scl_dn, Ynp_dn, Yg) 및 접지단의 경로를 통해 제2 행 그룹(G2)의 복수의 Y 전극에 0V 전압이 인가된다(④). 이와 같은 경로(①'-④')가 해당 서브필드의 가중치에 해당하는 횟수만큼 반복되어 제2 행 그룹(G2)의 Y 전극에 Vs 전압과 0V 전압을 교대로 인가한다. 그리고 제2 행 그룹(G2)의 Y 전극에 Vs 전압이 인가될 때 제2 행 그룹(G2)의 X 전극에 0V 전압을 인가하고, 제2 행 그룹(G2)의 Y 전극에 0V 전압이 인가될 때 제2 행 그룹(G2)의 X 전극에 Vs 전압을 인가한다.
그리고 유지 기간(Sk28)이 수행되는 동안 제1 행 그룹(G1)의 제2 부그룹(G12)의 어드레스 기간(EAk12)이 수행되며, 어드레스 기간(EAk12)에서는 제1 행 그룹(G1)의 X 전극에 기준 전압(도 6에서는 0V 전압)을 인가한 상태에서, 트랜지스터(YscL_up)를 턴온하여 도 7c에 도시된 바와 같이, 패널 커패시터(Cp_up), 트랜지스터(Scl_up), 트랜지스터(YscL_up) 및 전원(VscL1)의 경로를 통해 제2 부그룹(G12)의 Y 전극에 VscL1 전압의 주사 펄스를 인가한다. 이때, VscL1 전압의 주사 펄스가 인가된 Y 전극에 의해 형성된 발광 셀에서 비발광 셀로 선택할 셀의 A 전극에 Va 전압을 가지는 어드레스 펄스를 인가한다. 그리고 주사 펄스가 인가되지 않은 제1 행 그룹(G1)의 Y 전극에는 VscL1 전압보다 높은 VscH1 전압이 인가되고 어드레스 펄스가 인가되지 않은 A 전극에는 기준 전압이 인가된다. 그러면, 주사 펄스의 VscL1 전압과 어드레스 펄스의 Va 전압이 인가된 발광 셀에서 소거 방전이 일어나서, X 전극과 Y 전극에 형성된 벽 전하가 소거되어 비발광 셀로 설정된다.
이와 같은 방식으로 제1 행 그룹(G1)의 나머지 부그룹(G12~G18)에 대한 어드레스 기간(EAk13~EAk18), 제1 행 그룹(G1)의 나머지 부그룹(G12~G18)에 대한 유지 기간(Sk13~Sk18), 제2 행 그룹(G2)의 나머지 부그룹(G27~G21)에 대한 어드레스 기간(EAk27~EAk21) 및 제2 행 그룹(G2)의 나머지 부그룹(G27~G21)에 대한 유지 기간(Sk27~Sk21)이 수행된다.
이와 같이, 본 발명의 제1 실시 예에 따른 주사 전극 구동 회로는 유지 구동부(413)의 각 구동 소자들을 1개씩만 사용하여도 어느 하나의 행 그룹(예를 들면, G1)의 Y 전극에 유지 방전 펄스를 인가할 때, 다른 하나의 행 그룹(예를 들면, G2)의 Y 전극에 주사 펄스를 인가할 수 있으며, 다른 하나의 행 그룹(예를 들면, G2)의 Y 전극에 유지 방전 펄스를 인가할 때, 어느 하나의 행 그룹(예를 들면, G1)의 Y 전극에 주사 펄스를 인가할 수 있다.
한편, 본 발명의 제1 실시 예에 따른 구동 방법에서는 리셋 기간(R)에서 모 든 방전 셀을 초기화하여 발광 셀 상태로 설정하기 위해, 리셋 방전을 강한 방전으로 수행해야 한다. 이 경우, 블랙 화면이 밝게 보여서 명암비가 저하되는 문제점이 있다. 또한, 리셋 기간(R)만으로 모든 방전 셀을 발광 셀로 설정할 수 있을 만큼의 벽 전하를 형성하기가 힘들다. 아래에서는 명암비를 향상시킬 수 있으면서 소거 방전이 안정적으로 일어날 수 있는 방법에 대하여 도 8을 참조하여 상세하게 설명한다.
도 8은 본 발명의 제2 실시 예에 따른 플라즈마 표시 장치의 구동 방법을 나타낸 도면이다.
도 8에 나타낸 바와 같이, 본 발명의 제2 실시 예에 따른 구동 방법은 제1 실시 예와 유사하다. 단, 제1 실시 예와 달리, 제1 서브필드(SF1')의 어드레스 기간(WA11, WA12)에서는 선택적 기입 방식을 사용한다. 이와 같이, 선택적 기입 방식의 어드레스 기간(WA11, WA12)을 가지는 서브필드(SF1')에서는 어드레스 기간(WA11, WA12) 직전에 발광 셀을 비발광 셀로 초기화하는 리셋 기간(R')이 형성된다. 즉, 본 발명의 제1 실시 예에서 선택적 소거 방식의 어드레스 기간(EA111~EAL18, EA121~EAL28) 직전의 리셋 기간(R)에서는 방전 셀을 발광 셀 상태로 초기화하지만, 선택적 기입 방식의 어드레스 기간(WA11, WA12) 직전의 리셋 기간(R')에서는 발광 셀을 비발광 셀로 초기화한다.
제1 서브필드(SF1')의 리셋 기간(R')에서는 방전 셀을 비발광 셀로 초기화하 기 위해서, 점진적으로 증가하는 전압과 점진적으로 감소하는 전압을 이용하여 리셋 기간을 구현할 수 있다. 즉, 리셋 기간(R')에서는 복수의 Y 전극의 전압을 점진적으로 증가시킨 후, 복수의 Y 전극의 전압을 점진적으로 감소시켜 구현할 수 있다. 즉, Y 전극의 전압이 증가하는 중에 Y 전극과 X 전극 사이에서 미약한 리셋 방전이 일어나면서 방전 셀에 벽 전하가 형성된 후, Y 전극의 전압이 감소하는 중에 Y 전극과 X 전극 사이에서 미약한 리셋 방전이 일어나면서 방전 셀에 형성된 벽 전하가 소거되어 비발광 셀로 초기화될 수 있다. 이로 인해 리셋 기간(R')에서는 강한 방전이 일어나지 않으므로 명암비를 높일 수 있다.
그리고 제1 서브필드(SF1')의 어드레스 기간(WA11)에서 제1 행 그룹(G1)의 방전 셀 중 발광 셀로 설정할 방전 셀을 기입 방전시켜서 벽 전하를 형성하고, 어드레스 기간(WA12)에서는 제2 행 그룹(G2)의 방전 셀 중 발광 셀로 설정할 방전 셀을 기입 방전시켜서 벽 전하를 형성한다.
이어서, 유지 기간(S1)에서는 제1 및 제2 행 그룹(G1, G2)의 발광 셀을 유지 방전시킨다.
그리고 제2 내지 제L 서브필드(SF2-SFL)에서의 구동 방법은 도 3에 도시된 제1 내지 제L 서브필드(SF1~SFL)에서의 구동 방법과 동일하다. 따라서, 본 발명의제2 실시 예에 따른 구동 방법을 구현하기 위해서는 도 6에 도시된 주사 전극 구동 회로(410)에서 제1 서브필드(SF1')의 구동 파형을 인가할 수 있는 회로 소자만 더 추가되면 된다. 아래에서는 본 발명의 제2 실시 예에 따른 구동 방법을 구현할 수 있는 주사 전극 구동 회로에 대해 도 9를 참고로 하여 상세하게 설명한다.
도 9는 본 발명의 제2 실시 예에 따른 주사 전극 구동 회로를 나타낸 도면이다.
도 9에 나타낸 바와 같이, 주사 전극 구동 회로(410')는 리셋 구동부(413) 및 트랜지스터(Yscl, Ysc2)가 더 추가된다는 점을 제외하면 도 6에 도시된 주사 전극 구동 회로(410)와 유사하다. 구체적으로, 리셋 구동부(413)는 트랜지스터(Yset, Ypp, Yfr_up, Yfr_dn), 제너 다이오드(ZD_up, ZD_dn), 커패시터(Cset) 및 다이오드(Dset)를 포함하며, 제1 서브필드(Sf1')의 리셋 기간 동안 주사 회로(411a, 411b)의 제2 입력단을 통하여 복수의 Y 전극에 전압이 점진적으로 증가하고 점진적으로 감소하는 리셋 파형을 인가한다. (Vset-Vs) 전압을 공급하는 전원(Vset-Vs)에 드레인이 연결된 트랜지스터(Yset)의 소스가 노드(N)에 연결되어 있고, 노드(N)에 트랜지스터(Ypp)의 드레인이 연결되어 있다. 트랜지스터(Ypp)의 드레인에 제1단이 연결되어 있는 커패시터(Cset)의 제2단이 전원(Vset-Vs) 및 트랜지스터(Yset)에 연결되어 있으며, 이 커패시터(Cset)는 트랜지스터(Yg)가 턴온될 때 (Vset-Vs) 전압으로 충전된다. 그리고 트랜지스터(Yset)의 바디 다이오드로 인한 전류를 차단하기 위해 트랜지스터(Yset)의 바디 다이오드와 반대 방향으로 다이오드(Dset)가 연결되어 있다.
그리고 주사 IC(411a)의 제2 입력단에 트랜지스터(Yfr_up)의 드레인이 연결되어 있고, 주사 IC(411b)의 제2 입력단에 트랜지스터(Yfr_dn)의 드레인이 연결되어 있다. 트랜지스터(Yfr_up)의 소스는 트랜지스터(Ysc1, Ysc2)에 각각 연결되어 있으며, 트랜지스터(Yfr_dn)의 소스 또한 트랜지스터(Ysc1, Ysc2)에 각각 연결되어 있다. 트랜지스터(Ysc1)의 드레인은 VscL1 전압을 공급하는 전원(VscL1)에 연결되어 있고, 트랜지스터(Ysc2)의 드레인은 VscL2 전압을 공급하는 전원(VscL2)에 연결되어 있다. 그리고 본 발명의 제1 실시 예와 달리, 트랜지스터(YscL_up, YscL_dn)의 소스가 각각 트랜지스터(Ysc1, Ysc2)의 접점에 연결되어 있다. 즉, 제1 서브필드(SF1') 및 제2 서브필드(SF2)는 발광 셀과 비발광 셀을 선택하기 위한 방식으로 서로 다른 방식을 사용하므로, 이에 대응하여 제1 서브필드(SF1')의 리셋 기간의 하강 기간 및 어드레스 기간에서는 트랜지스터(Ysc2)가 턴온되며, 제2 서브필드(SF2)의 리셋 기간 및 어드레스 기간에서는 트랜지스터(Ysc1)가 턴온된다.
이어서, 제1 서브필드(SF1')에서의 주사 전극 구동 회로(410')의 동작에 대해 도 10을 참고로 하여 상세하게 설명한다.
도 10은 도 8에 도시된 제1 서브필드(SF1')의 구동 파형을 나타낸 도면이다.
도 10에 나타낸 바와 같이, 제1 서브필드(SF1')의 리셋 기간(R)에서는 제1 및 제2 행 그룹(G1, G2)의 복수의 X 전극에 기준 전압(도 10에서는 0V)을 인가한 상태에서, 트랜지스터(Ys, Ynp_up, Ynp_dn)을 턴온시킨다. 그러면, 전원(Vs), 트랜지스터(Ys), 트랜지스터(Ypp)의 바디 다이오드, 트랜지스터(Ynp_up)의 바디 다이오드, 트랜지스터(Scl_up)의 바디 다이오드 및 패널 커패시터(Cp_up)의 경로를 통하여 제1 행 그룹(G1)에 속하는 복수의 Y 전극에 Vs 전압이 인가된다. 또한 전원(Vs), 트랜지스터(Ys), 트랜지스터(Ypp)의 바디 다이오드, 트랜지스터(Ynp_dn)의 바디 다 이오드, 트랜지스터(Scl_dn)의 바디 다이오드 및 패널 커패시터(Cp_dn)의 경로를 통하여 제2 행 그룹(G2)에 속하는 복수의 Y 전극에 Vs 전압이 인가된다. 이어서, 트랜지스터(Ys, Ynp_up, Ynp_dn)가 턴온된 상태에서 트랜지스터(Yset)를 턴온시킨다. 그러면, 전원(Vs), 트랜지스터(Ys), 커패시터(Cset), 트랜지스터(Yset), 트랜지스터(Ynp_up)의 바디 다이오드, 트랜지스터(Scl_up)의 바디 다이오드 및 패널 커패시터(Cp_up)의 경로 및 전원(Vs), 트랜지스터(Ys), 커패시터(Cset), 트랜지스터(Yset), 트랜지스터(Ynp_dn)의 바디 다이오드, 트랜지스터(Scl_dn)의 바디 다이오드 및 패널 커패시터(Cp_dn)의 경로를 통하여 제1 및 제2 행 그룹(G1, G2)에 속하는 복수의 Y 전극의 전압을 Vs 전압에서 Vset 전압까지 점진적으로 증가된다. 그러면, Y 전극의 전압이 증가하는 중에 Y 전극과 X 전극 사이에서 미약한 리셋 방전이 일어나면서 모든 행 그룹(G1, G2)의 방전 셀에 벽 전하가 형성된다. 그런 후에, 트랜지스터(Ys, Ynp_up, Ynp_dn)가 턴온된 상태에서, 트랜지스터(Ypp)를 턴온시키고 트랜지스터(Yset)를 턴온시킨다. 그러면, 패널 커패시터(Cp_up), 트랜지스터(Scl_up, Ynp_up, Ypp), 트랜지스터(Ys)의 바디 다이오드 및 전원(Vs)의 경로 및 패널 커패시터(Cp_dn), 트랜지스터(Scl_dn, Ynp_dn, Ypp), 트랜지스터(Ys)의 바디 다이오드 및 전원(Vs)의 경로를 통해 제1 및 제2 행 그룹(G1, G2)에 속하는 복수의 Y 전극에 Vs 전압이 인가된다. 이어서, 트래지스터(Ynp_up, Ynp_dn)가 턴온된 상태에서 트랜지스터(Ysc2, Yfr_up, Yfr_dn)를 턴온시키고 트랜지스터(Ys)를 턴오프시킨다. 그러면, 패널 커패시터(Cp_up), 트랜지스터(Scl_up), 제너 다이오드(ZD_up), 트랜지스터(YscL_up, Ysc2) 및 전원(VscL2)의 경로 및 패널 커패시터(Cp_dn), 트랜지스터(Scl_dn), 제너 다이오드(ZD_dn), 트랜지스터(YscL_dn, Ysc2) 및 전원(VscL2)의 경로를 통해 제1 및 제2 행 그룹(G1, G2)의 복수의 Y 전극의 전압이 Vs 전압에서 Vnf 전압까지 점진적으로 감소된다. 그리고 제1 및 제2 행 그룹(G1, G2)의 복수의 Y 전극의 전압이 Vs 전압에서 Vnf 전압까지 점진적으로 감소하는 중에 제1 및 제2 행 그룹(G1, G2)의 복수의 X 전극에 Vb 전압이 인가된다. 이와 같이, Y 전극의 전압이 감소하는 중에 Y 전극과 X 전극 사이에서 미약한 리셋 방전이 일어나면서 제1 및 제2 행 그룹(G1, G2)의 복수의 방전 셀에 형성된 벽 전하가 소거되어 비발광 셀로 초기화된다. 일반적으로 (Vnf-Vs) 전압의 크기는 Y 전극과 X 전극 사이의 방전 개시 전압 근처로 설정된다. 그러면 Y 전극과 X 전극 사이의 벽 전압이 거의 0V가 되어, 어드레스 기간에서 기입 방전이 일어나지 않은 비발광 셀이 유지 기간에서 오방전하는 것을 방지할 수 있다.
어드레스 기간(WA11)에서는 트랜지스터(Ysc2, Scl_up)가 턴온된 상태에서, 트랜지스터(YscL_up, Sch_dn)를 턴온하고, 트랜지스터(Ynp_up, Ynp_dn, Yfr_up, Yfr_dn, Scl_dn)를 턴오프한다. 그러면, 패널 커패시터(Cp_up), 트랜지스터(Scl_up, Ysc2) 및 전원(VscL2)의 경로를 통해 제1 행 그룹(G1)에 속하는 Y 전극(YG1)에 VscL2 전압을 가지는 주사 펄스가 인가된다. 주사 펄스가 인가되지 않는 제1 행 그룹(G1)의 나머지 주사 전극에는 주사 펄스의 전압보다 높은 VscH2 전압이 인가되고, 도시하지는 않았지만 어드레스 펄스가 인가되지 않는 A 전극에는 기준 전압을 인가한다. 또한 전원(VscH), 트랜지스터(Sch_dn) 및 패널 커패시터(Cp_dn)의 경로를 통해 제2 행 그룹(G2)의 복수의 Y 전극에는 VscH2 전압이 인가된다. 그리고 어드레스 기간(WA11)에서 제1 및 제2 행 그룹(G1, G2)의 복수의 X 전극에 Vs 전압이 인가되며, 주사 펄스가 인가된 Y 전극(YG1)에 의해 형성되는 제1 행 그룹(G1)의 방전 셀 중 발광할 방전 셀의 A 전극에 양의 전압을 가지는 어드레스 펄스(도시하지 않음)를 인가한다. 그러면, 주사 펄스의 VscL2 전압과 어드레스 펄스의 양의 전압이 인가된 방전 셀에서 기입 방전이 일어나 X 전극과 Y 전극에 벽 전압이 형성되어 발광 셀로 된다.
이어서, 어드레스 기간(WA12)에서는 트랜지스터(Ysc2)가 턴온된 상태에서, 트랜지스터(Sch_up, YscL_dn, Scl_dn)를 턴온하고, 트랜지스터(Scl_up, sch_dn, YscL_up)를 턴오프한다. 그러면, 패널 커패시터(Cp_dn), 트랜지스터(Scl_dn), 트랜지스터(YscL_dn), 트랜지스터(Ysc2) 및 전원(YscL2)의 경로를 통해 제2 행 그룹(G2)의 Y 전극에 VscL2 전압의 주사 펄스가 인가된다. 그리고 어드레스 기간(WA12)에서 전원(VscH), 트랜지스터(Sch_up) 및 패널 커패시터(Cp_up)의 경로를 통해 제1 행 그룹(G1)의 Y 전극에는 VscH 전압이 인가된다. 또한 주사 펄스가 인가되지 않는 제2 행 그룹(G2)의 나머지 주사 전극에는 주사 펄스의 전압보다 높은 VscH2 전압이 인가 된다. 그리고 어드레스 기간(WA12) 동안 제1 및 제2 행 그룹(G1, G2)의 복수의 X 전극에 Vs 전압이 인가되며, 주사 펄스가 인가된 Y 전극에 의해 형성되는 방전 셀 중 발광할 방전 셀의 A 전극에 양의 전압을 가지는 어드레스 펄스를 인가한다. 그러면, 발광 셀 상태의 셀에서 기입 방전이 일어나 발광 셀로 설정된다.
이어서, 트랜지스터(Scl_dn)가 턴온된 상태에서, 유지 기간(S1)에서는 트랜지스터(Scl_up, Ynp_up, Ynp_dn)을 턴온시킨다. 그리고 트랜지스터(Scl_dn, Scl_up, Ynp_up, Ynp_dn)가 턴온된 상태에서, 차례로 트랜지스터(Yr)를 턴온시킨 후 트랜지스터(Ys)를 턴온시키고, 이어서 트랜지스터(Yf)를 턴온시킨 후 트랜지스터(Yg)를 턴온시킨다. 이렇게 하여, 제1 및 제2 행 그룹(G1, G2)의 복수의 Y 전극에 복수의 유지 방전 펄스를 인가한다. 그리고 제1 및 제2 행 그룹(G1, G2)의 복수의 X 전극에 Vs 전압과 0V 전압을 가지는 유지 방전 펄스를 제1 및 제2 행 그룹(G1, G2)의 복수의 Y 전극에 인가되는 유지 방전 펄스와 반대 위상으로 인가한다. 즉, 제1 및 제2 행 그룹(G1, G2)의 복수의 Y 전극에 0V 전압이 인가되는 동안 제1 및 제2 행 그룹(G1, G2)의 복수의 X 전극에 Vs 전압이 인가되고, 제1 및 제2 행 그룹(G1, G2)의 복수의 Y 전극에 Vs 전압이 인가되는 동안 제1 및 제2 행 그룹(G1, G2)의 복수의 X 전극에 0V 전압이 인가된다. 그러면, 제1 및 제2 행 그룹(G1, G2)의 발광 셀에서 유지 방전이 일어난다.
그리고 제2 내지 제L 서브필드(SF2-SFL)에서 Y 전극(Y1~Yn)과 X 전극(X1~Xn) 및 A 전극(A1~Am)에는 도 6에 도시된 구동 파형과 동일한 구동 파형이 인가되며, 도 7a 내지 도 7c에 도시된 경로와 동일한 경로를 통하여 제2 내지 제L 서브필드(SF2-SFL)에서 Y 전극(Y1~Yn)과 X 전극(X1~Xn) 및 A 전극(A1~Am)에 해당하는 구동 파형이 인가된다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 설명한 바와 같이 본 발명에 의하면, 복수의 행 전극을 제1 및 제2 행 그룹으로 나누고, 각 그룹의 행 전극을 다시 복수의 부그룹으로 나눈다. 그리고 한 필드의 각 서브필드에서 제1 및 제2 행 그룹의 각 부그룹에 대한 어드레스 기간이 수행되며, 각 부그룹의 어드레스 기간 사이에서 유지 기간이 수행된다. 또한 제1 행 그룹의 각 부그룹에 대한 유지 기간이 수행되는 동안 제2 행 그룹의 각 부그룹에 대한 어드레스 기간이 수행되며, 제2 행 그룹의 각 부그룹에 대한 어드레스 기간 동안 제1 행 그룹의 각 부그룹에 대한 유지 기간이 수행된다. 이처럼, 각 부그룹의 유지 기간 사이에 어드레스 기간이 형성되어 유지 기간에서 형성된 프라이밍 입자를 어드레스 기간에서 충분히 활용할 수 있으므로, 주사 펄스의 폭을 짧게 하여 고속 주사를 할 수 있으며, 유지 방전 펄스 수가 많은 서브필드에서 주사 펄스 및 어드레스 펄스의 폭을 더 짧게 할 수 있으며, 어드레스 기간 동안 유지 기간을 수행할 수 있으므로 한 서브필드의 길이를 줄일 수 있다. 또한 유기 기간의 동작을 위한 회로 소자를 1개씩만 사용하여 제1 및 제2 행 그룹을 각각 구동함으로써, 회로 소자 가격을 절감시킬 수 있다.

Claims (12)

  1. 제1 전극과 제2 전극에 의해 각각 정의되는 복수의 행 전극,
    상기 복수의 제1 전극을 구동하는 제1 구동부, 그리고
    상기 복수의 행 전극 중 제1 행 그룹의 행 전극을 복수의 제1 부그룹으로 나누고, 상기 복수의 행 전극 중 상기 제2 행 그룹의 행 전극을 복수의 제2 부그룹으로 나누며, 상기 제1 구동부의 구동을 제어하는 제어부를 포함하며,
    상기 제1 구동부는,
    제1 및 제2 입력단을 가지며, 복수의 제1 출력단이 각각 상기 제1 행 그룹의 행 전극에 속하는 제1 전극에 연결되어 있는 제1 주사 집적 회로,
    제3 및 제4 입력단을 가지며, 복수의 제2 출력단이 각각 상기 제2 행 그룹의 행 전극에 속하는 제1 전극에 연결되어 있는 제2 주사 집적 회로,
    상기 제1 주사 집적 회로의 제2 입력단에 제1단이 연결되어 있는 제1 트랜지스터,
    상기 제2 주사 집적 회로의 제2 입력단에 제1단이 연결되어 있는 제2 트랜지스터, 그리고
    상기 제1 및 제2 트랜지스터의 각 제2단에 연결되어 있으며, 제1 전압과 상기 제1 전압보다 낮은 제2 전압을 상기 제1 주사 집적 회로의 제2 입력단 및 상기 제2 주사 집적 회로의 제4 입력단으로 공급하는 유지 구동부
    를 포함하는 플라즈마 표시 장치.
  2. 제1항에 있어서,
    상기 제어부는,
    복수의 서브필드 중 연속하는 복수의 제1 서브필드 각각에서, 상기 제1 및 제2 트랜지스터를 교대로 턴온 상태로 설정하며,
    상기 제1 구동부는,
    상기 제1 트랜지스터가 턴온 상태로 설정되는 복수의 제1 기간 동안 상기 제2 행 그룹에 속하는 제1 전극에 순차적으로 제3 전압을 인가하며,
    상기 제2 트랜지스터가 턴온 상태로 설정되는 복수의 제2 기간 동안 상기 제1 행 그룹에 속하는 제1 전극에 순차적으로 상기 제3 전압을 인가하는 플라즈마 표시 장치.
  3. 제2항에 있어서,
    상기 유지 구동부는,
    제1단이 상기 제1 전압을 공급하는 제1 전원에 연결되고, 제2단이 각각 상기 제1 주사 집적 회로의 제2 입력단 및 상기 제2 주사 집적 회로의 제4 입력단에 연결되어 있는 제3 트랜지스터, 그리고
    제1단이 상기 제2 전압을 공급하는 제2 전원에 연결되고, 제2단이 각각 상기 제1 주사 집적 회로의 제2 입력단 및 상기 제2 주사 집적 회로의 제4 입력단에 연결되어 있는 제4 트랜지스터
    를 포함하며,
    상기 제어부는, 상기 복수의 제1 및 제2 기간 각각에서 상기 제3 및 제4 트랜지스터를 교대로 턴온 상태로 설정하는 플라즈마 표시 장치.
  4. 제3항에 있어서,
    상기 제1 구동부는,
    상기 제3 전압을 공급하는 제3 전원과 상기 복수의 제1 주사 집적 회로의 제2 입력단 사이에 연결되어 있는 제5 트랜지스터, 그리고
    상기 제3 전원과 상기 복수의 제2 주사 집적 회로의 제2 입력단 사이에 연결되어 있는 제6 트랜지스터
    를 더 포함하는 플라즈마 표시 장치.
  5. 제3항에 있어서,
    상기 복수의 제1 기간 각각에서, 상기 제3 트랜지스터가 턴온되는 동안 상기 제1 행 그룹의 행 전극에 속하는 제2 전극에 상기 제2 전압을 인가하고, 상기 제4 트랜지스터가 턴온되는 동안 상기 제1 행 그룹의 행 전극에 속하는 제2 전극에 상기 제1 전압을 인가하며,
    상기 복수의 제2 기간 각각에서, 상기 제3 트랜지스터가 턴온되는 동안 상기 제2 행 그룹의 행 전극에 속하는 제2 전극에 상기 제2 전압을 인가하고, 상기 제4 트랜지스터가 턴온되는 동안 상기 제2 행 그룹의 행 전극에 속하는 제2 전극에 상 기 제1 전압을 인가하는 제2 구동부
    를 더 포함하는 플라즈마 표시 장치.
  6. 제5항에 있어서,
    상기 제2 구동부는,
    상기 복수의 제1 기간 각각에서 상기 제2 행 전극에 속하는 제2 전극을 소정 전압으로 바이어스하고, 상기 복수의 제2 기간 각각에서 상기 제1 행 전극에 속하는 제2 전극을 상기 소정 전압으로 바이어스하는 플라즈마 표시 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 구동부는,
    상기 복수의 제1 서브필드와 연속하여 앞에 위치하는 제2 서브필드에서,
    제3 기간 동안 상기 제1 행 그룹에 속하는 복수의 제2 전극에 순차적으로 제4 전압을 인가하고, 제4 기간 동안 상기 제2 행 그룹에 속하는 복수의 제2 전극에 순차적으로 상기 제4 전압을 인가하며,
    상기 제어부는, 상기 제3 및 제4 기간 동안 상기 제1 및 제2 트랜지스터를 턴오프 상태로 설정하는 플라즈마 표시 장치.
  8. 제7항에 있어서,
    상기 제1 구동부는,
    상기 제4 기간 이후의 각 제5 기간 동안 상기 복수의 제1 전극에 상기 제1 전압과 상기 제2 전압을 교대로 인가하며,
    상기 제어부는, 상기 제5 기간 동안 상기 제3 및 제4 트랜지스터를 턴온 상태로 설정하는 플라즈마 표시 장치.
  9. 제7항에 있어서,
    상기 제1 구동부는,
    상기 제2 서브필드에서, 상기 제3 기간 이전에 복수의 제1 전극의 전압을 점진적으로 증가시킨 후 복수의 제1 전극의 전압을 점진적으로 감소시키는 리셋 구동부
    를 더 포함하며,
    상기 제어부는, 상기 복수의 제1 전극의 전압이 점진적으로 증가되는 동안 상기 제1 및 제2 트랜지스터를 턴온 상태로 설정하고, 상기 복수의 제1 전극의 전압이 점진적으로 감소되는 동안 상기 제1 및 제2 트랜지스터를 턴오프 상태로 설정하는 플라즈마 표시 장치.
  10. 제1 전극과 제2 전극에 의해 각각 정의되는 복수의 행 전극을 구동하는 구동 장치에 있어서,
    상기 복수의 행 전극에 속하는 복수의 제1 전극에 순차적으로 주사 펄스를 인가하는 주사 구동부,
    상기 제1 행 그룹에 속하는 복수의 제1 전극에 제1단이 연결되어 있는 제1 트랜지스터,
    상기 제2 행 그룹에 속하는 복수의 제1 전극에 제1단이 연결되어 있는 제2 트랜지스터, 그리고
    상기 제1 및 제2 트랜지스터에 각 제2단이 연결되어 있으며, 상기 복수의 제1 전극에 하이 레벨 전압과 로우 레벨 전압을 가지는 유지 방전 펄스를 인가하는 유지 구동부
    를 포함하며,
    복수의 서브필드 중 연속하는 복수의 제1 서브필드 각각에서, 상기 제1 및 제2 트랜지스터를 교대로 턴온시키고,
    상기 제1 트랜지스터가 턴온되는 동안 상기 제2 행 그룹의 행 전극에 순차적으로 상기 주사 펄스를 인가하고, 상기 제2 트랜지스터가 턴온되는 동안 상기 제1 행 그룹의 행 전극에 순차적으로 상기 주사 펄스를 인가하는 구동 장치.
  11. 제10항에 있어서,
    상기 제1 트랜지스터가 턴온되는 동안 상기 제1 행 그룹의 행 전극에 속하는 복수의 제2 전극에 상기 유지 방전 펄스를 상기 제1 행 그룹의 제1 전극에 인가되는 유지 방전 펄스와 반대 위상으로 인가하며,
    상기 제2 트랜지스터가 턴온되는 동안 상기 제2 행 그룹의 행 전극에 속하는 복수의 제2 전극에 상기 유지 방전 펄스를 상기 제2 행 그룹의 제1 전극에 인가되 는 유지 방전 펄스와 반대 위상으로 인가하는 구동 장치.
  12. 제11항에 있어서,
    상기 제1 트랜지스터가 턴온되는 동안 상기 제2 행 그룹의 행 전극에 속하는 복수의 제2 전극에 제1 전압을 인가하며, 상기 제2 트랜지스터가 턴온되는 동안 상기 제1 행 그룹의 행 전극에 속하는 복수의 제2 전극에 상기 제1 전압을 인가하는 구동 장치.
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* Cited by examiner, † Cited by third party
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