KR20080033418A - Security method for data protection - Google Patents

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KR20080033418A
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알라인 페이타비
알렉산드레 크로구에넥
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아트멜 코포레이숀
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Abstract

A method and device for data security including a printed circuit board (30) and an integrated circuit (20) each having a conductive trace layer shielded by a electrical shield layer (12, 32). Tampering with either side of the device causes disturbance of a current flowing through a conductive trace layer (13) used as an electrical shield. This triggers a security circuit to erase the data stored in the integrated circuit (20) and stop data flow between the printed circuit board (30) and the integrated circuit (20).

Description

데이터 보호를 위한 보안 방법{SECURITY METHOD FOR DATA PROTECTION}Security method for data protection {SECURITY METHOD FOR DATA PROTECTION}

본 발명은 데이터 보안 장치 및 방법에 관한 것이다. The present invention relates to a data security apparatus and method.

현재 데이터 및 소프트웨어에 대한 보안을 제공해야할 필요성이 존재한다. 예를 들어, 은행 단말기에서 터치 패드를 사용하여 데이터가 입력되거나, 카드 리더(예컨대, 자기 카드 리더)에 의해 데이터를 이끌어낸다. 이들 데이터는 안전한 트랜잭션을 형성하는 데 사용된다. 이러한 트랜잭션을 위해 보안이 필요하며 데이터에 대한 액세스는 보호되어야 한다. There is a current need to provide security for data and software. For example, in a bank terminal, data is input using a touch pad, or data is drawn out by a card reader (eg, a magnetic card reader). These data are used to form a secure transaction. Security is required for these transactions and access to data must be protected.

데이터가 손상되거나, 도용되거나, 아니면 권한 없이 액세스되지 않도록 보장하기 위하여, 데이터는 일반적으로 전송 전에 암호화된다. 그러나 예를 들어 암호화되지 않은 데이터가 먼저 송신되는 집적 회로의 리드에 액세스함으로써, 데이터 또는 소프트웨어에 여전히 암호화 전에 액세스할 수 있다. To ensure that data is not corrupted, stolen or otherwise accessed without permission, the data is generally encrypted before transmission. However, for example, by accessing a read of an integrated circuit where unencrypted data is transmitted first, the data or software can still be accessed before encryption.

종래 장치에서는 집적 회로 세트를 봉하고 손상을 방지하는 데 삼차원 메시(mesh)가 사용되어 왔다. 예를 들어, 미국 특허 제6,646,565호는 서펜타인(serpentine) 전도성층을 각각 갖는 제1 회로 보드와 제2 회로 보드 사이에 전자 장치가 인케이스된 전자 회로의 보안을 위한 장치에 대해 개시하고 있다. 회로 손상을 검출하기 위해 전도성층에 손상 검출 회로가 접속된다. 전체 장치는 메시로 싸인다. 회로 보드 또는 메시에 대한 임의의 손상은 회로 보드 및 메시의 보안층을 통하여 흐르는 전류의 방해의 검출에 의해 감지된다. 이 전류 방해는 민감 데이터를 삭제하도록 보안 시스템에 신호함으로써 데이터는 인터셉트되지 않을 것이다. 다른 유사한 장치로는 미국 특허 제4,593,384호, 제4,691,350호 및 제4,807,284호를 포함한다. In conventional devices, three-dimensional meshes have been used to seal integrated circuit sets and prevent damage. For example, US Pat. No. 6,646,565 discloses a device for security of an electronic circuit in which an electronic device is encased between a first circuit board and a second circuit board each having a serpentine conductive layer. . A damage detection circuit is connected to the conductive layer to detect circuit damage. The whole device is encased in mesh. Any damage to the circuit board or mesh is detected by the detection of disturbances of current flowing through the security layer of the circuit board and mesh. This current disturbance signals the security system to discard sensitive data so that the data will not be intercepted. Other similar devices include US Pat. Nos. 4,593,384, 4,691,350 and 4,807,284.

미국 특허 제5,406,630호는 손상 방지형 집적 회로(IC) 장치에 대해 개시한다. 패키지 및 뚜껑은 중금속을 포함하여 칩의 기능의 x 레이 방사 및 적외선 검출 둘 다를 방지한다. 이는 IC 작동의 전기적 차폐(electrical shield)를 효과적으로 제공한다. U.S. Patent 5,406,630 discloses a damage resistant integrated circuit (IC) device. The package and lid prevent both x-ray radiation and infrared detection of the chip's functionality, including heavy metals. This effectively provides an electrical shield of IC operation.

미국 특허 제6,396,400호는 데이터 저장 장치를 보호하기 위한 보안 시스템에 대해 개시한다. 데이터 저장 장치는 제1 하우징 내에 봉지되고, 이는 제2 하우징 내부에 실장되며 다수의 지원체에 의해 제2 하우징과 분리된다. 제1 하우징과 제2 하우징 사이의 틈새 공간에 진공이 생성된다. 제2 하우징의 갈라짐은 압력 변화를 야기한다. 센서에 의해 압력 변화가 검출되며, 센서는 데이터를 손상으로부터 보호하도록 동작하도록 데이터 저장 장치에 신호한다. U. S. Patent No. 6,396, 400 discloses a security system for protecting data storage devices. The data storage device is enclosed in a first housing, which is mounted inside the second housing and separated from the second housing by a plurality of supports. A vacuum is created in the gap space between the first housing and the second housing. Cracking of the second housing causes a pressure change. A pressure change is detected by the sensor, and the sensor signals the data storage device to operate to protect the data from damage.

이들 개시된 장치들은 복잡하고 고가이다. 대안으로, 더 단순한 해결책이 모색된다.These disclosed devices are complex and expensive. Alternatively, simpler solutions are sought.

본 발명은 인쇄 회로 보드 상의 캐비티 다운 핀레스 콘택트 그리드 어레이(cavity down pinless contact grid array)를 사용하여 데이터를 보호하는 장치 및 방법을 제공한다. 그리드 어레이 패키지는 추가 회로를 하우징하는 집적 회로를 가져야 한다. 이 집적 회로의 패키지는 유전체층 및 유전체층 하부의 전도성층을 포함한다. 마찬가지의 방식으로, 회로 보드는 또한 전기적 차폐층으로서 사용되는 전도성층을 포함한다. 인쇄 회로 보드 및 캐비티 다운 그리드 어레이 집적 회로는 둘 다 전류가 각각의 장치 상의 전도성층을 통하여 도입되도록 한다. 전류의 방해에 의해 손상이 검출되는 경우, 칩은 칩의 데이터를 스크램블 또는 삭제하도록 지시되어 액세스를 방지한다. The present invention provides an apparatus and method for protecting data using a cavity down pinless contact grid array on a printed circuit board. The grid array package should have an integrated circuit housing additional circuitry. The package of this integrated circuit includes a dielectric layer and a conductive layer under the dielectric layer. In a similar manner, the circuit board also includes a conductive layer used as the electrical shielding layer. Both the printed circuit board and the cavity down grid array integrated circuit allow current to be introduced through the conductive layer on each device. If damage is detected by interruption of current, the chip is instructed to scramble or delete the data on the chip to prevent access.

도 1은 인쇄 회로 보드 상에 위치된 집적 회로의 단면도이다. 1 is a cross-sectional view of an integrated circuit located on a printed circuit board.

도 2는 보안 프로세스의 실시예의 흐름도이다. 2 is a flowchart of an embodiment of a security process.

도 3은 집적 회로 및 인쇄 회로 보드를 도시하는 다른 실시예의 단면도이다. 3 is a cross-sectional view of another embodiment showing an integrated circuit and a printed circuit board.

도 4a는 두 개의 볼 콘택트를 갖는 서펜타인 트레이스의 상부도이다.4A is a top view of a serpentine trace with two ball contacts.

도 4b는 두 개의 볼 콘택트를 갖는 대안의 서펜타인 트레이스의 상부도이다. 4B is a top view of an alternative serpentine trace with two ball contacts.

도 5a는 두 개의 볼 콘택트를 각각 갖는 2네트 서펜타인 트레이스의 제1 실시예의 상부도이다. 5A is a top view of a first embodiment of a two net serpentine trace having two ball contacts, respectively.

도 5b는 두 개의 볼 콘택트를 각각 갖는 2네트 서펜타인 트레이스의 제2 실시예의 상부도이다. 5B is a top view of a second embodiment of a two net serpentine trace having two ball contacts, respectively.

도 5c는 두 개의 볼 콘택트를 각각 갖는 2네트 서펜타인 트레이스의 제3 실시예의 상부도이다. 5C is a top view of a third embodiment of a two net serpentine trace having two ball contacts, respectively.

도 6은 트레이스가 두 개의 층으로 연장하며 두 개의 볼 콘택트를 갖는 서펜 타인 트레이스의 상부도이다. FIG. 6 is a top view of a serpentine trace with traces extending in two layers and having two ball contacts.

도 7a는 각각의 네트가 두 개의 볼 콘택트를 가지며 네트가 두 개의 층을 점유하는 2네트 서펜타인 트레이스의 제1 실시예의 상부도이다. 7A is a top view of a first embodiment of a two net serpentine trace where each net has two ball contacts and the net occupies two layers.

도 7b는 각각의 네트가 두 개의 볼 콘택트를 가지며 네트가 두 개의 층을 점유하는 2네트 서펜타인 트레이스의 제2 실시예의 상부도이다. 7B is a top view of a second embodiment of a two net serpentine trace where each net has two ball contacts and the net occupies two layers.

도 1의 도시된 예시적인 실시예에 있어서, 안전한 집적 회로는 안전한 트랜잭션(transaction)에 사용될 수 있도록 보안 보호부를 갖는다. 이 실시예에서 캐비티 다운 볼 그리드 어레이 집적 회로(20)는 인쇄 회로 보드(30) 상에 위치된다. 집적 회로(20)는 볼 그리드 어레이 상의 볼(14)들을 포함한다. 캐비티(18)는 하방으로 인쇄 회로 보드(30)를 향해 있다. 따라서 캐비티(18) 내부의 와이어 핀(16)은 집적 회로 패키지 또는 회로 보드를 통하여 구멍을 뚫지 않고서는 손대도록 접근할 수가 없다. In the illustrated exemplary embodiment of FIG. 1, a secure integrated circuit has security protection to be used for secure transactions. In this embodiment the cavity down ball grid array integrated circuit 20 is located on the printed circuit board 30. Integrated circuit 20 includes balls 14 on a ball grid array. The cavity 18 faces downward to the printed circuit board 30. Thus, the wire pins 16 inside the cavity 18 are inaccessible without touching through the integrated circuit package or circuit board.

집적 회로의 패키지는 전기적 차폐층(12)을 포함한다. 층(10)은 (블랙 에폭시 또는 유사 재료와 같은) 유전체층이다. 층(10)은 종래의 디프로세싱(de-processing) 없이 물리적 손상으로부터 전기적 차폐층을 보호한다. 이 차폐층(12) 아래에는 전도체층(13), 예를 들어 도금된 구리층이다. 층(13)은 다른 신호 라우팅에 사용되는 전도체층이다. 층(12)은 서펜타인 트레이스(serpentine trace)에 의해 형성된다. 이 전도체 층(12)은 모니터링 회로, 전류 소스 및 집적 회로의 메모리에 접속된다. 예를 들어 드릴링 또는 기타 방해에 의해 집적 회로가 손상되는 경우, 보안 회로는 집적 회로(20) 상의 데이터를 삭제하도록 트리거링된다. 마찬가지의 방식으로 인쇄 회로 보드(30)는 유전체층(34)을 포함한다. 전류가 차단되거나. 그렇지 않으면 손상되는 경우, 보안 장치는 데이터에 액세스할 수 없도록 그 데이터를 삭제한다. The package of the integrated circuit includes an electrical shield layer 12. Layer 10 is a dielectric layer (such as black epoxy or similar material). Layer 10 protects the electrical shielding layer from physical damage without conventional de-processing. Below this shielding layer 12 is a conductor layer 13, for example a plated copper layer. Layer 13 is a conductor layer used for other signal routing. Layer 12 is formed by serpentine trace. This conductor layer 12 is connected to the monitoring circuit, the current source and the memory of the integrated circuit. If the integrated circuit is damaged by, for example, drilling or other disturbance, the security circuit is triggered to delete the data on the integrated circuit 20. In a similar manner, the printed circuit board 30 includes a dielectric layer 34. Current is cut off or Otherwise, if compromised, the security device deletes the data so that it is inaccessible.

도시된 예에서는 볼 그리드 어레이 집적 회로가 사용되었다. 컬럼(column) 그리드 어레이와 같은 다른 콘택트 어레이가 대안으로 사용될 수 있다. 리드 어레이는 핀을 포함하지 않는 것(즉, 핀레스 어레이)이 바람직하다. 인쇄 회로 보드 내로 그리고/또는 인쇄 회로를 통하여 연장하는 핀은 리드를 통한 신호를 보호할 능력을 무효화할 것이다. In the example shown, a ball grid array integrated circuit was used. Other contact arrays, such as column grid arrays, may alternatively be used. Preferably, the lead array does not contain fins (ie, pinless arrays). Pins extending into and / or through the printed circuit board will defeat the ability to protect the signal through the leads.

안전한 패키지 내에 놓인 집적 회로는 집적 회로 보안층(12) 및 인쇄 회로 보드 보안층(32)을 둘 다 구동할 특정 회로를 내장하도록 설계된다. 이 회로는 회로의 보전성이 손상되지 않았거나 손상될 위험에 놓여있지 않음을 보장하도록 체크한다. Integrated circuits placed in a secure package are designed to contain specific circuitry that will drive both the integrated circuit security layer 12 and the printed circuit board security layer 32. This circuit is checked to ensure that the integrity of the circuit is not impaired or at risk of being impaired.

도 2에서 동작시 보안 특성의 흐름도는 다수의 인쇄 회로 보드 및 메시 폴리머의 조합이 사용되었던 종래 장치의 동작과 유사하지만, 본 발명의 장치는 종래 기술과는 상당히 상이하다. 동작(70)에서 연속적인 보안 동작 동안, 보안 시스템을 통하여 흐르는 전류가 모니터링된다. 임의의 주어진 시간에 검출된 전압을 알려진 설정 전압 레벨과 비교하여 전압이 예상되고 과거 전압 레벨과 일치하는지의 여부를 판정할 수 있다. 동작(72)에서, 로직은 전류가 두절되었는지의 여부를 문의한다. 아닌 경우, 로직은 보안 회로가 모니터링되는 동작(70)을 계속할 것을 지시한 다. 동작(72)이 회로의 손상을 검출한 경우(전류의 두절에 의해 나타남), 동작(74)이 개시되고, 보안 조치가 데이터를 보호하도록 개시된다. 일반적으로, 이 보안 조치는 데이터를 삭제하는 것일 것이다. The flow chart of security characteristics in operation in FIG. 2 is similar to that of a conventional device in which a combination of multiple printed circuit boards and mesh polymers was used, but the device of the present invention is quite different from the prior art. During the continuous security operation in operation 70, the current flowing through the security system is monitored. The voltage detected at any given time may be compared with a known set voltage level to determine whether the voltage is expected and consistent with a past voltage level. In operation 72, the logic queries whether the current is broken. If not, the logic instructs the security circuit to continue the operation 70 being monitored. If operation 72 detects damage to the circuit (indicated by a break in the current), operation 74 is initiated and a security measure is initiated to protect the data. In general, this security measure would be to delete data.

도 3에 관련하여, 대안의 집적 회로 및 회로 보드의 단면도가 도시되어 있다. 이 장치는 회로 보드(41) 상에 실장된 집적 회로(43)를 포함한다. 패키지(40)는 하층의 보안 차폐부의 물리적 검사를 방지한다. 이 재료는 블랙 에폭시 또는 기타 유사 재료일 수 있다. 3, cross-sectional views of alternative integrated circuits and circuit boards are shown. The device includes an integrated circuit 43 mounted on a circuit board 41. The package 40 prevents physical inspection of the underlying security shield. This material may be black epoxy or other similar material.

패키지(40)에 내장된 것은 집적 회로 보안 차폐부(42)이다. 이 보안 차폐부는 손상의 검출을 허용하도록 보안 회로에 의해 모니터링될 수 있는 임의의 전도성 수단일 수 있다. 서펜타인 트레이스가 하나의 보안 차폐부 구현예이다. 보안 차폐부(42)의 외부 에지에 첨부되는 것이 전도성 접속부(44)이며, 이들 접속부는 층(64)에 접속하고, 이 층은 다시 전도성 요소(46)에 접속되며, 이 요소는 볼(50)에서 종결한다. 볼 그리드 어레이의 전도성 요소(44, 46) 및 볼(50)은 칩에 대한 임의의 물리적 손상이 보안 회로에 의해 검출될 수 있도록 연속적인 전도성 측면 차폐부를 제공한다. 전도성 요소(44, 46)는 다른 신호가 층(64)을 통해 송신될 수 있도록 층(64)에 접속된다. 이들은 소자(62)로부터 접속부(60)를 통하여 송신된 신호, 볼(51)로부터 접속부(57)를 통하여 송신된 신호, 볼(53)로부터 접속부(55)를 통하여 송신된 신호를 포함할 것이다. Embedded in the package 40 is an integrated circuit security shield 42. This security shield can be any conductive means that can be monitored by the security circuit to allow detection of damage. Serpentine trace is one security shield implementation. Attached to the outer edge of the security shield 42 is a conductive connection 44, which is connected to layer 64, which in turn is connected to conductive element 46, which is a ball 50. To end). Conductive elements 44 and 46 and ball 50 of the ball grid array provide a continuous conductive side shield so that any physical damage to the chip can be detected by the security circuit. Conductive elements 44 and 46 are connected to layer 64 such that other signals can be transmitted through layer 64. These will include a signal transmitted from the element 62 through the connection 60, a signal transmitted from the ball 51 through the connection 57, and a signal transmitted from the ball 53 through the connection 55.

볼 커넥터(50)는 인쇄 회로 보드(41)의 전도성 요소(52)에 접속된다. 이 전도성 요소는 인쇄 회로 보드의 보안 차폐층(54)에 접속된다. 전도성 요소(44, 46) 및 볼(50)의 조합은 집적 회로의 측면 침입에 대하여 보호하는 연속적인 전도성 베리어를 제공하며, 전도성 요소(52)[이에 볼(50)이 통전 연결됨]는 회로 보드(41)에 대하여 동일한 종류의 베리어를 제공한다. 인쇄 회로 보드(41)의 보안 차폐부 및 집적 회로(43)의 전기적 차폐부(42)는 보안 엔벌로프(envelope)가 형성되도록 이러한 보안 보호를 완료하며, 전도성 차폐부로 모든 측면을 보호한다. 이 차폐부에 대한 손상이 보안 회로에 의해 검출될 것이며, 보안 회로는 그 다음 적합한 동작(예를 들어, 칩의 민감 데이터 삭제 및 인쇄 회로 보드로부터의 데이터 전송 방지)을 취할 수 있다. 패키지(40)는 전기적 차폐부(42) 및 측면 전도성 요소(44 및 46) 모두의 물리적 검사를 방지한다. The ball connector 50 is connected to the conductive element 52 of the printed circuit board 41. This conductive element is connected to the security shield layer 54 of the printed circuit board. The combination of conductive elements 44, 46 and ball 50 provides a continuous conductive barrier that protects against lateral intrusion of the integrated circuit, with conductive element 52, to which the ball 50 is energized. For 41, the same kind of barrier is provided. The security shield of the printed circuit board 41 and the electrical shield 42 of the integrated circuit 43 complete this security protection to form a security envelope and protect all sides with a conductive shield. Damage to this shield will be detected by the security circuit, which can then take appropriate action (eg, erase sensitive data on the chip and prevent data transmission from the printed circuit board). Package 40 prevents physical inspection of both electrical shield 42 and side conductive elements 44 and 46.

이 보안 엔벌로프 내부의 다수의 요소들은 민감 데이터를 수송할 수 있다. 볼(53)은 인쇄 회로 보드(41)의 층(58)에 접속된다. 민감 데이터는 층(58)에서 회로 보드를 통해 수송될 수 있고, 볼(53)을 통하여 전송될 수 있고, 집적 회로층(64)을 통해 수송될 수 있고, 소자(62) 또는 전도성 접속부(60)를 통해 수송될 수 있다. 내부 캐비티(61)에 포함되는 모든 요소들은 보안 엔벌로프 내부의 집적 회로(43) 및 인쇄 회로 보드(41) 내의 내부 요소들과 마찬가지로, 보안 엔벌로프에 의해 보호될 것이다. 동일한 인쇄 회로 보드 상의 상이한 집적 회로 및 기타 요소들(예를 들어 디스플레이, 키보드)에 동일한 접근이 사용될 수 있다. Multiple elements within this security envelope can carry sensitive data. The ball 53 is connected to the layer 58 of the printed circuit board 41. Sensitive data may be transported through the circuit board in layer 58, transmitted through the ball 53, transported through the integrated circuit layer 64, and the device 62 or conductive connections 60. Can be transported through). All elements included in the inner cavity 61 will be protected by the security envelope, like the internal elements in the integrated circuit 43 and the printed circuit board 41 inside the security envelope. The same approach can be used for different integrated circuits and other elements (eg, display, keyboard) on the same printed circuit board.

다수의 상이한 설계를 갖는 보안 차폐부가 생성될 수 있다. 예를 들어, 단일 층, 단일 네트, 두 개의 볼 서펜타인 차폐부 설계가 도 4a 및 도 4b에 도시되어 있다. 도 4a에서는, 트레이스(80)의 종단에 비아(81, 83)가 있다. 도 4b에서는, 트레 이스(82)의 종단에 비아(84, 85)가 있다. 이들 두 개의 도면에서, 보안 차폐부는 전도성 요소가 비아 콘택트로 연장하는 비아(81, 83, 84, 85)의 위치까지 단일층을 형성한다. 볼은 중앙 위치, 에지 위치, 또는 어떠한 조합의 위치에 있을 수 있다. 전도성 트레이스는 바로 전에 서술한 두 개의 예와 같이, 나선형 패턴 또는 규칙적으로 앞뒤로 퍼지게 하는 패턴을 가질 수 있다. Security shields with a number of different designs can be created. For example, a single layer, single net, two ball serpentine shield design is shown in FIGS. 4A and 4B. In FIG. 4A, vias 81 and 83 are at the ends of trace 80. In FIG. 4B, vias 84 and 85 are at the ends of trace 82. In these two figures, the security shield forms a single layer up to the location of the vias 81, 83, 84, 85 where the conductive elements extend into the via contacts. The ball may be in a central position, an edge position, or any combination of positions. The conductive trace may have a spiral pattern or a pattern that regularly spreads back and forth, as in the two examples just described.

다수의 단일 층, 두 개의 네트워크 차폐부 설계가 도 5a, 도 5b 및 도 5c에 도시되어 있다. 도 5a에서, 제1 네트 트레이스(90)는 두 개의 비아(90a, 90b)를 포함하고 제2 네트 트레이스(92)는 비아(92a, 92b)에서 종결한다. 마찬가지의 방식으로, 도 5b에서 제1 네트 트레이스(94)는 비아(94a, 94b)를 갖고 제2 트레이스(96)는 비아(96a, 96b)에서 종결한다. 도 5c에 대해서는, 제1 트레이스(100)는 트레이스의 종단에 있는 비아(100a, 100b)에서 종결하고 제2 트레이스(98)는 비아(98a, 98b)에서 종결한다. 이들 세 개의 모든 예에서, 트레이스의 길이방향 범위는 단일 평면 상에 있으며, 비아가 집적 회로의 측면을 따라 아래로 전도성 경로를 통하여 접속된다. Multiple single layer, two network shield designs are shown in FIGS. 5A, 5B and 5C. In FIG. 5A, the first net trace 90 includes two vias 90a and 90b and the second net trace 92 terminates in the vias 92a and 92b. In a similar manner, in FIG. 5B the first net trace 94 has vias 94a and 94b and the second trace 96 terminates in vias 96a and 96b. For FIG. 5C, the first trace 100 terminates at vias 100a and 100b at the end of the trace and the second trace 98 terminates at vias 98a and 98b. In all three of these examples, the longitudinal extent of the trace is on a single plane and vias are connected through conductive paths down along the sides of the integrated circuit.

도 6은 두 개의 층, 단일 네트 서펜타인 보안 장치를 도시한다. 트레이스(102)는 비아(102a, 102b)에서 종결한다. 패키지의 두께를 통한 접속은 서펜타인 트레이스가 구역(102c 및 102d)을 포함할 수 있게 하고, 이 구역은 서펜타인 트레이스의 나머지와는 다른 층(즉, 상부층 또는 하부층)에 있다. 도 7a 및 도 7b는 두 개의 층, 두 개의 네트 서펜타인 보안 장치를 도시한다. 도 7a에서, 제1 층은 제1 트레이스(104)를 포함하며, 이는 비아(104a, 104b)에서 종결한다. 제2 층에서, 제2 트레이스(106)는 종단 비아(106a, 106b)에서 종결한다. 비아는 도 3에 도시된 바와 같이 집적 회로 상의 표면 위치로 접속부를 통하여 연장할 수 있다. 도 7b에서, 트레이스의 각각은 도 6의 트레이스와 유사하다. 트레이스(108)는 비아(108a, 108b)에서 종결한다. 트레이스(108)의 구역(108c, 108d)은 나머지 트레이스(108)를 포함하는 층과 다른 층으로 연장한다. 트레이스(110)는 비아(110a, 110b)에서 종결한다. 트레이스(110)의 구역(110c, 110d)은 트레이스(108)의 보다 긴 구역을 유지하는 층으로 연장한다. 전기적 차폐부를 위한 많은 다른 가능한 구성이 존재한다. 6 shows a two layer, single net serpentine security device. Trace 102 terminates in vias 102a and 102b. The connection through the thickness of the package allows the serpentine trace to include zones 102c and 102d, which are in a different layer (ie, upper or lower layer) than the rest of the serpentine trace. 7A and 7B show two layers, two net serpentine security devices. In FIG. 7A, the first layer includes a first trace 104, which terminates in vias 104a and 104b. In the second layer, the second trace 106 terminates at the terminal vias 106a and 106b. The via may extend through the connection to a surface location on the integrated circuit as shown in FIG. 3. In FIG. 7B, each of the traces is similar to the trace of FIG. 6. Trace 108 terminates in vias 108a and 108b. Zones 108c and 108d of trace 108 extend to a layer different from the layer comprising the remaining trace 108. Trace 110 terminates in vias 110a and 110b. Zones 110c and 110d of trace 110 extend to a layer that maintains the longer zone of trace 108. Many other possible configurations exist for electrical shields.

본 발명의 보안 차폐부를 포함하는 집적 회로가 인쇄 회로 보드 상에 실장될 때, 외부 전력 공급원이 칩에 제공된다. 이로 인해 민감 데이터가 칩에 저장될 수 있다. 전력은 또한 보안 회로를 구동하며, 보안 회로를 통한 전류는 연속적으로 모니터링된다. 집적 회로는 민감형 통신을 수신하고 민감 데이터를 회로 보드에 관련시킬 수 있다. 집적 회로 상의 정보 저장 및 칩 상의 보안 실행은 인쇄 회로 보드 상의 공급 배터리에 의해 확보될 수 있다. 주 전원공급장치는 집적 회로로부터 회로 보드로, 그리고 보드 전체에 걸쳐 민감형 정보의 전력 전송에 사용될 수 있다. When an integrated circuit comprising the security shield of the present invention is mounted on a printed circuit board, an external power supply is provided to the chip. This allows sensitive data to be stored on the chip. Power also drives the security circuit, and the current through the security circuit is continuously monitored. The integrated circuit may receive the sensitive communication and associate the sensitive data to the circuit board. Information storage on the integrated circuit and secure execution on the chip can be ensured by the supply battery on the printed circuit board. The main power supply can be used for power transfer of sensitive information from the integrated circuit to the circuit board and across the board.

Claims (10)

a) 제1 전기적 차폐부(shield) 및 표면 콘택트 패드를 포함하는 인쇄 회로 보드를 제공하는 단계;a) providing a printed circuit board comprising a first electrical shield and a surface contact pad; b) 패키징된 집적 회로 내 핀레스 리드 그리드 어레이를 제공하는 단계로서, 상기 집적 회로는 캐비티 다운 배향으로 상기 리드 그리드 어레이의 콘택트에 대향하는 상기 집적 회로의 측에 제2 전기적 차폐부를 포함하며, 상기 집적 회로는 상기 인쇄 회로 보드와 접촉하는 것인, 핀레스 리드 그리드 어레이 제공 단계;b) providing a pinless lead grid array in a packaged integrated circuit, the integrated circuit including a second electrical shield on the side of the integrated circuit opposite the contacts of the lead grid array in a cavity down orientation; Providing a pinless lead grid array, wherein an integrated circuit is in contact with the printed circuit board; c) 상기 제1 전기적 차폐부 및 상기 제2 전기적 차폐부를 통하여 전류를 도입하는 단계; c) introducing a current through the first electrical shield and the second electrical shield; d) 상기 제1 전기적 차폐부 및 상기 제2 전기적 차폐부를 통하여 흐르는 상기 전류를 모니터링하는 단계; 및d) monitoring the current flowing through the first electrical shield and the second electrical shield; And e) 상기 모니터링시 상기 전류의 방해가 검출되는 경우 상기 패키징된 집적 회로와 상기 인쇄 회로 보드 사이에 전송되는 데이터의 전송을 중지하는 단계e) suspending transmission of data transmitted between the packaged integrated circuit and the printed circuit board if disturbance of the current is detected during the monitoring. 를 포함하는 방법. How to include. 청구항 1에 있어서, 후속 단계The method of claim 1, wherein the subsequent steps f) 상기 전류의 방해가 검출되는 경우 상기 패키징된 집적 회로에 저장된 민감 데이터를 삭제하는 단계f) deleting sensitive data stored in the packaged integrated circuit when disturbance of the current is detected 를 더 포함하는 방법.How to include more. 집적 회로 보안 장치로서,As an integrated circuit security device, 인쇄 회로 보드;Printed circuit boards; 상기 인쇄 회로 보드 상의 제1 전기적 차폐부;A first electrical shield on the printed circuit board; 상기 인쇄 회로 보드 상에 실장되도록 적응된 핀레스 콘택트 어레이 집적 회로;A pinless contact array integrated circuit adapted to be mounted on said printed circuit board; 상기 집적 회로 상의 제2 전기적 차폐부;A second electrical shield on the integrated circuit; 보안 엔벌로프가 형성되도록 상기 제1 전기적 차폐부와 상기 제2 전기적 차폐부 사이로 연장하는 비아; 및A via extending between the first electrical shield and the second electrical shield to form a security envelope; And 상기 보안 엔벌로프를 통하여 흐르는 전류를 모니터링하며 손상이 검출되는 경우 데이터를 안전하게 지키도록 동작하도록 구성되는 보안 회로A security circuit configured to monitor current flowing through the security envelope and operate to secure data in the event of damage being detected 를 포함하는 집적 회로 보안 장치. Integrated circuit security device comprising a. 청구항 3에 있어서, The method according to claim 3, 상기 집적 회로는 볼 그리드 어레이인 것인 집적 회로 보안 장치.And the integrated circuit is a ball grid array. 청구항 3에 있어서,The method according to claim 3, 상기 집적 회로는 컬럼(column) 그리드 어레이인 것인 집적 회로 보안 장치. And the integrated circuit is a column grid array. 청구항 4에 있어서,The method according to claim 4, 상기 집적 회로는 캐비티 다운 볼 그리드 어레이인 것인 집적 회로 보안 장치. And the integrated circuit is a cavity down ball grid array. 청구항 5에 있어서,The method according to claim 5, 상기 집적 회로는 캐비티 다운 컬럼 그리드 어레이인 것인 집적 회로 보안 장치. And the integrated circuit is a cavity down column grid array. 청구항 3에 있어서,The method according to claim 3, 상기 제2 전기적 차폐부는 서펜타인(serpentine) 트레이스인 것인 집적 회로 보안 장치. And said second electrical shield is a serpentine trace. 청구항 8에 있어서, The method according to claim 8, 상기 서펜타인 트레이스는 상기 집적 회로의 하나의 층 내에 포함되는 것인 집적 회로 보안 장치. And the serpentine trace is included in one layer of the integrated circuit. 청구항 8에 있어서, The method according to claim 8, 상기 서펜타인 트레이스는 상기 집적 회로의 적어도 두 개의 층의 적어도 두 개의 네트를 포함하는 것인 집적 회로 보안 장치. And the serpentine trace comprises at least two nets of at least two layers of the integrated circuit.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100576985C (en) 2007-09-21 2009-12-30 百富计算机技术（深圳）有限公司 Safety cover
ES2532653B1 (en) * 2013-09-30 2016-01-05 Intelligent Data, S.L. Electronic payment device
US9859226B1 (en) 2016-12-13 2018-01-02 International Business Machines Corporation Core-shell particles for anti-tampering applications
DE102017112079A1 (en) * 2017-06-01 2018-12-06 Innogy Se Protective housing for a circuit board
CN115148118A (en) * 2022-07-07 2022-10-04 黑芝麻智能科技有限公司 Flexible circuit board and display device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2182467B (en) * 1985-10-30 1989-10-18 Ncr Co Security device for stored sensitive data
US5639696A (en) * 1996-01-31 1997-06-17 Lsi Logic Corporation Microelectronic integrated circuit mounted on circuit board with solder column grid array interconnection, and method of fabricating the solder column grid array

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102428479B1 (en) 2021-11-12 2022-08-03 우진라페 주식회사 Powder transfering system

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