KR20080029669A - Ball grid array type stack package and multi package using of the same - Google Patents

Ball grid array type stack package and multi package using of the same Download PDF

Info

Publication number
KR20080029669A
KR20080029669A KR1020060096545A KR20060096545A KR20080029669A KR 20080029669 A KR20080029669 A KR 20080029669A KR 1020060096545 A KR1020060096545 A KR 1020060096545A KR 20060096545 A KR20060096545 A KR 20060096545A KR 20080029669 A KR20080029669 A KR 20080029669A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
package
stack package
conductive via
substrate
Prior art date
Application number
KR1020060096545A
Other languages
Korean (ko)
Other versions
KR101185857B1 (en
Inventor
하성권
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060096545A priority Critical patent/KR101185857B1/en
Publication of KR20080029669A publication Critical patent/KR20080029669A/en
Application granted granted Critical
Publication of KR101185857B1 publication Critical patent/KR101185857B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

A ball grid array type stack package and a multi package using the same are provided to omit a bonding wire process by forming a solder bump in a via hole of a printed circuit board in a PTH form and attaching a semiconductor chip to each of both sides of the solder bump. A ball grid array type stack package comprises a substrate(101), a first center pad type semiconductor chip(110), a second center pad type semiconductor chip(120), a first molding body(108), and a second molding body. The substrate includes a first conductive via pattern disposed at a center thereof and a second conductive via pattern disposed at an edge thereof. The first center pad type semiconductor chip is formed on a rear surface of the substrate to be electrically connected to the first conductive via pattern and a flip chip is bonded thereto. The second center pad type semiconductor chip is formed on a front surface of the substrate to be electrically connected to the first conductive via pattern and a flip chip is bonded thereto. The first molding chip is formed to seal the first center pad type semiconductor chip. The second molding chip is formed to seal the second center pad type semiconductor chip.

Description

ＢＧＡ 타입 스택 패키지 및 이를 이용한 멀티 패키지{BALL GRID ARRAY TYPE STACK PACKAGE AND MULTI PACKAGE USING OF THE SAME}BA type stack package and multi-package using it {BALL GRID ARRAY TYPE STACK PACKAGE AND MULTI PACKAGE USING OF THE SAME}

도 1은 종래 기술에 따른 BGA 타입 스택 패키지를 도시한 단면도.1 is a cross-sectional view showing a BGA type stack package according to the prior art.

도 2는 본 발명의 실시예에 따른 BGA 타입 스택 패키지를 도시한 단면도.2 is a cross-sectional view illustrating a BGA type stack package according to an embodiment of the present invention.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 BGA 타입 스택 패키지의 제조 방법을 설명하기 위해 도시한 단면도.3A to 3D are cross-sectional views illustrating a method of manufacturing a BGA type stack package according to an embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 따른 BGA 타입 스택 패키지를 이용한 멀티 패키지를 도시한 단면도.4 is a cross-sectional view showing a multi-package using a BGA type stack package according to another embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

101 : 수지 기판 102, 103 : 솔더 마스크101: resin substrate 102, 103: solder mask

104 : 회로 패턴 105, 105a : 비아 홀104: circuit pattern 105, 105a: via hole

106 : 도금층 107 : 솔더 범프106: plating layer 107: solder bump

108 : 몰딩체 110, 120 : 반도체 칩108: molding 110, 120: semiconductor chip

112 : 솔더댐 116 : 도전핀112: solder dam 116: conductive pin

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 반도체 칩과 기판 사이를 전기적으로 연결시키는 본딩 와이어 형성공정을 생략시켜 공정을 단순화할 수 있는 비지에이(Ball Grid Array : 이하 BGA 라 칭함) 타입 스택 패키지 및 이를 이용한 멀티 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a process of simplifying the process by omitting a bonding wire forming process of electrically connecting a semiconductor chip and a substrate, referred to as a BGA type. It relates to a stack package and a multi-package using the same.

반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위한 방식으로 발전되어 왔다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시켰으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시켰다. In the semiconductor industry, packaging technology for integrated circuits has been developed in a manner that satisfies the demand for miniaturization and mounting reliability. For example, the demand for miniaturization has accelerated the development of technology for packages that are close to chip size, and the need for mounting reliability highlights the importance of packaging technologies that can improve the efficiency of mounting operations and mechanical and electrical reliability after mounting. I was.

패키지의 소형화를 이룬 한 예로서, BGA 패키지를 들 수 있다. One example of miniaturization of the package is a BGA package.

BGA 패키지는 외부와의 전기적 접속 수단으로 인쇄회로 기판(Printed Circuit Board)을 이용함으로써, 전체적인 전기 회로의 길이를 단축시킬 수 있을 뿐만 아니라 파워나 그라운드 본딩 영역을 용이하게 도입할 수 있기 때문에 탁월한 전기적 성능을 발현시킬 수 있고, 또한 입출력핀 수의 설계시에 보다 여유있는 간격으로 보다 많은 입출력핀수를 만들 수 있으며, 전체적인 패키지의 크기가 반도체 칩의 크기와 동일하거나 거의 유사하고 실장 면적을 최소화시킬 수 있다는 잇점을 갖는다. The BGA package uses printed circuit boards as an electrical connection to the outside, which not only shortens the overall length of the electric circuit but also easily introduces power or ground bonding areas, thereby providing excellent electrical performance. In the design of the number of I / O pins, more I / O pins can be made at a more relaxed interval, and the overall package size is the same as or similar to that of the semiconductor chip, and the mounting area can be minimized. Has an advantage.

도 1은 종래기술에 따른 BGA 타입 스택 패키지를 도시한 단면도이다. 1 is a cross-sectional view showing a BGA type stack package according to the prior art.

도시된 바와 같이, 다수의 제1 및 제2센터 패드(Center Pad : 11, 21)들이 구비된 제1 및 제2반도체 칩들(10, 20)이 인쇄회로 기판(30)에 부착되어 있다. 그 리고, 상기 제1 및 제2반도체 칩(10, 20)과 인쇄회로 기판(30)은 제1 및 제2본딩 와이어(12, 22)를 통하여 전기적으로 연결되어 있고, 제1반도체 칩(10)과 제2반도체 칩(20) 사이에는 긴 본딩 와이어를 보호하기 위하여 절연 물질(1)이 형성되어 있다. 또한, 상기 인쇄회로 기판(30)의 상부면에는 에폭시 몰딩 컴파운드(Epoxy Molding Compound)로 몰딩체(2)가 형성되어 있고, 상기 인쇄회로 기판(30)의 볼랜드(미도시) 상에 솔더볼(34)이 부착되어 종래 기술에 따른 BGA 타입 스택 패키지가 구성된다.As shown, first and second semiconductor chips 10 and 20 having a plurality of first and second center pads 11 and 21 are attached to the printed circuit board 30. In addition, the first and second semiconductor chips 10 and 20 and the printed circuit board 30 are electrically connected to each other through the first and second bonding wires 12 and 22, and the first semiconductor chip 10. ) And an insulating material 1 is formed between the second semiconductor chip 20 to protect the long bonding wire. In addition, a molding body 2 is formed of an epoxy molding compound on an upper surface of the printed circuit board 30, and a solder ball 34 is formed on a ball land (not shown) of the printed circuit board 30. ) Is attached to form a BGA type stack package according to the prior art.

이와 같은, 종래 기술에 따른 BGA 타입 스택 패키지의 제조 방법은, 다수의 센터 패드(Center pad : 11, 21)들이 구비된 반도체 칩들(10, 20)과, 반도체 칩들(10, 20)이 실장되는 일면에 회로 패턴(31, 32)이 구비되어 있고, 그 이면에는 도전 패턴(33)을 통해 회로 패턴(31, 32)과 연결되는 솔더볼(34)이 부착될 볼랜드(미도시)를 구비한 인쇄회로 기판(30)을 준비한다. Such a method of manufacturing a BGA type stack package according to the related art includes semiconductor chips 10 and 20 having a plurality of center pads 11 and 21 and semiconductor chips 10 and 20 mounted thereon. Circuit patterns 31 and 32 are provided on one side, and printed on the back side having ball lands (not shown) to which solder balls 34 connected to the circuit patterns 31 and 32 are attached via the conductive patterns 33. The circuit board 30 is prepared.

그런 다음, 상기 인쇄회로 기판(30) 상에 제1반도체 칩(10)을 부착시키고, 상기 제1반도체 칩(10)의 제1센터 패드(11)와 인쇄회로 기판(30)의 회로 패턴(31) 사이를 제1본딩 와이어(12)를 통해 전기적으로 연결시킨다. Then, the first semiconductor chip 10 is attached to the printed circuit board 30, and the circuit pattern of the first center pad 11 of the first semiconductor chip 10 and the printed circuit board 30 ( 31) are electrically connected between the first bonding wires 12.

이어서, 상기 제1본딩 와이어(12)를 포함한 제1반도체 칩(10) 상에 절연 물질(1)을 도포하여 제 1본딩 와이어(12)가 움직이지 못하도록 고정시킨다. Subsequently, an insulating material 1 is coated on the first semiconductor chip 10 including the first bonding wire 12 to fix the first bonding wire 12 so as not to move.

이후, 절연 물질(1) 상에 제2반도체 칩(20)을 부착시키고 나서, 상기 제2반도체 칩(20)의 제2센터 패드(21)와 상기 인쇄회로 기판(30)의 회로 패턴(32) 사이를 제2본딩 와이어(22)를 통해 전기적으로 연결시킨다. Subsequently, after attaching the second semiconductor chip 20 to the insulating material 1, the circuit pattern 32 of the second center pad 21 and the printed circuit board 30 of the second semiconductor chip 20 is attached. ) Is electrically connected between the second bonding wires 22.

이어서, 에폭시 몰딩 컴파운드(Epoxy Molding Compound)를 이용하여 상기 인쇄회로 기판(30) 상부 전체를 덮는 몰딩체(2)를 형성시키고, 상기 인쇄회로 기판(30)의 하부면에 도전 패턴(31, 32)과 연결되도록 볼랜드(미도시) 상에 솔더볼(34)을 부착시켜 패키지 제작을 완료한다.Subsequently, a molding body 2 covering the entire upper portion of the printed circuit board 30 is formed using an epoxy molding compound, and conductive patterns 31 and 32 are formed on the lower surface of the printed circuit board 30. Attach the solder ball 34 on the borland (not shown) to be connected to complete the package manufacturing.

이때, 상기 기판(30)과 제1반도체 칩(10), 제1반도체 칩(10)과 제2반도체 칩(20) 사이에는 폴리이미드(Polyimide) 테이프(미도시)를 개재시켜 이들 간의 접착력을 강화시킨다.In this case, the adhesive force between the substrate 30 and the first semiconductor chip 10, the first semiconductor chip 10, and the second semiconductor chip 20 is interposed with a polyimide tape (not shown). Strengthen.

그러나, 종래의 BGA 패키지에서는 제1 및 제2본딩 와이어 형성 공정으로 인해 공정이 복잡해지고, 길이가 긴 본딩와이어로 인해 전기적인 쇼트(short)가 발생될 우려가 있으며, 기타 품질 문제로 적층이 어렵다는 문제점이 있다. However, in the conventional BGA package, the process is complicated by the first and the second bonding wire forming process, and there is a fear that a long bonding wire may cause an electrical short, and stacking is difficult due to other quality problems. There is a problem.

또한, 열방출을 위한 히터 스프레더(Heat Spreader) 장착이 어려운 문제점이 있다. In addition, it is difficult to install a heater spreader for heat dissipation.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 반도체 칩과 기판 사이를 전기적으로 연결시키는 본딩 와이어 형성공정을 생략하여 공정을 단순화시키고 전기적인 특성이 우수한 BGA 타입 스택 패키지 및 이를 이용한 멀티 패키지를 제공함에 그 목적이 있다.Accordingly, the present invention has been made in order to solve the above problems, to simplify the process by eliminating the bonding wire forming process for electrically connecting between the semiconductor chip and the substrate BGA type stack package having excellent electrical characteristics and using the same The purpose is to provide multiple packages.

상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 BGA 타입 스택 패키지를 이용한 멀티 패키지는, 중심부에 배치되는 제1전도성 비아 패턴 및 가장자리에 배치되는 제2전도성 비아 패턴을 구비한 기판; 상기 기판의 하면에 상기 제1전도성 비아 패턴과 전기적으로 연결되며 플립 칩 본딩되는 센터 패드형 제1반도체 칩; 상기 기판의 상면에 상기 제1전도성 비아 패턴과 전기적으로 연결되며 플립 칩 본딩되는 센터 패드형 제2반도체 칩; 상기 제1반도체 칩을 밀봉하도록 형성된 제1몰딩체; 상기 제2반도체 칩을 밀봉하도록 형성된 제2몰딩체로 구성된 적어도 둘 이상의 BGA 타입 스택 패키지; 상기 각 스택 패키지의 대응되는 제2전도성 비아 패턴들 사이에 개재되어 상호 간을 전기적으로 연결시키는 도전핀; 및 상기 스택 패키지들 중에서 최하부에 배치된 스택 패키지의 기판 하면의 제2전도성 비아 패턴에 형성된 솔더볼을 제공한다.In order to achieve the above object, the multi-package using the BGA type stack package according to the present invention, the substrate having a first conductive via pattern disposed in the center and the second conductive via pattern disposed on the edge; A center pad type first semiconductor chip electrically connected to the first conductive via pattern and flip chip bonded to a bottom surface of the substrate; A center pad type second semiconductor chip electrically connected to the first conductive via pattern and flip chip bonded to an upper surface of the substrate; A first molding body formed to seal the first semiconductor chip; At least two BGA type stack packages comprising a second molding formed to seal the second semiconductor chip; Conductive pins interposed between corresponding second conductive via patterns of each stack package to electrically connect each other; And solder balls formed on the second conductive via patterns on the bottom surface of the substrate of the stack package disposed at the bottom of the stack packages.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 BGA 타입 스택 패키지를 도시한 단면도이다.2 is a cross-sectional view illustrating a BGA type stack package according to an embodiment of the present invention.

도시된 바와 같이, 기판은 중심부가 PTH(Plated-Through Hole) 형태를 가지는 비아 홀(105a)이 형성되어 있고 그 내부에 솔더 범프(107)가 매립되어 있으며, 그 외측에는 다수의 비아홀(Via Hole : 105)이 형성되어 있고 그 내부에 솔더댐(112) 및 솔더볼(114)로 사용되는 솔더가 매립되어 있는 다수의 전도성 비아 패턴을 구비하고 있다. 그리고, 상기 기판의 중심부에 위치한 전도성 비아 패턴을 매립하고 있는 솔더 범프(107)의 상하면에 상기 전도성 비아 패턴과 전기적으로 연결 되며 플립 칩 본딩되는 센터 패드형 반도체 칩들(110, 120)이 각각 부착되어 있다. 또한, 상기 반도체 칩들(110, 120)은 몰딩체(108)로 밀봉되어 있고, 외측에 구비된 다수의 전도성 비아 패턴의 하면에는 솔더볼(114) 내에 도전핀(116)이 포함되어 본 발명의 실시예에 따른 BGA 타입 스택 패키지(200)가 구성된다.As shown, the substrate has a via-hole 105a having a flat-through hole (PTH) shape at its center and a solder bump 107 embedded therein, and a plurality of via holes at the outside thereof. And a plurality of conductive via patterns in which the solder used for the solder dam 112 and the solder ball 114 is embedded. In addition, center pad type semiconductor chips 110 and 120 electrically connected to the conductive via patterns and flip chip bonded to the upper and lower surfaces of the solder bumps 107 filling the conductive via patterns located at the center of the substrate are attached to each other. have. In addition, the semiconductor chips 110 and 120 are sealed with a molding body 108, and the conductive pins 116 are included in the solder balls 114 on the lower surfaces of the plurality of conductive via patterns provided on the outside to implement the present invention. According to the example, the BGA type stack package 200 is configured.

여기서, 다수의 전도성 비아 패턴을 구비한 기판의 구조는 내부에 다수의 비아 홀(105, 105a)이 형성되어 있는 코어층으로 이루어진 수지 기판(101)과, 그 하면에는 소정 부위에 구리(Cu) 박막으로 회로 패턴(104)이 형성되어 있고, 상기 비아 홀(105, 105a) 내부에 코어층으로 이루어진 수지 기판(101) 및 그와 접착되어 있는 회로 패턴(104) 중 외부로 노출되어 있는 부분에 구리(Cu)로 이루어진 도금층(106)이 형성되어 전도성 비아 패턴을 이루고 있다. 그리고, 상기 코어층으로 이루어진 수지 기판(101)의 상부와 회로 패턴(104)의 하부에는 전도성 비아 패턴을 제외한 나머지 부분을 열이나 화학 용액 등으로부터 보호하도록 솔더 마스크(102, 103)가 각각 형성되어 있다. Here, the structure of the substrate having a plurality of conductive via patterns includes a resin substrate 101 made of a core layer having a plurality of via holes 105 and 105a formed therein, and copper (Cu) at a predetermined portion thereof. The circuit pattern 104 is formed of a thin film, and is exposed to the outside of the resin substrate 101 made of a core layer and the circuit pattern 104 bonded to the inside of the via holes 105 and 105a. A plating layer 106 made of copper (Cu) is formed to form a conductive via pattern. In addition, solder masks 102 and 103 are formed on the upper portion of the resin substrate 101 including the core layer and the lower portion of the circuit pattern 104 to protect the remaining portions except the conductive via patterns from heat or chemical solution. have.

그리고, 상기 도전핀(116)은 솔더볼(114)을 포함한 기판과 외부와의 원활한 전기 신호의 교환 및 솔더볼(114)의 고정을 강화시키는 역할을 한다. In addition, the conductive pin 116 serves to smoothly exchange the electrical signal between the substrate including the solder ball 114 and the outside and to fix the solder ball 114.

본 발명에 따르면, BGA 타입 스택 패키지에서 본딩 와이어를 사용하지 않음으로써 공정을 단순화시킬 수 있고, 기존에 발생하였던 긴 본딩 와이어로 인한 쇼트 현상을 방지할 수 있다.According to the present invention, a process can be simplified by not using a bonding wire in a BGA type stack package, and a short phenomenon due to a long bonding wire that has occurred previously can be prevented.

이하에서는 본 발명의 실시예에 따른 BGA 타입 스택 패키지의 제조 방법을 도 3a 내지 도 3d를 참조하여 설명하도록 한다.Hereinafter, a method of manufacturing a BGA type stack package according to an exemplary embodiment of the present invention will be described with reference to FIGS. 3A to 3D.

우선, 도 3a에 도시된 바와 같이, 패드의 중앙부 및 그 외측에 다수의 비아 홀을 가지는 BGA 패키지용 PTH(Plated-Through Hole) 형태의 기판(100)을 제공한다.First, as shown in FIG. 3A, a substrate 100 in the form of a plated-through hole (PTH) for a BGA package having a plurality of via holes in a central portion and an outer portion of a pad is provided.

여기서, 상기 기판의 제작 방법은, 다수의 비아 홀(105, 105a)이 형성되어 있는 코어층으로 이루어진 수지 기판(101)을 준비하고, 수지 기판(101)의 하면에는 상기 수지 기판(100)에 접착되고, 비아 홀(105, 105a)을 포함한 소정부위에 구리(Cu) 박막으로 다수의 회로 패턴(104)을 형성한다.Here, in the method of manufacturing the substrate, a resin substrate 101 including a core layer in which a plurality of via holes 105 and 105a are formed is prepared, and a bottom surface of the resin substrate 101 is provided on the resin substrate 100. A plurality of circuit patterns 104 are formed of a thin film of copper (Cu) at a predetermined portion including the via holes 105 and 105a.

그런 다음, 상기 비아 홀(105) 내부에는 코어층으로 이루어진 수지 기판(101)과 상기 회로 패턴(104)을 포함하는 도금층(106)을 형성시켜 전도성 비아 패턴을 제조한다. 이후, 비아 홀(105)들 중 중앙부위에 해당되는 비아 홀(105a)에 솔더링 공정으로 솔더 범프(Solder Bump : 107)를 형성한다. Then, a conductive via pattern is manufactured by forming a resin substrate 101 including a core layer and a plating layer 106 including the circuit pattern 104 in the via hole 105. Thereafter, solder bumps 107 are formed in the via holes 105a corresponding to the center of the via holes 105 by a soldering process.

여기서, 도금층(106)은 무전해 도금 공정을 진행한 후 전해 도금공정을 진행하여 형성하고, 도금층 물질은 구리(Cu) 등이 사용될 수 있다. Here, the plating layer 106 may be formed by performing an electroless plating process followed by an electrolytic plating process, and the plating layer material may be copper (Cu) or the like.

이어서, 수지 기판(101)의 양측을 각각 덮되, 전도성 비아 패턴과 솔더 범프(107)를 노출시키는 제1솔더마스크(102) 및 제2솔더마스크(103)를 각각 형성하고, 소정의 기판(100)을 구성한다. 여기서, 상기 제1 및 제2솔더마스크(102, 103)에 의해 기판(100)의 표면이 열이나 화학 용액 등으로부터 보호된다. Subsequently, a first solder mask 102 and a second solder mask 103 which respectively cover both sides of the resin substrate 101 and expose the conductive via pattern and the solder bumps 107 are formed, respectively, and the predetermined substrate 100 is formed. ). Here, the surface of the substrate 100 is protected from heat, chemical solution, or the like by the first and second solder masks 102 and 103.

이후, 도 3b에 도시된 바와 같이, 상기 기판(100)에 형성되어 있는 솔더 범프(107)의 양쪽 부위에 각각 제1반도체 칩(110) 및 제2반도체 칩(120)을 부착시킨다. 이때, 제1반도체 칩(110) 및 제2반도체 칩(120)은 센터 패드(미도시)가 형성된 면이 솔더 범프(107)에 부착되며, 그 중, 특히, 센터 패드(미도시)가 솔더 범프(107)에 부착된다. Thereafter, as shown in FIG. 3B, the first semiconductor chip 110 and the second semiconductor chip 120 are attached to both portions of the solder bump 107 formed on the substrate 100. In this case, the first semiconductor chip 110 and the second semiconductor chip 120 have a surface on which a center pad (not shown) is formed and are attached to the solder bumps 107, among which, in particular, a center pad (not shown) is soldered. It is attached to the bump 107.

또한, 상기 제1반도체 칩(110) 및 제2반도체 칩(120)의 부착 공정은 제1반도체 칩(110)을 부착시키고 나서, 제2반도체 칩(120)을 부착시킬 수도 있고, 또는 제1반도체 칩(110) 및 제2반도체 칩(120)을 동시에 부착시킬 수도 있다.In addition, in the attaching process of the first semiconductor chip 110 and the second semiconductor chip 120, the first semiconductor chip 110 may be attached, and then the second semiconductor chip 120 may be attached. The semiconductor chip 110 and the second semiconductor chip 120 may be attached at the same time.

그런 다음, 도 3c에 도시된 바와 같이, 제1반도체 칩(110) 및 제2반도체 칩(120)을 에폭시 몰딩 컴파운드를 이용하여 몰딩 공정을 진행시켜 몰딩체(108)를 형성한다. 이때, 상기 몰딩체(108)는 제1반도체 칩(110) 및 제2반도체 칩(120)의 전체를 감싸도록 형성한다.Then, as shown in Figure 3c, the first semiconductor chip 110 and the second semiconductor chip 120 is subjected to a molding process using an epoxy molding compound to form a molding 108. In this case, the molding body 108 is formed to surround the entirety of the first semiconductor chip 110 and the second semiconductor chip 120.

여기서, 상기 몰딩체(108)는 제1 및 제2반도체 칩의 상부면을 외부로 노출시키도록 형성시켜, 노출된 면에 히트 스프레더(Heat Spreader)를 형성시킬 수도 있다.Here, the molding member 108 may be formed to expose the upper surfaces of the first and second semiconductor chips to the outside, thereby forming a heat spreader on the exposed surface.

이어서, 도 3c에 도시된 바와 같이, 상기 제2솔더마스크(103) 상에 스텐실(Stencil) 공정을 이용하여 전도성 비아 홀(105)들의 상부에 일정량의 솔더를 매립하여 솔더댐(112)을 형성시킨다.Subsequently, as illustrated in FIG. 3C, a solder dam 112 is formed by filling a predetermined amount of solder on the conductive via holes 105 using a stencil process on the second solder mask 103. Let's do it.

그런 다음, 도 3d에 도시된 바와 같이, 상기 제1솔더마스크(102) 상에 스텐실 공정을 이용하여 전도성 비아 홀(105)들의 하부에 솔더볼(114)을 형성시킬 솔더를 매립한다. 이후, 도전 핀(116)을 삽입하고 리플로우(Reflow) 공정을 진행하여 상기 제2 및 제1솔더마스크에 매립된 솔더 페이스트를 경화시켜 2개의 반도체 칩이 적층된 BGA 타입 스택 패키지의 제조를 완료한다.Next, as shown in FIG. 3D, a solder is formed in the lower portion of the conductive via holes 105 using the stencil process on the first solder mask 102. Thereafter, the conductive pin 116 is inserted and a reflow process is performed to cure the solder paste embedded in the second and first solder masks, thereby completing the manufacture of a BGA type stack package in which two semiconductor chips are stacked. do.

여기서, 상기 제1솔더마스크 상의 전도성 비아 홀(105)의 하부를 매립하고 있는 솔더는 리플로우 공정 후 솔더볼(114)을 형성할 수 있을 정도로 많은 양을 도포한다. Here, the solder embedded in the lower portion of the conductive via hole 105 on the first solder mask is coated with a large amount so that the solder ball 114 can be formed after the reflow process.

도 4는 본 발명의 다른 실시예에 따른 BGA 타입 스택 패키지를 이용한 멀티 패키지를 도시한 단면도이다. 4 is a cross-sectional view showing a multi-package using a BGA type stack package according to another embodiment of the present invention.

본 발명의 다른 실시예에 따른 BGA 타입 스택 패키지를 이용한 멀티 패키지는, 4개의 반도체 칩이 적층된 BGA 타입 스택 패키지를 이용한 멀티 패키지로서, 도시된 바와 같이, 상기 본 발명의 실시예에 따라 제조된 2개의 BGA 타입 스택 패키지(200, 300)를 적층하고, 2개의 BGA 타입 스택 패키지(200, 300)를 도전핀(116a)을 이용하여 전기적으로 연결한 구조이다. The multi-package using the BGA type stack package according to another embodiment of the present invention is a multi-package using a BGA type stack package in which four semiconductor chips are stacked. As shown, the multi package is manufactured according to the embodiment of the present invention. Two BGA type stack packages 200 and 300 are stacked, and two BGA type stack packages 200 and 300 are electrically connected using the conductive pins 116a.

여기서, 멀티 패키지를 구성하기 위하여 BGA 타입 스택 패키지를 2개 이상 적층할 수 있고, 스택 패키지들 중 상부에 형성된 BGA 타입 스택 패키지(300) 기판 하면의 전도성 비아 패턴에는 솔더볼이 형성되어 있지 않고, 최하부에 배치된 BGA 타입 스택 패키지(200) 기판 하면의 전도성 비아 패턴에는 외부와 전기적인 신호를 교환하는 솔더볼(116)이 형성되어 있다.Here, two or more BGA type stack packages may be stacked to form a multi-package. Solder balls may not be formed on the conductive via patterns on the bottom surface of the BGA type stack package 300 formed on the top of the stack packages. A solder ball 116 is formed on the conductive via pattern on the bottom surface of the BGA type stack package 200 disposed on the substrate to exchange electrical signals with the outside.

본 발명의 다른 실시예에 따른 BGA 타입 스택 패키지를 이용한 멀티 패키지의 제조 방법은, 우선, 상기 본 발명의 실시예에 따라 제조된 BGA 타입 스택 패키지에서 도전 핀을 삽입하지 않은 상태의 BGA 타입 스택 패키지를 바텀(Bottom) 패키지(200)로 제조한다.In the method of manufacturing a multi-package using a BGA type stack package according to another embodiment of the present invention, first, a BGA type stack package without a conductive pin inserted in a BGA type stack package manufactured according to the embodiment of the present invention. To a bottom package 200.

그런 다음, 본 발명의 실시예에 따라 제조된 BGA 타입 스택 패키지에서 제1 솔더마스크 상에 스텐실 공정으로 솔더를 도포하지 않은 BGA 타입 스택 패키지를 탑(Top) 패키지(300)로 제조한다.Then, in the BGA type stack package manufactured according to the embodiment of the present invention, the BGA type stack package, in which no solder is applied by a stencil process on the first solder mask, is manufactured as the top package 300.

이어서, 상기 탑 패키지(300)와 바텀 패키지(200)를 정렬시키고(Align) 도전 핀(116a)을 삽입한 후, 리플로우(Reflow) 공정을 진행하여 솔더댐(112) 및 솔더볼으로 사용되는 솔더(114)들을 경화시켜 4개의 반도체 칩이 적층된 BGA 타입 스택 패키지를 이용한 멀티 패키지를 완성한다.Subsequently, the top package 300 and the bottom package 200 are aligned, and after the conductive pins 116a are inserted, a reflow process is performed to solder the solder dam 112 and the solder balls. The 114 is cured to complete a multi-package using a BGA type stack package in which four semiconductor chips are stacked.

여기서, 상기 멀티 패키지를 구성하는 반도체 칩에 히트 스프레더가 더 추가적으로 부착하여 열 방출 효과를 높일 수 있다.Here, the heat spreader may be further attached to the semiconductor chip constituting the multi-package to increase the heat dissipation effect.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 기판으로서 PTH 형태의 인쇄회로기판의 비아홀에 솔더 범프를 형성하고 나서, 상기 솔더 범프의 양측에 각각 반도체 칩을 부착시킴으로써, 본딩 와이어 공정을 생략시켜 공정을 단순화할 수 있으며, 또한 기존의 긴 본딩 와이어로 인한 전기적인 쇼트 현상을 방지하여 전기적으로 우수한 BGA 타입 스택 패키지를 이용한 멀티 패키지를 제공할 수 있다. As described above, the present invention can simplify the process by eliminating the bonding wire process by forming solder bumps in via holes of a PTH type printed circuit board as substrates, and then attaching semiconductor chips to both sides of the solder bumps. In addition, it is possible to provide a multi-package using an electrically good BGA type stack package by preventing the electrical short due to the existing long bonding wire.

Claims (11)

중심부에 배치되는 제1전도성 비아 패턴 및 가장자리에 배치되는 제2전도성 비아 패턴을 구비한 기판;A substrate having a first conductive via pattern disposed at a central portion thereof and a second conductive via pattern disposed at an edge thereof; 상기 기판의 하면에 상기 제1전도성 비아 패턴과 전기적으로 연결되며 플립 칩 본딩되는 센터 패드형 제1반도체 칩;A center pad type first semiconductor chip electrically connected to the first conductive via pattern and flip chip bonded to a bottom surface of the substrate; 상기 기판의 상면에 상기 제1전도성 비아 패턴과 전기적으로 연결되며 플립 칩 본딩되는 센터 패드형 제2반도체 칩;A center pad type second semiconductor chip electrically connected to the first conductive via pattern and flip chip bonded to an upper surface of the substrate; 상기 제1반도체 칩을 밀봉하도록 형성된 제1몰딩체; 및A first molding body formed to seal the first semiconductor chip; And 상기 제2반도체 칩을 밀봉하도록 형성된 제2몰딩체;A second molding body formed to seal the second semiconductor chip; 을 포함하는 것을 특징으로 하는 BGA 타입 스택 패키지.BGA type stack package comprising a. 제 1 항에 있어서,The method of claim 1, 상기 기판 하면의 제2전도성 비아 패턴에 형성된 솔더볼과 제2전도성 비아 패턴을 전기적으로 연결하는 도전핀을 더 포함하는 것을 특징으로 하는 BGA 타입 스택 패키지BGA type stack package further comprises a conductive pin for electrically connecting the solder ball formed on the second conductive via pattern on the lower surface of the substrate and the second conductive via pattern. 제 1 항에 있어서,The method of claim 1, 상기 기판은The substrate is 중심부 및 가장자리 각각에 제1 및 제2비아홀이 형성된 코어층;A core layer having first and second via holes formed in each of the center and the edge thereof; 상기 제1 및 제2비아홀 표면에 형성된 금속 도금막과 상기 제1 및 제2비아홀 내에 충진된 도전 물질로 구성된 제1 및 제2전도성 비아 패턴; 및First and second conductive via patterns including a metal plating film formed on surfaces of the first and second via holes and a conductive material filled in the first and second via holes; And 상기 코어층의 하면 및 상면 각각에 제1 및 제2전도성 비아 패턴을 제외한 나머지 부분을 가리도록 형성된 솔더 마스크;A solder mask formed on each of the lower and upper surfaces of the core layer to cover the remaining portions except for the first and second conductive via patterns; 를 포함하는 것을 특징으로 하는 BGA 타입 스택 패키지.BGA type stack package comprising a. 제 3 항에 있어서,The method of claim 3, wherein 상기 금속 도금막은 구리(Cu)막인 것을 특징으로 하는 BGA 타입 스택 패키지.The metal plating film is a BGA type stack package, characterized in that the copper (Cu) film. 제 3 항에 있어서,The method of claim 3, wherein 상기 도전 물질은 솔더(Solder)인 것을 특징으로 하는 BGA 타입 스택 패키지.The conductive material is a BGA type stack package, characterized in that the solder (Solder). 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2반도체 칩 각각에 부착된 히트 스프레더를 더 포함하는 것을 특징으로 하는 BGA 타입 스택 패키지.And a heat spreader attached to each of the first and second semiconductor chips. 청구항 1의 구성을 갖는 적어도 둘 이상의 BGA 타입 스택 패키지;At least two BGA type stack packages having the configuration of claim 1; 상기 각 스택 패키지의 대응되는 제2전도성 비아 패턴들 사이에 개재되어 상 호 간을 전기적으로 연결시키는 도전핀; 및Conductive pins interposed between corresponding second conductive via patterns of each stack package to electrically connect the interconnections; And 상기 스택 패키지들 중에서 최하부에 배치된 스택 패키지의 기판 하면의 제2전도성 비아 패턴에 형성된 솔더볼;Solder balls formed on the second conductive via pattern on the lower surface of the substrate of the stack package disposed on the lowermost of the stack package; 을 포함하는 것을 특징으로 하는 멀티 패키지.Multi-packages comprising a. 제 7 항에 있어서,The method of claim 7, wherein 상기 스택 패키지의 기판은,The substrate of the stack package, 중심부 및 가장자리 각각에 제1 및 제2비아홀이 형성된 코어층;A core layer having first and second via holes formed in each of the center and the edge thereof; 상기 제1 및 제2비아홀 표면에 형성된 금속 도금막과 상기 제1 및 제2비아홀 내에 충진된 도전 물질로 구성된 제1 및 제2전도성 비아 패턴; 및First and second conductive via patterns including a metal plating film formed on surfaces of the first and second via holes and a conductive material filled in the first and second via holes; And 상기 코어층의 하면 및 상면 각각에 제1 및 제2전도성 비아 패턴을 제외한 나머지 부분을 가리도록 형성된 솔더 마스크;A solder mask formed on each of the lower and upper surfaces of the core layer to cover the remaining portions except for the first and second conductive via patterns; 를 포함하는 것을 특징으로 하는 멀티 패키지.Multi-packages comprising a. 제 8 항에 있어서,The method of claim 8, 상기 금속 도금막은 구리(Cu)막인 것을 특징으로 하는 멀티 패키지.The metal plating film is a multi-package, characterized in that the copper (Cu) film. 제 8 항에 있어서,The method of claim 8, 상기 도전 물질은 솔더(Solder)인 것을 특징으로 하는 멀티 패키지.The conductive material is a multi-package, characterized in that the solder (Solder). 제 7 항에 있어서,The method of claim 7, wherein 상기 스택 패키지를 구성하는 반도체 칩에 부착된 히트 스프레더를 더 포함하는 것을 특징으로 하는 멀티 패키지.And a heat spreader attached to a semiconductor chip constituting the stack package.
KR1020060096545A 2006-09-29 2006-09-29 Ball grid array type stack package and multi package using of the same KR101185857B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060096545A KR101185857B1 (en) 2006-09-29 2006-09-29 Ball grid array type stack package and multi package using of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060096545A KR101185857B1 (en) 2006-09-29 2006-09-29 Ball grid array type stack package and multi package using of the same

Publications (2)

Publication Number Publication Date
KR20080029669A true KR20080029669A (en) 2008-04-03
KR101185857B1 KR101185857B1 (en) 2012-09-25

Family

ID=39532204

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060096545A KR101185857B1 (en) 2006-09-29 2006-09-29 Ball grid array type stack package and multi package using of the same

Country Status (1)

Country Link
KR (1) KR101185857B1 (en)

Also Published As

Publication number Publication date
KR101185857B1 (en) 2012-09-25

Similar Documents

Publication Publication Date Title
US8022532B2 (en) Interposer and semiconductor device
US10354984B2 (en) Semiconductor assembly with electromagnetic shielding and thermally enhanced characteristics and method of making the same
JP4805901B2 (en) Semiconductor package
US7838967B2 (en) Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips
US8633587B2 (en) Package structure
US7656031B2 (en) Stackable semiconductor package having metal pin within through hole of package
KR20070010915A (en) Substrate having heat spreading layer and semiconductor package using the same
CN101582395B (en) Wiring board
JP4919103B2 (en) Land grid array semiconductor device package, assembly including the package, and manufacturing method
JP2008218979A (en) Electronic packaging and manufacturing method thereof
US20100123236A1 (en) Semiconductor package having adhesive layer and method of manufacturing the same
US8872329B1 (en) Extended landing pad substrate package structure and method
JP2006228897A (en) Semiconductor device
JP2007059486A (en) Semiconductor device and substrate for manufacturing semiconductor device
US20120049359A1 (en) Ball grid array package
KR20010063236A (en) Stack package and manufacturing method thereof
KR101185857B1 (en) Ball grid array type stack package and multi package using of the same
KR101089647B1 (en) Board on chip package substrate and manufacturing method thereof
KR100549299B1 (en) Semiconductor package and its manufacturing method
US20070209830A1 (en) Semiconductor chip package having a slot type metal film carrying a wire-bonding chip
KR20020028473A (en) Stack package
KR100708041B1 (en) semiconductor package and its manufacturing method
KR20050073678A (en) Method for manufacturing bga type package
KR20100078957A (en) Semiconductor module
KR100542672B1 (en) Semiconductor package

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160822

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170824

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee