KR20080029268A - Isolation layer of semiconductor device and method forming the same - Google Patents

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Abstract

An isolation layer of a semiconductor device and a forming method thereof are provided to easily bury a T-shaped trench with an oxide layer for the isolation layer, without forming voids. A mask pattern for exposing a region for forming an isolation layer is formed on a silicon substrate(21), and then the exposed portion of the substrate is etched by using the mask pattern to form trenches. A sidewall oxide layer(25) and a liner nitride layer(26) are formed on the entire surface of the mask pattern. The liner nitride layer, the sidewall oxide layer, the mask pattern and the substrate are etched to form T-shaped trenches having an upper end wider than a lower end. An oxide layer for an isolation layer is buried in the T-shaped trench, and then the mask pattern is removed.

Description

반도체 소자의 소자분리막 및 그 형성방법{Isolation layer of semiconductor device and method forming the same}Isolation layer of semiconductor device and method forming the same

도 1a 내지 도 1c는 종래의 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.1A to 1C are cross-sectional views illustrating processes of forming a device isolation film of a conventional semiconductor device.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.2A through 2E are cross-sectional views illustrating processes of forming an isolation layer of a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21: 실리콘기판 22: 패드산화막21: silicon substrate 22: pad oxide film

23: 패드질화막 24: 트렌치23: pad nitride film 24: trench

25: 측벽산화막 26: 라이너 질화막25 sidewall oxide film 26 liner nitride film

27: 소자분리막용 산화막 34: T형 타입 트렌치27: oxide film for device isolation film 34: T-type trench

37: T형 타입 소자분리막 PR: 제2감광막패턴37: T-type device isolation film PR: second photosensitive film pattern

본 발명은 반도체 소자의 소자분리막 및 그 형성방법에 관한 것으로, 보다 상세하게는, PMOS 영역의 HEIP(Hot Electron Induced Punchthough) 특성을 개선시 킴과 아울러 소자분리용 매립산화막의 매립특성을 향상 및 모우트(moat) 발생을 최소할 수 있는 방법에 관한 것이다.The present invention relates to a device isolation film of a semiconductor device and a method of forming the same, and more particularly, improves the Hot Electron Induced Punchthough (HEIP) property of a PMOS region, and improves and improves the embedding property of a buried oxide film for device isolation. The present invention relates to a method capable of minimizing the occurrence of moat.

반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자분리막에도 적용된다. 이것은 소자 영역의 폭이 감소되고 있는 추세에서 소자분리 영역의 폭 역시 함께 감소시켜야만 하기 때문이다. With the progress of semiconductor technology, the speed and the high integration of semiconductor devices are progressing rapidly, and with this, the demand for refinement | miniaturization of a pattern and high precision of a pattern dimension is increasing. This requirement also applies to device isolation films. This is because, in the trend of decreasing width of device regions, the width of device isolation regions must also be reduced.

이하에서는, 현재 수행하고 있는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 도 1a 내지 도 1c를 참조하여 간략하게 설명하도록 한다.Hereinafter, a method of forming an isolation layer using a shallow trench isolation (STI) process will be described briefly with reference to FIGS. 1A to 1C.

도 1a를 참조하면, 실리콘기판(1) 상에 소자분리막 형성영역을 노출시키는 패드산화막(2)과 패드질화막(3)을 차례로 형성한 후, 상기 패드질화막(3)을 식각마스크로 이용해서 상기 노출된 기판 부분을 식각하여 트렌치(T)를 형성한다.Referring to FIG. 1A, after the pad oxide film 2 and the pad nitride film 3 exposing the device isolation layer forming region are sequentially formed on the silicon substrate 1, the pad nitride film 3 is used as an etching mask. The exposed substrate portion is etched to form the trench T.

도 1b를 참조하면, 상기 기판 식각시에 발생된 식각 데미지(etch damage)를 회복시키기 위해 상기 결과물에 대한 희생산화 공정을 수행하고, 이를 통해, 트렌치(T)를 포함한 패드질화막(3) 상에 측벽산화(Wall Oxide)막(4)을 형성한 후, 후속 산화 공정에 의해 야기되는 스트레스를 최소화하기 위해 측벽산화막(4) 상에 라이너질화(liner nitride)막(5)을 증착한다.Referring to FIG. 1B, a sacrificial oxidation process is performed on the resultant to recover etch damage generated during the etching of the substrate, and thus, on the pad nitride layer 3 including the trench T. After forming the sidewall oxide film 4, a liner nitride film 5 is deposited on the sidewall oxide film 4 to minimize the stress caused by the subsequent oxidation process.

도 1c를 참조하면, 상기 라이너 질화막(6)이 형성된 트렌치(T)가 완전 매립되도록 상기 기판 결과물 상에 매립산화막을 두껍게 증착한 후, 상기 매립산화막을 CMP(Chemical Mechanical Polishing)한 후, 잔류된 패드질화막을 패드산화막을 제거하여 상기 트렌치(T) 내에 소자분리막(6)을 형성한다.Referring to FIG. 1C, after depositing a buried oxide film thickly on the substrate resultant so that the trench T in which the liner nitride film 6 is formed is completely embedded, the buried oxide film is left after CMP (Chemical Mechanical Polishing). The pad nitride layer is removed from the pad nitride layer to form an isolation layer 6 in the trench T.

전술한 바와 같이, 종래의 STI 공정을 이용한 소자분리막 형성방법은 후속 산화 공정로 인해 기판이 받는 스트레스를 최소화하기 위해 기판의 전면 상에 라이너 질화막을 증착한다. 그러나, NMOS 형성 영역의 소자분리막에 형성된 라이너 질화막은 문제가 없지만, 특히 PMOS 형성 영역의 소자분리막에 형성된 라이너 질화막은 PMOS 형성 영역의 소자분리(Isolation) 펀치-쓰루(punch-through)의 전압을 열화시키는 원인이 된다. As described above, the device isolation film forming method using the conventional STI process deposits a liner nitride film on the entire surface of the substrate in order to minimize the stress applied to the substrate due to the subsequent oxidation process. However, although the liner nitride film formed in the device isolation film of the NMOS formation region is not a problem, in particular, the liner nitride film formed in the device isolation film of the PMOS formation region degrades the voltage of isolation punch-through in the PMOS formation region. It causes.

다시말하면, 트랜지스터 동작시 전하를 띤 입자들이 터널링(tunneling) 현상에 의해서 얇은 측벽산화막을 투과하면서 라이너 질화막과 측벽산화막 계면에 발생되는 결함 또는 이들 막질 자체가 가질 수 있는 결함에 의해 트랩핑(trapping)되어, 펀치-쓰루 누설전류(Punch-through Leakage Current)가 증가하게 된다.In other words, while the charged particles pass through the thin sidewall oxide film by tunneling during the operation of the transistor, the trapping is caused by a defect occurring at the interface between the liner nitride film and the sidewall oxide film or a defect that may be caused by the film quality itself. This results in an increase in punch-through leakage current.

이와 같은, 펀치-쓰루 누설전류 증가 현상을 Hot Electron Induced Punch-through(이하, HEIP) 현상이라 말하며, 이러한 HEIP 현상이 심화되면 PMOS 형성 영역에서 트랜지스터의 off 특성은 열화된다. The punch-through leakage current increase phenomenon is referred to as a hot electron induced punch-through phenomenon (HEIP) phenomenon. When the HEIP phenomenon is intensified, the off characteristic of the transistor is degraded in the PMOS formation region.

한편, 상기와 같은 문제점을 해결하기 위한 방안으로, 트렌치 하단부에 형성된 라이너 질화막은 그대로 남기고, 트렌치 상단부에 형성된 라이너 질화막을 선택적으로 제거하는 방법을 제시하고 있으나, 이는, 좁아진 트렌치 내에 두단계로 매립산화막을 형성해야 하는 공정상의 문제점이 발생할 우려가 있다는 단점이 있다.On the other hand, as a solution to the above problem, while leaving the liner nitride film formed in the lower portion of the trench as it is, presenting a method for selectively removing the liner nitride film formed in the trench upper portion, this, buried oxide film in two steps in the narrowed trench There is a disadvantage that there is a fear that a process problem that must be formed.

또한, 반도체의 집적도가 증가함에 따라 그에 대응하여 트랜치의 공간 또한 좁아지고 있는데, 이러한 현상은 좁은 트랜치 내에 소자분리용 매립산화막 증착시 매립산화막이 증착되지 않는 부분, 즉, 도 1에 도시된 바와 같이, 매립산화막 내에 보이드(void)를 발생시킨다.In addition, as the degree of integration of semiconductors increases, the space of the trench is correspondingly narrowed. This phenomenon is a portion where the buried oxide film is not deposited when the buried oxide film for device isolation is deposited in the narrow trench, that is, as shown in FIG. 1. And voids are generated in the buried oxide film.

이러한, 상기 보이드는 후속 게이트의 물질인 폴리실리콘막이 상기 보이드 내부로 들어가게 되면서 액티브(active)와 액티브 사이가 단락되거나 액티브와 게이트가 단락되는 등, 반도체 소자의 제조수율이 저하되는 문제점을 발생시킨다.The voids cause a problem in that the manufacturing yield of the semiconductor device is degraded, such that a polysilicon film, which is a material of a subsequent gate, enters the voids, causing a short between active and active or a short between active and gate.

그리고, 또 다른 문제점으로 상기 매립산화막을 CMP하고 나서 패드산화막과 패드질화막을 제거하는 습식식각시, 상기 소자분리막 부분도 용액에 의해 노출되면서 상기 소자분리막 측면 부분이 식각되는 모우트(moat) 현상이 발생하게 되면서 상기 모우트가 발생된 지역에서는 후속 공정시 잔류물(residue)이 유발될 뿐 아니라, 액티브와 소자분리막의 경계지역에서 게이트 페일(gate fail)을 유발시키고 있다. In addition, as a further problem, when wet etching the CMP of the buried oxide layer and then removing the pad oxide layer and the pad nitride layer, a moat phenomenon in which the side surface of the device isolation layer is etched while the device isolation layer is also exposed by a solution. As a result, in the area where the moat is generated, not only residues are generated during the subsequent process but also gate fail at the boundary between the active and device isolation layers.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, 라이너 질화막으로 인한 HEIP 특성을 개선할 수 있는 반도체 소자의 소자분리막 및 그 형성방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a device isolation film of a semiconductor device and a method for forming the same, which are designed to solve the conventional problems as described above, and can improve HEIP characteristics due to a liner nitride film.

또한, 본 발명은 트렌치 내에 보이드 생성없이 매립산화막을 형성할 수 있는 반도체 소자의 소자분리막 및 그 형성방법을 제공함에 그 다른 목적이 있다.Another object of the present invention is to provide a device isolation film of a semiconductor device capable of forming a buried oxide film without generating voids in a trench, and a method of forming the same.

게다가, 본 발명은 소자분리막의 모우트 현상을 방지할 수 있는 반도체 소자의 소자분리막 및 그 형성방법을 제공함에 그 또 다른 목적이 있다.In addition, another object of the present invention is to provide a device isolation film of a semiconductor device and a method for forming the same, which can prevent the phenomenon of the device isolation film from being caught.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판; 상기 실리콘기판 내에 형성되며, 상단부가 하단부 보다 넓은 폭의 형상을 갖는 T형 타입 트렌치; 및 상기 T형 타입 트렌치 내에 형성된 소자분리막;을 포함하는 반도체 소자의 소자분리막을 제공한다.In order to achieve the above object, the present invention, a silicon substrate; A T-type trench formed in the silicon substrate and having an upper end portion having a wider shape than a lower end portion; And an isolation layer formed in the T-type trench.

여기서, 상기 T형 타입 트렌치의 하단부 전면에 형성된 측벽산화막; 및 상기 측벽산화막 상에 형성된 라이너 질화막;을 더 포함하는 것을 특징으로 한다.Here, a sidewall oxide film formed on the entire lower end portion of the T-type trench; And a liner nitride film formed on the sidewall oxide film.

또한, 본 발명은, 실리콘기판 상에 소자분리막 형성영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 마스크패턴을 식각마스크로 이용해서 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함하여 상기 마스크패턴 전면에 측벽산화막과 라이너 질화막을 차례로 형성하는 단계; 상기 트렌치 양옆에 인접한 라이너 질화막과 측벽산화막 및 마스크패턴, 그리고 실리콘기판을 식각하여 상기 트렌치를 상단부가 하단부 보다 넓은 폭의 형상을 갖는 T형 타입 트렌치로 형성하는 단계; 상기 T형 타입 트렌치 내에 소자분리막용 산화막을 매립하는 단계; 및 상기 마스크패턴을 제거하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.In addition, the present invention comprises the steps of forming a mask pattern for exposing the device isolation film forming region on the silicon substrate; Etching the exposed portion of the substrate using the mask pattern as an etching mask to form a trench; Sequentially forming a sidewall oxide film and a liner nitride film over the mask pattern including the trench; Etching the liner nitride film, the sidewall oxide film, the mask pattern, and the silicon substrate adjacent to both sides of the trench to form the trench as a T-type trench having an upper end portion having a wider width than the lower end portion; Embedding an oxide film for device isolation in the T-type trench; And removing the mask pattern.

여기서, 상기 마스크패턴은 패드산화막과 패드질화막의 적층막으로 형성하는 것을 특징으로 한다.The mask pattern may be formed of a laminated film of a pad oxide film and a pad nitride film.

상기 패드산화막은 100∼200Å 두께로, 상기 패드질화막은 500∼1000Å 두께로 형성하는 것을 특징으로 한다.The pad oxide film may be formed to a thickness of 100 to 200 GPa, and the pad nitride film may be formed to a thickness of 500 to 1000 GPa.

상기 트렌치를 상단부가 하단부 보다 넓은 폭의 형상을 갖는 T형 타입 트렌치로 형성하는 단계는, 상기 트렌치를 포함하며, 상기 트렌치 양 옆을 각각 50∼500Å 만큼 노출시키는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각마스크로 이용해서 상기 감광막패턴에 의해 노출된 라이너 질화막과 측벽산화막 및 마스크패턴의 일부를 1차 식각하는 단계; 상기 감광막패턴을 제거하는 단계; 및 상기 트렌치 측벽에 형성된 라이너 질화막과 측벽산화막을 포함하여 상기 1차 식각시 잔류된 마스크패턴 및 실리콘기판을 2차 식각하는 단계;로 구성되는 것을 특징으로 한다.The forming of the trench as a T-type trench having an upper end portion having a wider shape than a lower end portion includes: forming a photoresist pattern including the trench and exposing both sides of the trench by 50 to 500 microseconds; First etching the liner nitride layer, the sidewall oxide layer, and a portion of the mask pattern exposed by the photoresist pattern using the photoresist pattern as an etching mask; Removing the photoresist pattern; And secondly etching the mask pattern and the silicon substrate remaining during the first etching, including the liner nitride layer and the sidewall oxide layer formed on the trench sidewalls.

상기 마스크패턴의 일부를 1차 식각하는 단계는, 상기 마스크패턴을 250∼500Å 두께 만큼 식각하는 것을 특징으로 한다.In the first step of etching a part of the mask pattern, the mask pattern may be etched by 250 to 500 mm thick.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 바람직한 실시예에서는 PMOS 영역에 대해 도시하고, 설명하기로 한다.In the preferred embodiment of the present invention, the PMOS region is illustrated and described.

먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 실리콘기판 내에 상단부가 하단부 보다 넓은 폭의 형상을 갖는 T형 타입 트렌치가 형성되며, 상기 T형 타입 트렌치의 하단부 표면에 측벽산화막과 라이너 질화막이 형성된 T형 소자분리막의 구조를 갖는다.First, the technical principle of the present invention, the present invention is formed in the silicon substrate T-type trench having a wider shape than the lower end of the lower portion, the sidewall oxide film and the liner nitride film is formed on the lower surface of the T-type trench It has the structure of the formed T-type isolation film.

이렇게 하면, 상기 트렌치 상단부에 라이너 질화막이 형성되지 않으므로, 상 기 라이너 질화막으로 인해 발생되었던 HEIP 특성을 개선시킬 수 있다.In this case, since the liner nitride layer is not formed at the upper end of the trench, the HEIP characteristic generated by the liner nitride layer may be improved.

또한, 본 발명은 상단부가 하단부 보다 넓은 폭을 갖는 트렌치를 형성함에 따라, 상기 트렌치 내에 소자분리막용 산화막 매립시 보이드의 생성없이 용이하게 매립할 수 있다.In addition, according to the present invention, as the upper end forms a trench having a wider width than the lower end, it can be easily buried without generating voids when the oxide film for device isolation is buried in the trench.

게다가, 본 발명은 상기 트렌치의 상단부에 측벽산화막과 라이너 질화막이 형성되지 않으므로, 상기 트렌치의 상단부에 측벽산화막과 라이너 질화막이 형성되었던 경우보다 모우트(moat)의 발생을 크게 줄일 수 있다. In addition, since the sidewall oxide film and the liner nitride film are not formed at the upper end of the trench, the present invention can greatly reduce the occurrence of moat than when the sidewall oxide film and the liner nitride film are formed at the upper end of the trench.

자세하게는, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.In detail, FIGS. 2A to 2E are cross-sectional views for each process for describing a method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 실리콘기판(21) 상에 마스크 패턴(M)용으로 패드산화막(22)과 패드질화막(23)을 차례로 증착한 후, 상기 패드질화막(23) 상에 소자분리막 형성영역을 노출시키는 제1감광막패턴(미도시)을 형성한다.Referring to FIG. 2A, after the pad oxide layer 22 and the pad nitride layer 23 are sequentially deposited on the silicon substrate 21 for the mask pattern M, the device isolation layer forming region is formed on the pad nitride layer 23. A first photoresist pattern (not shown) to be exposed is formed.

이때, 상기 패드산화막(22)은 100∼200Å 두께로, 상기 패드질화막(23)은 500∼1000Å 두께로 증착한다. In this case, the pad oxide film 22 is deposited to a thickness of 100 to 200 GPa, and the pad nitride film 23 is deposited to a thickness of 500 to 1000 GPa.

그런다음, 상기 제1감광막패턴을 식각마스크로 이용해서 상기 제1감광막패턴에 의해 노출된 패드질화막(23)을 식각한 후, 상기 패드질화막(23)을 식각마스크로 이용해서 상기 패드산화막(22)과 실리콘기판(21)을 차례로 식각하여 트렌치(24)를 형성한다.Thereafter, the pad nitride layer 23 exposed by the first photoresist layer pattern is etched using the first photoresist pattern as an etch mask, and then the pad oxide layer 22 is used by using the pad nitride layer 23 as an etch mask. ) And the silicon substrate 21 are sequentially etched to form the trench 24.

다음으로, 상기 제1감광막이 제거된 상태에서 상기 트렌치 형성을 위한 식각 시의 식각 데미지(etch damage)를 회복시키기 위해 트렌치(24)를 포함하여 상기 패드질화막(23) 상에 측벽산화막(25)과 라이너 질화막(26)을 차례로 형성한다.Next, the sidewall oxide layer 25 is formed on the pad nitride layer 23 including the trench 24 to recover etch damage during the etching for forming the trench in a state where the first photoresist layer is removed. And the liner nitride film 26 are formed in this order.

도 2b를 참조하면, 상기 라이너 질화막(26) 상에 상기 트렌치(24)를 포함하며, 상기 트렌치 양 옆을 각각 50∼500Å 만큼 노출시키는 제2감광막패턴(PR)을 형성한 후, 상기 제2감광막패턴(PR)을 식각마스크로 이용해서 상기 제2감광막패턴에 의해 노출된 라이너 질화막(26)과 측벽산화막(25) 및 마스크패턴(M)의 일부, 바람직하게는, 상기 마스크패턴용 패드질화막(23)의 일부, 바람직하게는, 상기 패드질화막이 250∼500Å 두께만큼 식각되도록 1차 식각한다.Referring to FIG. 2B, after forming the second photoresist pattern PR including the trench 24 on the liner nitride layer 26 and exposing both sides of the trench by 50 to 500 microseconds, the second photoresist layer pattern PR may be formed. Part of the liner nitride film 26 and the sidewall oxide film 25 and the mask pattern M exposed by the second photosensitive film pattern using the photosensitive film pattern PR as an etching mask, preferably, the pad nitride film for mask pattern A part of (23), preferably, primary etching is performed so that the pad nitride film is etched by a thickness of 250 to 500 mm 3.

도 2c를 참조하면, 상기 제2감광막패턴이 제거된 상태에서 상기 트렌치(24) 측벽에 형성된 라이너 질화막(26)과 측벽산화막(25)을 포함하여 상기 1차 식각시 잔류된 마스크패턴, 바람직하게는, 상기 마스크패턴용 패드질화막(23)과 패드산화막(22) 및 실리콘기판(21)을 2차 식각하여 상기 트렌치(24)를 상단부가 하단부 보다 넓은 폭의 형상을 갖는 T형 타입 트렌치(34)로 형성한다.Referring to FIG. 2C, a mask pattern remaining during the first etching, including a liner nitride layer 26 and a sidewall oxide layer 25 formed on sidewalls of the trench 24 in a state where the second photoresist layer pattern is removed, preferably A second type of the mask pattern pad nitride layer 23, the pad oxide layer 22, and the silicon substrate 21 is etched to form the T-type trench 34 having the upper end portion having a wider width than the lower end portion. To form).

이때, 상기 2차 식각시 질화막과 실리콘이 함께 식각되는 에천트(etchant)를 사용함으로서, 상기 패드질화막(23) 상에 형성된 라이너 질화막과 측벽산화막은 제거된다. In this case, by using an etchant in which the nitride film and the silicon are etched together during the secondary etching, the liner nitride film and the sidewall oxide film formed on the pad nitride film 23 are removed.

여기서, 본 발명은 상기 트렌치에 인접한 라이너 질화막과 측벽산화막 및 마스크패턴, 그리고 실리콘기판을 식각하여 상단부가 하단부 보다 넓은 폭의 형상을 갖는 T형 타입을 트렌치를 형성함으로서, T형 타입 트렌치 내에 후속의 소자분리막용 산화막 매립시 보이드(void)의 생성없이 용이하게 매립할 수 있게 된다. Herein, the present invention forms a trench in the T-type trench by etching a liner nitride film, a sidewall oxide film, a mask pattern, and a silicon substrate adjacent to the trench, and forming a T-type trench having an upper end portion having a width wider than the lower end portion. When the oxide film for device isolation film is buried, it can be easily buried without generating voids.

또한, 본 발명은 상기 트렌치 상단부의 라이너 질화막은 제거하고, 상기 트렌치의 하단부에는 라이너 질화막은 남김으로서, 상기 라이너 질화막의 역할, 즉, 후속의 산화 공정에 의해 야기되는 스트레스를 완화시키는 역할도 제대로 수행될 수 있으며, 상기 라이너 질화막으로 인해 발생되었던 PMOS 영역의 HEIP 특성을 개선시킬 수 있어 트랜지스터의 특성을 향상시킬 수 있게 된다.In addition, the present invention removes the liner nitride film at the upper end of the trench, and the liner nitride film is left at the lower end of the trench, thereby properly performing the role of the liner nitride film, that is, relieving the stress caused by the subsequent oxidation process. The HEIP characteristics of the PMOS region generated by the liner nitride layer may be improved, thereby improving the characteristics of the transistor.

게다가, 본 발명은 상기 2차 식각시 상기 실리콘기판과 동시에 상기 트렌치 상단부의 측벽산화막과 라이너 질화막이 선택적으로 제거됨으로서, 상기 측벽산화막과 라이너 질화막이 형성되었던 경우보다 모우트(moat) 발생을 줄일 수 있게 된다.In addition, according to the present invention, the sidewall oxide layer and the liner nitride layer of the upper portion of the trench are selectively removed at the same time as the silicon substrate, thereby reducing the occurrence of moat than when the sidewall oxide layer and the liner nitride layer are formed. Will be.

도 2d를 참조하면, 상기 T형 타입 트렌치(34) 하단부에 라이너 질화막(26)이 형성된 T형 타입 트렌치(34)가 매립되도록 기판 전면 상에 소자분리막용 산화막(27)을 증착한 후, 이를 상기 패드질화막(23)이 노출될 때 까지 CMP(Chemical Mechanical Polishing)한다. Referring to FIG. 2D, after the T-type trench 34 having the liner nitride film 26 formed on the bottom of the T-type trench 34 is deposited, the oxide film 27 for device isolation film is deposited on the entire surface of the substrate. Chemical mechanical polishing (CMP) is performed until the pad nitride layer 23 is exposed.

도 2e를 참조하면, 상기 마스크패턴, 즉, 상기 패드질화막과 패드산화막을 제거하여 상기 T형 타입 트렌치(34) 내에 T형 타입 소자분리막(38)을 형성하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 형성한다.Referring to FIG. 2E, the mask pattern, that is, the pad nitride layer and the pad oxide layer is removed to form a T-type device isolation layer 38 in the T-type trench 34 to form a semiconductor device according to an embodiment of the present invention. To form a method of preparation.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 트렌치에 인접한 라이너 질화막과 측벽산화막 및 마스크패턴, 그리고 실리콘기판을 식각하여 상단부가 하단부 보다 넓은 폭의 형상을 갖는 T형 타입을 트렌치를 형성함으로서, T형 타입 트렌치 내에 소자분리막용 산화막 매립시 보이드(void)의 생성없이 용이하게 매립할 수 있게 된다. As described above, the present invention forms a trench in the T-type trench by etching the liner nitride film, the sidewall oxide film, the mask pattern, and the silicon substrate adjacent to the trench to form a T-type trench having an upper end portion having a wider width than the lower end portion. When the oxide film for device isolation film is buried, it can be easily buried without generating voids.

또한, 본 발명은 상기 트렌치 상단부의 라이너 질화막은 제거하고, 상기 트렌치의 하단부에는 라이너 질화막을 남김으로서, 상기 라이너 질화막의 역할, 즉, 후속의 산화 공정에 의해 야기되는 스트레스를 완화시키는 역할도 제대로 수행될 수 있으며, 상기 라이너 질화막으로 인해 발생되었던 PMOS 영역의 HEIP 특성을 개선시킬 수 있어 트랜지스터의 특성을 향상시킬 수 있게 된다.In addition, the present invention removes the liner nitride film at the upper end of the trench, and the liner nitride film is left at the lower end of the trench, thereby properly performing the role of the liner nitride film, that is, relieving stress caused by the subsequent oxidation process. The HEIP characteristics of the PMOS region generated by the liner nitride layer may be improved, thereby improving the characteristics of the transistor.

게다가, 본 발명은 상기 트렌치 상단부의 측벽산화막과 라이너 질화막이 선택적으로 제거됨으로서, 상기 측벽산화막과 라이너 질화막이 형성되었던 경우보다 모우트(moat) 발생을 줄일 수 있게 된다.In addition, according to the present invention, the sidewall oxide film and the liner nitride film of the trench upper portion are selectively removed, thereby reducing the occurrence of moat than when the sidewall oxide film and the liner nitride film are formed.

Claims (7)

실리콘기판;Silicon substrate; 상기 실리콘기판 내에 형성되며, 상단부가 하단부 보다 넓은 폭의 형상을 갖는 T형 타입 트렌치; 및A T-type trench formed in the silicon substrate and having an upper end portion having a wider shape than a lower end portion; And 상기 T형 타입 트렌치 내에 형성된 소자분리막;을 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막.And a device isolation film formed in the T-type trench. 제 1 항에 있어서,The method of claim 1, 상기 T형 타입 트렌치의 하단부 전면에 형성된 측벽산화막; 및A sidewall oxide film formed on an entire surface of a lower end of the T-type trench; And 상기 측벽산화막 상에 형성된 라이너 질화막;을 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막.And a liner nitride film formed on the sidewall oxide film. 실리콘기판 상에 소자분리막 형성영역을 노출시키는 마스크패턴을 형성하는 단계;Forming a mask pattern exposing the device isolation layer forming region on the silicon substrate; 상기 마스크패턴을 식각마스크로 이용해서 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계;Etching the exposed portion of the substrate using the mask pattern as an etching mask to form a trench; 상기 트렌치를 포함하여 상기 마스크패턴 전면에 측벽산화막과 라이너 질화막을 차례로 형성하는 단계;Sequentially forming a sidewall oxide film and a liner nitride film over the mask pattern including the trench; 상기 트렌치 양옆에 인접한 라이너 질화막과 측벽산화막 및 마스크패턴, 그 리고 실리콘기판을 식각하여 상기 트렌치를 상단부가 하단부 보다 넓은 폭의 형상을 갖는 T형 타입 트렌치로 형성하는 단계;Etching the liner nitride film, the sidewall oxide film, the mask pattern, and the silicon substrate adjacent to both sides of the trench to form the trench as a T-type trench having an upper end portion having a wider width than the lower end portion; 상기 T형 타입 트렌치 내에 소자분리막용 산화막을 매립하는 단계; 및Embedding an oxide film for device isolation in the T-type trench; And 상기 마스크패턴을 제거하는 단계;Removing the mask pattern; 를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Device isolation film forming method of a semiconductor device comprising a. 제 3 항에 있어서,The method of claim 3, wherein 상기 마스크패턴은 패드산화막과 패드질화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And the mask pattern is formed of a laminated film of a pad oxide film and a pad nitride film. 제 3 항에 있어서,The method of claim 3, wherein 상기 패드산화막은 100∼200Å 두께로, 상기 패드질화막은 500∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Wherein the pad oxide film is formed in a thickness of 100-200 GPa and the pad nitride film is formed in a thickness of 500-1000 GPa. 제 3 항에 있어서,The method of claim 3, wherein 상기 트렌치를 상단부가 하단부 보다 넓은 폭의 형상을 갖는 T형 타입 트렌치로 형성하는 단계는,Forming the trench as a T-type trench having an upper end portion having a wider shape than the lower end portion, 상기 트렌치를 포함하며, 상기 트렌치 양 옆을 각각 50∼500Å 만큼 노출시키는 감광막패턴을 형성하는 단계;Forming a photoresist pattern including the trench and exposing both sides of the trench by 50 to 500Å; 상기 감광막패턴을 식각마스크로 이용해서 상기 감광막패턴에 의해 노출된 라이너 질화막과 측벽산화막 및 마스크패턴의 일부를 1차 식각하는 단계;First etching the liner nitride layer, the sidewall oxide layer, and a portion of the mask pattern exposed by the photoresist pattern using the photoresist pattern as an etching mask; 상기 감광막패턴을 제거하는 단계; 및Removing the photoresist pattern; And 상기 트렌치 측벽에 형성된 라이너 질화막과 측벽산화막을 포함하여 상기 1차 식각시 잔류된 마스크패턴 및 실리콘기판을 2차 식각하는 단계;로 구성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And second etching the mask pattern and the silicon substrate remaining during the first etching, including the liner nitride layer and the sidewall oxide layer formed on the sidewalls of the trench. 제 6 항에 있어서,The method of claim 6, 상기 마스크패턴의 일부를 1차 식각하는 단계는, 상기 마스크패턴을 250∼500Å 두께 만큼 식각하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The first etching of the part of the mask pattern, the method of forming a device isolation film of a semiconductor device, characterized in that for etching the mask pattern by 250 ~ 500Å thickness.
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