KR20080022373A - Method of manufacturing a flash memory device - Google Patents

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전성민
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Abstract

A method for manufacturing a flash memory device is provided to prevent a gate between a cell region and peripheral region from being collapsed by ensuring a gate mask margin in an exposure process for forming a gate. A first polysilicon layer(104) is formed in a peripheral region on a semiconductor substrate(100). A first oxide layer(106), an insulating layer(108) and a second oxide layer(110) are formed on the entire surface, and then portions of the second oxide layer, the insulating layer and the first oxide layer are etched. A second polysilicon layer(112) and a first hard mask layer(114) are formed on the entire surface. A second hard mask(116), a lower antireflection layer and photoresist are formed on the entire surface. The photoresist, the lower antireflection layer, the second hard mask layer, the first hard mask layer, the second polysilicon layer, the insulating layer and the first oxide layer are sequentially etched to form a gate(122).

Description

플래시 메모리 소자의 제조방법{Method of manufacturing a flash memory device}Method of manufacturing a flash memory device

도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.1A to 1C are cross-sectional views of a device for explaining a method of manufacturing a flash memory device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 소자 분리막100 semiconductor substrate 102 device isolation film

104 : 제1 폴리실리콘막 106 : 제1 산화막104: first polysilicon film 106: first oxide film

108 : 절연막 110 : 제2 산화막108: insulating film 110: second oxide film

112 : 제2 폴리실리콘막 114 : 제1 하드 마스크막112: second polysilicon film 114: first hard mask film

116 : 제2 하드 마스크막 118 : 하부 반사 방지막116: second hard mask film 118: lower anti-reflection film

120 : 포토레지스트막 122 : 게이트120: photoresist film 122: gate

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 토폴러지(topology)를 유지하면서 토폴러지에 의한 게이트 마스크 마진을 확보하기 위한 플래시 메모리 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device for securing a gate mask margin by topologies while maintaining a topology.

플래시 메모리 소자에서 사용되는 폴리실리콘막을 플로팅 게이트로 사용하여 데이터를 저장하는 방식에서는 메모리가 고집적화되어 감에 따라 선 폭이 미세화되면서 기생 캐패시턴스(capacitance)가 발생해 제품의 속도 및 안정성을 저해하는 문제가 발생한다. In the method of storing data using a polysilicon film used in a flash memory device as a floating gate, as the memory becomes highly integrated, the line width becomes finer, and parasitic capacitance occurs, which hinders the speed and stability of the product. Occurs.

최근에 상기와 같이 플래시 메모리의 단점들을 극복하기 위해 소노스(Silicon-Oxide-Nitride-Oxide-Silicon, SONOS)형 플래시 메모리에 대한 연구가 활발히 진행되고 있다.Recently, in order to overcome the shortcomings of flash memory as described above, research on a sonos (Silicon-Oxide-Nitride-Oxide-Silicon, SONOS) type flash memory has been actively conducted.

소노스(SONOS)형 플래시 메모리는 일반적으로 반도체 기판 상부에 산화막, 질화막, 산화막 및 다결정 실리콘막이 차례로 적층된 구조를 갖는다. 여기서, 질화막은 산화막들 사이에 샌드위치(sandwitch)되는 ONO 구조를 갖고, ONO 구조에서 질화막은 전하가 트랩핑되는 매체(electric charge trapping medium)로 사용된다. 전하 트랩핑 매체는 소노스(SONOS)형 플래시 메모리의 정보 저장을 위한 장소이다. 따라서, 질화막은 통상적인 플래시 메모리의 플로팅 게이트와 유사한 기능을 수행하는 구조물이다.A sonos flash memory generally has a structure in which an oxide film, a nitride film, an oxide film, and a polycrystalline silicon film are sequentially stacked on a semiconductor substrate. Here, the nitride film has an ONO structure sandwiched between oxide films, and the nitride film is used as an electric charge trapping medium in the ONO structure. The charge trapping medium is a place for information storage of a SONOS type flash memory. Thus, the nitride film is a structure that performs a function similar to the floating gate of a conventional flash memory.

그러나, 셀 영역 및 고전압(High Voltage; HV)과 저전압(Low Voltage; LV)으로 구성된 주변 영역에서 소노스(SONOS)형 플래시 메모리를 형성할 경우, 기존 방법과 같이 고전압 리세스(recess) 방식을 사용하여 먼저 플로팅 게이트용 제1 폴리 실리콘막을 형성한 후 셀 영역의 제1 폴리실리콘막을 제거하기 때문에 셀 영역과 주변 영역에 게이트 형성 공정시 게이트 단차가 발생한다. However, when a SONOS flash memory is formed in a cell region and a peripheral region composed of a high voltage (HV) and a low voltage (LV), the high voltage recess method is performed as in the conventional method. Since the first polysilicon film for the floating gate is first formed, and then the first polysilicon film in the cell region is removed, a gate step occurs during the gate forming process in the cell region and the peripheral region.

또한, 게이트 단차 발생으로 인하여 셀 영역에서 최상의 노광 조건으로 노광 공정을 실시하여도 셀 영역과 주변 영역의 경계면에서 게이트 붕괴(collapse)가 발생한다. 여기서, 셀 영역과 주변 영역의 경계면에서 붕괴가 발생하는 것은 게이트 형성 공정시 마스크 마진이 부족함을 의미한다. In addition, due to the generation of gate steps, even when the exposure process is performed under the best exposure conditions in the cell region, gate collapse occurs at the interface between the cell region and the peripheral region. Here, the occurrence of collapse at the interface between the cell region and the peripheral region means that the mask margin is insufficient during the gate formation process.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 TLR(Triple Layer Resist) 공정을 실시하여 토폴러지를 유지하면서 토폴러지에 의한 게이트 마스크 마진을 확보하기 위한 플래시 메모리 소자의 제조방법을 제공하는 데 있다. SUMMARY OF THE INVENTION An object of the present invention devised to solve the above problems is to provide a method of manufacturing a flash memory device for securing a gate mask margin by topologies while maintaining a topography by performing a triple layer resist (TLR) process. have.

본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법은, 셀 영역 및 주변 영역이 정의된 반도체 기판 상부의 상기 주변 영역에 제1 폴리실리콘막을 형성하는 단계와, 상기 제1 폴리실리콘막을 포함한 전체 구조 상부에 제1 산화막, 절연막 및 제2 산화막을 순차적으로 형성한 후 상기 주변 영역의 상기 제2 산화막, 절연막 및 제1 산화막의 일부를 순차적으로 식각하는 단계와, 전체 구조 상부에 제2 폴리실리콘막 및 제1 하드 마스크막을 순차적으로 형성하는 단계와, 전체 구조 상부에 i-라인 포토레지스트막을 고온에서 경화시킨 제2 하드 마스크막, 하부 반사 방지막 및 포토레지스트막을 순차적으로 형성하는 단계와, 노광 및 현상 공정으로 상기 포토레지스트막, 하부 반사 방지막, 제2 하드 마스크막, 제1 하드 마스크막, 제2 폴리실리콘막, 제2 산화막, 절연막 및 제1 산화막을 순차적으로 식각하여 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.A method of manufacturing a flash memory device according to an embodiment of the present invention may include forming a first polysilicon layer on the peripheral region of a semiconductor substrate on which a cell region and a peripheral region are defined, and including the first polysilicon layer. Sequentially forming a first oxide film, an insulating film, and a second oxide film over the structure, and sequentially etching a portion of the second oxide film, the insulating film, and the first oxide film in the peripheral region, and second polysilicon over the entire structure. Sequentially forming a film and a first hard mask film; sequentially forming a second hard mask film, a lower anti-reflection film, and a photoresist film obtained by curing the i-line photoresist film at a high temperature over the entire structure; In the developing step, the photoresist film, the lower antireflection film, the second hard mask film, the first hard mask film, the second polysilicon film, and the second acid A method of manufacturing a flash memory device includes forming a gate by sequentially etching an oxide film, an insulating film, and a first oxide film.

상기에서, 절연막은 질화막으로 형성하여 트랩핑막으로 사용하고, 제2 산화막은 블로킹 산화막으로 형성한다. In the above, the insulating film is formed of a nitride film and used as a trapping film, and the second oxide film is formed of a blocking oxide film.

셀 영역에는 제1 폴리실리콘막이 형성되어 있지 않으므로 인하여 셀 영역과 주변 영역 사이에 단차가 발생한다. Since the first polysilicon film is not formed in the cell region, a step is generated between the cell region and the peripheral region.

제1 하드 마스크막은 산화막 또는 SiON으로 형성한다.The first hard mask film is formed of an oxide film or SiON.

제2 하드 마스크막은 단차를 따라가지 않는 성질을 갖는 플래너한 타입의 i-라인 포토레지스트막을 이용하여 셀 영역과 주변 영역 사이에 단차가 발생하지 않는 두께로 형성한다.The second hard mask film is formed to a thickness such that a step does not occur between the cell region and the peripheral region by using a planar type i-line photoresist film having a property of not following the step.

제2 하드 마스크막 식각 공정시 제2 하드 마스크막이 완전히 식각되도록 제2 하드 마스크막과 식각된 포토레지스트막 및 하부 반사 방지막 간의 식각 선택비를 조절한다.The etching selectivity between the second hard mask layer, the etched photoresist layer, and the lower anti-reflective layer is adjusted to completely etch the second hard mask layer during the second hard mask layer etching process.

게이트 형성 공정시 잔류하는 제2 하드 마스크막을 씨나 스트립 장비를 이용하여 제거한다. The second hard mask layer remaining in the gate forming process is removed using a seed or strip equipment.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다. 1A to 1C are cross-sectional views of devices sequentially illustrated to explain a method of manufacturing a flash memory device according to an embodiment of the present invention.

도 1a를 참조하면, 셀 영역 및 주변 영역이 정의되고, 소자 분리막(102)이 형성된 반도체 기판(100) 상부에 제1 폴리실리콘막(104)을 형성한 후 셀 영역에 형성된 제1 폴리실리콘막(104)을 제거한다. 이때, 주변 영역에 형성된 제1 폴리실리콘막(104)은 동작 속도를 증가시켜 주기 위해 형성된 것으로 최대한 낮은 두께를 유지한다. 주변 영역에 형성된 제1 폴리실리콘막(104)을 포함한 전체 구조 상부에 제1 산화막(106), 절연막(108) 및 제2 산화막(110)을 순차적으로 형성한다. 이때, 절연막(108)은 질화막으로 형성하여 트랩핑(trapping)막으로 사용하고, 제2 산화막(110)은 블로킹(blocking) 산화막으로 형성한다. 셀 영역에는 제1 폴리실리콘막(104)이 형성되어 있지 않으므로 인하여 셀 영역과 주변 영역 사이에 단차가 발생한다.Referring to FIG. 1A, a first polysilicon film formed in a cell region after a first polysilicon film 104 is formed on a semiconductor substrate 100 on which a cell region and a peripheral region are defined, and the device isolation layer 102 is formed. Remove 104. At this time, the first polysilicon film 104 formed in the peripheral region is formed to increase the operation speed and maintains the lowest thickness as possible. The first oxide film 106, the insulating film 108, and the second oxide film 110 are sequentially formed on the entire structure including the first polysilicon film 104 formed in the peripheral region. In this case, the insulating film 108 is formed as a nitride film and used as a trapping film, and the second oxide film 110 is formed as a blocking oxide film. Since the first polysilicon film 104 is not formed in the cell region, a step is generated between the cell region and the peripheral region.

그런 다음, 전체 구조 상부에 주변 영역의 일부 영역이 오픈된 포토레지스트 패턴을 형성한 후 포토레지스트 패턴을 마스크로 제2 산화막(110), 절연막(108) 및 제1 산화막(106)을 순차적으로 식각한다. 전체 구조 상부에 제2 폴리실리콘막(112) 및 제1 하드 마스크막(114)을 순차적으로 형성한다. 이때, 제1 하드 마스크막(114)은 산화막 또는 SiON으로 형성한다. 전체 구조 상부에 i-라인(line) 포토레지스트막을 고온에서 경화시킨 제2 하드 마스크막(116), 하부 반사 방지막(Bottom Anti Reflective Coating; BARC; 118) 및 ArF를 이용한 포토레지스트막(120)을 순차적으로 형성한다. 이때, 제2 하드 마스크막(116)은 단차를 따라가지 않는 성질을 갖는 플래너(plnar)한 타입의 i-라인 포토레지스트막을 이용하여 충분한 두께로 형성하여 셀 영역과 주변 영역 사이에 단차가 발생하지 않도록 한다. Then, after forming a photoresist pattern in which a portion of the peripheral region is open on the entire structure, the second oxide film 110, the insulating film 108, and the first oxide film 106 are sequentially etched using the photoresist pattern as a mask. do. The second polysilicon layer 112 and the first hard mask layer 114 are sequentially formed on the entire structure. At this time, the first hard mask film 114 is formed of an oxide film or SiON. A second hard mask film 116, a bottom anti-reflective coating (BARC; 118), and a photoresist film 120 using ArF are formed on the entire structure. Form sequentially. In this case, the second hard mask layer 116 is formed to a sufficient thickness by using a planar i-line photoresist film having a property of not following the step so that a step does not occur between the cell region and the peripheral region. Do not

도 1b를 참조하면, 노광 및 현상 공정으로 포토레지스트막(120) 및 하부 반사 방지막(118)을 식각한 후 식각된 포토레지스트막(120) 및 하부 반사 방지막(118)을 마스크로 제2 하드 마스크막(116)을 식각한다. 이때, 제2 하드 마스크막(116) 식각 공정시 제2 하드 마스크막(116)이 완전히 식각되도록 제2 하드 마스크막(116)과 식각된 포토레지스트막(120) 및 하부 반사 방지막(118) 간의 식각 선택비를 적절히 조절하면서 실시한다. 제2 하드 마스크막(116) 식각 공정시 ArF를 이용한 포토레지스트막(120)은 제거되고, 하부 반사 방지막(118)은 일부 잔류한다.Referring to FIG. 1B, a second hard mask is etched after the photoresist film 120 and the lower anti-reflection film 118 are exposed and developed by using the etched photoresist film 120 and the lower anti-reflection film 118 as a mask. The film 116 is etched. In this case, during the etching process of the second hard mask layer 116, the second hard mask layer 116 may be etched between the second hard mask layer 116, the etched photoresist layer 120, and the lower anti-reflection layer 118. The etching selectivity is controlled properly. During the etching process of the second hard mask layer 116, the photoresist layer 120 using ArF is removed, and the lower anti-reflection layer 118 remains.

도 1c를 참조하면, 제2 하드 마스크막(116)을 마스크로 제1 하드 마스크막(114)을 식각한다. 이때, 제1 하드 마스크막(114) 식각 공정시 잔류하는 하부 반사 방지막(118)은 제거되고, 제2 하드 마스크막(116)은 일부 잔류한다. 잔류하는 제2 하드 마스크막(116)을 마스크로 제2 폴리실리콘막(112), 제2 산화막(110), 절연막(108) 및 제1 산화막(106)을 순차적으로 식각하여 게이트(122)를 형성한다. 이때, 게이트(122) 형성 공정시 잔류하는 제2 하드 마스크막(116)을 씨나(thinner) 스트립(strip) 장비를 이용하여 제거한다. Referring to FIG. 1C, the first hard mask layer 114 is etched using the second hard mask layer 116 as a mask. In this case, the lower anti-reflection film 118 remaining during the etching process of the first hard mask layer 114 is removed, and the second hard mask layer 116 partially remains. The second polysilicon layer 112, the second oxide layer 110, the insulating layer 108, and the first oxide layer 106 are sequentially etched using the remaining second hard mask layer 116 as a mask to form the gate 122. Form. In this case, the second hard mask layer 116 remaining in the gate 122 forming process is removed using thinner strip equipment.

상기와 같이, 단차를 가지고 있는 제1 하드 마스크막(114) 상부에 단차를 따라가지 않는 성질을 갖는 플래너한 타입의 i-라인 포토레지스트막을 고온에서 경화시킨 제2 하드 마스크막(116)을 충분한 두께로 형성함으로써 셀 영역과 주변 영역 사이에 단차가 발생하지 않는다. 셀 영역과 주변 영역 사이에 단차가 발생하는 것 을 방지하여 게이트(122)를 형성하기 위한 노광 공정시 게이트 마스크 마진을 확보함으로써 셀 영역과 주변 영역 사이에 게이트(122)가 붕괴 되는 것을 방지할 수 있다. As described above, a sufficient amount of the second hard mask film 116 obtained by curing the planar type i-line photoresist film having a property that does not follow the step on the first hard mask film 114 having the step at high temperature is sufficient. By forming the thickness, no step is generated between the cell region and the peripheral region. It is possible to prevent the gate 122 from collapsing between the cell region and the peripheral region by securing a gate mask margin during the exposure process for forming the gate 122 by preventing a step between the cell region and the peripheral region. have.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.As described above, the effects of the present invention are as follows.

첫째, 단차를 가지고 있는 제1 하드 마스크막 상부에 단차를 따라가지 않는 성질을 갖는 플래너한 타입의 i-라인 포토레지스트막을 고온에서 경화시킨 제2 하드 마스크막을 충분한 두께로 형성함으로써 셀 영역과 주변 영역 사이에 단차가 발생하지 않는다. First, by forming a planar type i-line photoresist film having a stepped height at a high temperature on a first hard mask film having a step, having a sufficient thickness, a cell area and a peripheral area. There is no step in between.

둘째, 셀 영역과 주변 영역 사이에 단차가 발생하는 것을 방지하여 게이트를 형성하기 위한 노광 공정시 게이트 마스크 마진을 확보함으로써 토폴러지를 유지하면서 셀 영역과 주변 영역 사이에 게이트가 붕괴 되는 것을 방지할 수 있다.Second, it is possible to prevent the gate from collapsing between the cell region and the peripheral region while maintaining the topology by securing a gate mask margin during the exposure process to form the gate by preventing a step between the cell region and the peripheral region. have.

Claims (7)

셀 영역 및 주변 영역이 정의된 반도체 기판 상부의 상기 주변 영역에 제1 폴리실리콘막을 형성하는 단계;Forming a first polysilicon film on the peripheral region on the semiconductor substrate where the cell region and the peripheral region are defined; 상기 제1 폴리실리콘막을 포함한 전체 구조 상부에 제1 산화막, 절연막 및 제2 산화막을 순차적으로 형성한 후 상기 주변 영역의 상기 제2 산화막, 절연막 및 제1 산화막의 일부를 순차적으로 식각하는 단계;Sequentially forming a first oxide film, an insulating film, and a second oxide film over the entire structure including the first polysilicon film, and then sequentially etching a portion of the second oxide film, the insulating film, and the first oxide film in the peripheral region; 전체 구조 상부에 제2 폴리실리콘막 및 제1 하드 마스크막을 순차적으로 형성하는 단계;Sequentially forming a second polysilicon film and a first hard mask film on the entire structure; 전체 구조 상부에 i-라인 포토레지스트막을 고온에서 경화시킨 제2 하드 마스크막, 하부 반사 방지막 및 포토레지스트막을 순차적으로 형성하는 단계; 및Sequentially forming a second hard mask film, a lower anti-reflection film, and a photoresist film on which the i-line photoresist film is cured at a high temperature on the entire structure; And 노광 및 현상 공정으로 상기 포토레지스트막, 하부 반사 방지막, 제2 하드 마스크막, 제1 하드 마스크막, 제2 폴리실리콘막, 제2 산화막, 절연막 및 제1 산화막을 순차적으로 식각하여 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.Forming a gate by sequentially etching the photoresist film, the lower anti-reflection film, the second hard mask film, the first hard mask film, the second polysilicon film, the second oxide film, the insulating film, and the first oxide film by an exposure and development process. A method of manufacturing a flash memory device comprising the step. 제1항에 있어서, The method of claim 1, 상기 절연막은 질화막으로 형성하여 트랩핑막으로 사용하고, 상기 제2 산화막은 블로킹 산화막으로 형성하는 플래시 메모리 소자의 제조방법.And the insulating film is formed of a nitride film and used as a trapping film, and the second oxide film is formed of a blocking oxide film. 제1항에 있어서, The method of claim 1, 상기 셀 영역에는 상기 제1 폴리실리콘막이 형성되어 있지 않으므로 인하여 상기 셀 영역과 주변 영역 사이에 단차가 발생하는 플래시 메모리 소자의 제조방법.The first polysilicon layer is not formed in the cell region, and thus a step is generated between the cell region and a peripheral region. 제1항에 있어서, The method of claim 1, 상기 제1 하드 마스크막은 산화막 또는 SiON으로 형성하는 플래시 메모리 소자의 제조방법.And the first hard mask layer is formed of an oxide film or SiON. 제1항에 있어서, The method of claim 1, 상기 제2 하드 마스크막은 단차를 따라가지 않는 성질을 갖는 플래너한 타입의 i-라인 포토레지스트막을 이용하여 상기 셀 영역과 주변 영역 사이에 단차가 발생하지 않는 두께로 형성하는 플래시 메모리 소자의 제조방법.And the second hard mask layer is formed to a thickness such that a step does not occur between the cell region and a peripheral region by using a planar i-line photoresist film having a property of not following a step. 제1항에 있어서, The method of claim 1, 상기 제2 하드 마스크막 식각 공정시 상기 제2 하드 마스크막이 완전히 식각 되도록 상기 제2 하드 마스크막과 식각된 포토레지스트막 및 하부 반사 방지막 간의 식각 선택비를 조절하는 플래시 메모리 소자의 제조방법.And controlling an etch selectivity between the second hard mask layer, the etched photoresist layer, and the lower anti-reflective layer so that the second hard mask layer is completely etched during the second hard mask layer etching process. 제1항에 있어서, The method of claim 1, 상기 게이트 형성 공정시 잔류하는 상기 제2 하드 마스크막을 씨나 스트립 장비를 이용하여 제거하는 플래시 메모리 소자의 제조방법.And removing the second hard mask layer remaining in the gate forming process using seed or strip equipment.
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