KR20080020743A - 데이터 구동회로 및 이를 포함하는 표시 장치 - Google Patents

데이터 구동회로 및 이를 포함하는 표시 장치 Download PDF

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이재한
손선규
임명빈
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삼성전자주식회사
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Abstract

타이밍 마진 부족에 따른 표시 장치의 구동불량을 개선하기 위한 데이터 구동회로 및 이를 포함하는 표시 장치가 개시된다. 데이터 구동회로는 쉬프트 레지스터, 제1 래치, 제2 래치, 논리 연산부, 데이터 래치부 및 디지털/아날로그 변환부를 포함한다. 쉬프트 레지스터는 데이터 클럭 신호에 동기하여 수평 개시신호를 쉬프트 시켜 샘플링 신호를 생성한다. 제1 래치는 데이터 클럭 신호에 동기하여 로드 신호를 래치하여 출력하며, 제2 래치는 데이터 클럭 신호에 동기하여 제1 래치의 출력신호를 래치하여 출력한다. 논리 연산부는 제1 래치 및 제2 래치의 출력신호를 논리 연산하여 갱신 제어신호를 출력한다. 데이터 래치부는 샘플링 신호에 응답하여 데이터 신호를 래치하고, 래치된 데이터 신호를 갱신 제어신호에 응답하여 출력 및 갱신한다. 디지털/아날로그 변환부는 데이터 래치부에서 제공되는 데이터 신호를 대응하는 아날로그 데이터 신호로 변환하여 출력한다. 이에 따라, 타이밍 마진이 부족한 경우에 래치되는 데이터 신호의 갱신이 정상적으로 이루어져 표시 장치의 구동불량을 개선할 수 있다.
타이밍 마진, 래치부, 로드 신호, 클럭 신호

Description

데이터 구동회로 및 이를 포함하는 표시 장치{DATA DRIVER AND DISPLAY APPARATUS HAVING THE SAME}
도 1은 본 발명의 실시예에 따른 표시 장치를 개략적으로 도시한 도면이다.
도 2는 도 1에 도시된 데이터 구동회로를 설명하기 위한 구성 블록도이다.
도 3은 도 2에 도시된 래치 구동부의 실시예에 따른 구성을 설명하기 위한 도면이다.
도 4a는 도 3에 도시된 래치 구동부의 타이밍 마진이 있는 경우의 신호 파형도이다.
도 4b는 도 3에 도시된 래치 구동부의 타이밍 마진이 없는 경우의 신호 파형도이다.
<도면의 주요부분에 대한 부호의 설명>
200: 데이터 구동회로 210: 쉬프트 레지스터
220: 데이터 레지스터 230: 래치 구동부
240: 데이터 래치부 250: 디지털/아날로그 변환부
260: 출력 버퍼부 DCLK: 데이터 클럭 신호
TP: 로드 신호 DATA: 데이터 신호
LS: 갱신 제어신호 VGMA: 기준 감마전압
본 발명은 데이터 구동회로 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 타이밍 마진 부족에 따른 표시 장치의 구동 불량을 개선하기 위한 데이터 구동회로 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로 액정표시장치 액정의 광투과율을 이용하여 영상을 표시하는 표시 패널과, 표시 패널을 구동하는 구동장치를 포함한다. 표시 패널은 복수의 게이트 배선들 및 데이터 배선들에 의해 정의되는 복수개의 화소부를 포함한다. 구동장치는 외부 그래픽 기기로부터 동기신호들 및 데이터 신호를 제공받는 타이밍 제어부, 타이밍 제어부에서 제공되는 제어신호 및 데이터 신호에 기초하여 데이터 배선들에 아날로그 형태의 데이터 신호를 출력하는 데이터 구동회로 및 타이밍 제어부에서 제공되는 제어신호에 기초하여 게이트 배선들을 순차적으로 활성화시키는 게이트 구동회로를 포함한다.
여기서, 게이트 구동회로는 통상 데이터 신호를 1수평 화소열씩 래치하여 처리하며, 이를 위해 제공되는 데이터 신호를 래치하는 데이터 래치부를 포함하는데 데이터 래치부는 제어신호에 동기하여 데이터 신호의 갱신이 이루어진다.
하지만, 동영상과 같은 고해상도 영상의 경우에는 제어신호의 타이밍 마진이 부족하여 래치되는 데이터 신호의 갱신 불량으로 표시 장치의 구동불량이 발생되는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 타이밍 마진 부족에 따른 표시 장치의 구동 불량을 개선하기 위한 데이터 구동회로 및 이를 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 데이터 구동회로는 쉬프트 레지스터, 제1 래치, 제2 래치, 논리 연산부, 데이터 래치부 및 디지털/아날로그 변환부를 포함한다. 상기 쉬프트 레지스터는 외부 제어기기로부터 제공되는 데이터 클럭 신호에 동기하여 수평 개시신호를 쉬프트 시켜 샘플링 신호를 생성한다. 상기 제1 래치는 상기 데이터 클럭 신호에 동기하여 로드 신호를 래치하여 출력하며, 상기 제2 래치는 상기 데이터 클럭 신호에 동기하여, 상기 제1 래치의 출력신호를 래치하여 출력한다. 상기 논리 연산부는 상기 제1 래치 및 제2 래치의 출력신호를 논리 연산하여 갱신 제어신호를 출력한다. 상기 데이터 래치부는 상기 샘플링 신호에 응답하여 데이터 신호를 래치하고, 래치된 상기 데이터 신호를 상기 갱신 제어신호에 응답하여 출력 및 갱신한다. 상기 디지털/아날로그 변환부는 상기 데이터 래치부에서 제공되는 데이터 신호를 대응하는 아날로그 데이터 신호로 변환하여 출력한다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 장치는 데이터 배선들 및 데이터 배선들에 의해 형성된 복수의 화소부를 포함하는 표시 패널, 상기 게이트 배선들을 구동하는 게이트 구동회로 및 수평 개시신호, 데이터 클럭 신 호 및 로드 신호를 포함하는 제어신호와 데이터 신호를 입력받아 상기 데이터 배선들을 구동하는 데이터 구동회로를 포함하며, 상기 데이터 구동회로는 제1 래치, 제2 래치, 논리 연산부, 데이터 래치부 및 디지털/아날로그 변환부를 포함한다. 상기 제1 래치는 상기 데이터 클럭 신호에 동기하여 상기 로드 신호를 래치하여 출력하며, 상기 제2 래치는 상기 데이터 클럭 신호에 동기하여 상기 제1 래치의 출력신호를 래치하여 출력한다. 상기 논리 연산부는 상기 제1 래치 및 제2 래치의 출력신호를 논리 연산하여 갱신 제어신호를 출력한다. 상기 데이터 래치부는 상기 데이터 신호를 래치하고, 래치된 상기 데이터 신호를 상기 갱신 제어신호에 동기하여 출력 및 갱신한다. 상기 디지털/아날로그 변환부는 상기 데이터 래치부에서 제공되는 데이터 신호를 대응하는 아날로그 데이터 신호로 변환하여 출력한다.
이러한 데이터 구동회로 및 이를 포함하는 표시 장치에 의하면, 제어신호의 타이밍 마진이 부족한 경우에 래치되는 데이터 신호의 갱신이 정상적으로 이루어져 표시 장치의 구동불량을 개선할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 장치를 개략적으로 도시한 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시 장치는 표시 패널(100)과 표시 패널(100)을 구동하기 위한 구동 회로부로 이루어지며, 구동 회로부는 타이밍 제어부(400), 게이트 구동회로(300) 및 데이터 구동회로(200)를 포함한다.
표시 패널(100)은 소정간격 이격하여 대향하는 어레이 기판 및 대향 기판(예 컨대 컬러필터 기판)과, 어레이 기판과 대향 기판 사이에 개재된 액정층으로 이루어진다. 표시 패널(100)은 게이트 배선들(GL1 ~ GLn) 및 게이트 배선들(GL1 ~ GLn)과 교차하는 데이터 배선들(DL1 ~ DLm)에 의해 복수개의 화소부들이 형성된다. 각 화소부는 스위칭 소자인 박막트랜지스터(TFT)와, 박막트랜지스터(TFT)에 전기적으로 연결되는 액정 커패시터(CLC) 및 스토리지 커패시터(CST)를 구비한다. 이 때, 박막트랜지스터(TFT)의 게이트 전극 및 소스 전극은 각각 게이트 배선(GL) 및 데이터 배선(DL)에 연결되고, 드레인 전극은 액정 커패시터(CLC) 및 스토리지 커패시터(CST)와 연결된다.
타이밍 제어부(400)는 외부 장치로부터 동기신호들 및 데이터 신호(DATA)를 입력받으며, 동기신호들은 메인 클럭 신호(MCLK), 수직 동기신호(Vsync), 수평 동기신호(Hsync) 및 데이터 인에이블 신호(DE)를 포함한다. 타이밍 제어부(400)는 입력받은 동기신호들에 기초하여 게이트 구동회로(300)를 제어하기 위한 게이트 제어신호들과, 데이터 구동회로(200)를 제어하기 위한 데이터 제어신호들을 생성하여 제공한다.
여기서, 게이트 구동회로(300)를 제어하기 위한 게이트 제어신호들은 수직 개시신호(STV) 및 게이트 클럭 신호(GATE CLK)를 포함한다. 데이터 구동회로(200)를 제어하기 위한 데이터 제어신호들은 수평 개시신호(STH), 데이터 클럭 신호(DCLK) 및 로드 신호(TP)를 포함한다.
또한, 타이밍 제어부(400)는 외부 장치로부터 입력받은 데이터 신호(DATA)를 처리하여 데이터 제어신호들과 함께 데이터 구동회로(200)에 제공하며, 타이밍 제 어부(400)는 데이터 신호(DATA)와 데이터 클럭 신호(DCLK)를 바람직하게는 RSDS(Reduced Swing Differential Signaling) 인터페이스 방식 등의 차동신호 전송방식으로 전달한다.
게이트 구동회로(300)는 타이밍 제어부(400)로부터 입력받은 게이트 제어신호들에 기초하여 표시 패널(100)에 형성된 게이트 배선들(GL1 ~ GLn)을 활성화시키는 게이트 신호를 순차적으로 출력한다. 이러한 게이트 구동회로(300)는 통상 게이트 배선들(GL1 ~ GLn)의 일단부에 배치되며, 복수의 구동칩으로 이루어지거나, 표시 패널(100)에 집적회로 형태로 직접 형성할 수 있다.
데이터 구동회로(200)는 타이밍 제어부(400)로부터 입력받은 데이터 제어신호들에 기초하여 데이터 신호(DATA)를 대응하는 아날로그 데이터 신호(예컨대 데이터 전압)로 변환하여 데이터 배선들(DL1 ~ DLm)에 출력한다. 여기서, 아날로그 데이터 신호는 감마 기준전압 발생부(미도시)에서 제공되는 감마 기준전압(VGMA)들에 기초하여 생성된다. 이러한 데이터 구동회로(200)는 통상 데이터 배선들(DL1 ~ DLm)의 일단부에 배치되며, 복수의 구동칩으로 이루어진다.
도 2는 도 1에 도시된 데이터 구동회로를 설명하기 위한 구성 블록도이다.
도 1 및 도 2를 참조하면, 데이터 구동회로(200)는 쉬프트 레지스터(210), 데이터 레지스터(220), 래치 구동부(230), 데이터 래치부(240), 디지털/아날로그 변환부(250), 출력 버퍼부(260)를 포함한다.
쉬프트 레지스터(210)는 타이밍 제어부(400)로부터 수평 개시신호(STH) 및 데이터 클럭 신호(DCLK)를 제공받아, 데이터 클럭 신호(DCLK)에 동기하여 수평 개 시신호(STH)를 쉬프트 시켜 샘플링 신호를 생성하며, 생성된 샘플링 신호는 데이터 래치부(240)에 제공한다.
데이터 레지스터(220)는 데이터 클럭 신호(DCLK)에 동기하여 타이밍 제어부(400)에서 제공되는 데이터 신호(DATA)를 중계하여 데이터 래치부(240)에 제공한다.
래치 구동부(230)는 로드 신호(TP) 및 반전 입력되는 데이터 클럭 신호(DCLK)를 처리하여, 래치된 데이터 신호(DATA)의 출력을 지시하는 갱신 제어신호를 데이터 래치부(240)에 제공한다.
데이터 래치부(240)는 복수의 단위 데이터 래치들로 이루어지며, 샘플링 신호에 응답하여 데이터 레지스터(220)에서 제공되는 데이터 신호(DATA)를 샘플링하여 단위 데이터 래치들에 순차적으로 래치 한다. 래치된 데이터 신호(DATA)는 래치 구동부(230)에서 제공되는 갱신 제어신호에 응답하여 출력한다. 일 예로, 데이터 래치부(240)는 1수평화소열 단위로 데이터 신호(DATA)를 래치하여 출력한다.
디지털/아날로그 변환부(250)는 데이터 래치부(230)에서 제공되는 데이터 신호(DATA)를 입력받아, 복수의 감마 기준전압들(VGMA)에 기초하여 대응하는 아날로그 데이터 신호(예컨대 데이터 전압)로 변환하여 출력한다.
출력 버퍼부(260)는 복수의 단위 출력 버퍼들로 이루어지며, 디지털/아날로그 변환부(250)에서 제공되는 아날로그 데이터 신호를 완충하여 데이터 배선들(DL1 ~ DLm)에 출력한다.
한편, 본 발명에 따른 데이터 구동회로(200)에서 데이터 래치부(240)에 데이 터 신호(DATA)의 출력 및 갱신을 제어하는 래치 구동부(230)는 로드 신호(TP)와 데이터 클럭 신호(DCLK)의 타이밍 마진이 부족한 경우에 갱신 제어신호(LS)를 생성하여 데이터 래치부(240)를 구동한다.
도 3은 도 2에 도시된 래치 구동부의 실시예에 따른 구성을 설명하기 위한 도면이다.
도 1 및 도 3을 참조하면, 본 발명의 실시예에 따른 래치 구동부(230)는 제1 래치(232), 제2 래치(234) 및 논리 연산부(236)를 포함한다.
제1 래치(232)는 반전되어 입력되는 데이터 클럭 신호(DCLK)에 동기하여 타이밍 제어부(400)에서 제공되는 로드 신호(TP)를 래치하고, 래치된 신호를 출력한다(이하, 제1 래치의 출력 신호를 제1 제어신호라 함). 일 예로, 제1 래치(232)는 입력신호가 제어신호의 상승 시점에 샘플링되어 래치(입력)되고, 다음 제어신호의 상승 시점까지 이후의 입력신호에 관계없이 출력이 보존되는 D 플립플롭(Flip-Flop)으로 이루어진 레지스터이다. 즉, 제1 래치(232)는 반전된 데이터 클럭 신호(DCLK) 및 로드 신호(TP)를 각각 제어신호 및 입력신호로 제공받으며, 반전된 데이터 클럭 신호(DCLK)가 로우(low) 값에서 하이(high) 값으로 전환되는 상승 시점에 동기하여, 로드 신호(TP)를 샘플링하여 래치하고 다음 데이터 클럭 신호(DCLK)의 상승 시점까지 출력이 보존된다.
제2 래치(234)는 반전된 데이터 클럭 신호(DCLK)에 동기하여 제1 래치(232)에서 출력되는 제1 제어신호(CS1)를 래치하고, 래치된 신호를 출력한다(이하, 제2 래치의 출력 신호를 제2 제어신호라 함). 일 예로, 제2 래치(234)는 D 플립플롭으 로 이루어진 레지스터이며, 반전된 데이터 클럭 신호(DCLK) 및 제1 제어신호(CS1)를 각각 제어신호 및 입력신호로 제공받는다. 반전된 데이터 클럭 신호(DCLK)의 상승 시점에 동기하여 제1 제어신호(CS1)를 래치하여 출력한다.
한편, 제1 래치(232) 및 제2 래치(234)는 반전된 데이터 클럭 신호(DCLK)의 상승시점에 동기하므로, 데이터 클럭 신호(DCLK)의 하강 시점에 동기하여 래치하는 것으로 정의할 수 있다.
논리 연산부(236)는 제2 제어신호(CS2)를 반전시키는 반전부(236b) 및 제1 제어신호(CS1)와 반전된 제2 제어신호(CS2)를 논리곱 연산하는 앤드 논리 소자(236a)를 포함하며, 제1 제어신호(CS1) 및 제2 제어신호(CS2)에 기초하여 데이터 래치부(240)에 데이터 신호의 출력 및 갱신을 지시하는 갱신 제어신호(LS)를 출력한다. 즉, 제1 제어신호(CS1)가 하이 값이고 제2 제어신호(CS2)가 로우 값인 경우에 데이터 래치부(240)에 데이터 신호의 출력을 지시하고, 새로운 데이터 신호의 래치를 지시하는 갱신 제어신호(LS)를 출력한다.
도 4a 및 도 4b는 도 3에 도시된 래치 구동부의 동작을 설명하기 위한 신호 파형도로써, 도 4a는 로드 신호와 데이터 클럭 신호 사이에 타이밍 마진이 있는 경우의 신호 파형도이고, 도 4b는 로드 신호와 데이터 클럭 신호 사이에 타이밍 마진이 없는 경우의 신호 파형도이다.
여기서, 로드 신호(TP)의 상승 시점을 사선으로 도시한 것은 로드 신호(TP)의 경우에 TTL/CMOS 인터페이스를 사용한 정보전송에 따른 딜레이(라이징 타임)를 의미한다.
도 3 및 도 4a를 참조하면, 로드 신호(TP)의 상승 시점과 데이터 클럭 신호(DCLK)의 하강 시점 사이에 타이밍 마진이 있는 경우에 로드 신호(TP)는 데이터 클럭 신호(DCLK)의 하강 시점 이전에 문턱전압 이상으로 전환된다. 즉, 데이터 클럭 신호(DCLK)의 제1 하강 시점(DC1)에 동기하여 제1 래치(232)는 로드 신호(TP)를 하이 값으로 래치하여 출력하므로 제1 제어신호(CS1)는 로우 값에서 하이 값으로 전환된다. 동시에 제1 하강 시점(DC1)에 동기하여 제2 래치(234)는 로우 값을 유지하던 제1 제어신호(CS1)를 래치하여 출력하므로 제2 제어신호(CS2)는 로우 값이 출력된다. 따라서, 논리 연산부(236)는 하이 값인 제1 제어신호(CS1)와 로우 값인 제2 제어신호(CS2)에 기초하여 하이 값을 출력하므로 갱신 제어신호(LS)는 로우 값에서 하이 값으로 전환된다.
다음으로, 데이터 클럭 신호(DCLK)의 제2 하강 시점(DC2)에 동기하여 제1 래치(232)는 하이 값인 로드 신호(TP)를 래치하여 출력하므로 제1 제어신호(CS1)는 하이 값을 유지하며, 제2 래치(234)는 제1 하강 시점(DC1)에 하이 값으로 전환된 제1 제어신호(CS1)를 래치하여 출력하므로 제2 제어신호(CS2)는 하이 값으로 전환된다. 따라서, 논리 연산부(236)는 하이 값인 제1 및 제2 제어신호(CS2)에 기초하여 로우 값을 출력하므로, 갱신 제어신호(LS)는 하이 값에서 로우 값으로 전환된다.
다음, 데이터 클럭 신호(DCLK)의 제3 하강 시점(DC3)에 동기하여 제1 래치(232) 및 제2 래치(234)는 각각 하이 값인 제1 및 제2 제어신호(CS2)를 출력하므로 갱신 제어신호(LS)는 로우 값이 출력된다.
도 3 및 도 4b를 참조하면, 로드 신호(TP)의 상승 시점과 데이터 클럭 신호(DCLK)의 하강 시점 사이에 타이밍 마진이 없는 경우에(234)로드 신호(TP)는 데이터 클럭 신호(DCLK)의 하강 시점 이전에 문턱전압 이상으로 전환되지 못한다. 즉, 데이터 클럭 신호(DCLK)의 제1 하강 시점(DC1)에 동기하여 제1 래치(232)는 로드 신호(TP)를 로우 값으로 래치하여 출력하므로 제1 제어신호(CS1)는 로우 값이 출력된다. 동시에 제1 하강 시점(DC1)에 동기하여 제2 래치(234)는 로우 값을 유지하던 제1 제어신호(CS1)를 래치하여 출력하므로 제2 제어신호(CS2)는 로우 값이 출력된다. 따라서, 논리 연산부(236)는 로우 값인 제1 및 제2 제어신호(CS2)에 기초하여 로우 값을 출력하므로, 갱신 제어신호(LS)는 로우 값이 출력된다.
다음으로, 데이터 클럭 신호(DCLK)의 제2 하강 시점(DC2)에 동기하여 제1 래치(232)는 문턱전압 이상으로 전환된 로드 신호(TP)를 하이 값으로 래치하여 출력하므로 제1 제어신호(CS1)는 하이 값으로 전환되며, 제2 래치(234)는 로우 값을 유지하던 제1 제어신호(CS1)를 래치하여 출력하므로 제2 제어신호(CS2)는 로우 값이 출력된다. 따라서, 논리 연산부(2360)는 하이 값인 제1 제어신호(CS1)와 로우 값인 제2 제어신호(CS2)에 기초하여 하이 값이 출력되므로, 갱신 제어신호(LS)는 로우 값에서 하이 값으로 전환된다.
다음, 데이터 클럭 신호(DCLK)의 제3 하강 시점(DC3)에 동기하여 제1 래치(232)는 로드 신호(TP)를 래치하여 하이 값을 출력하므로 제1 제어신호(CS1)는 하이 값으로 유지되며, 제2 래치(234)는 제2 하강 시점(DC2)에 하이 값으로 전환된 제1 제어신호(CS1)를 래치하여 출력하므로 제2 제어신호(CS2)는 하이 값으로 전환 된다. 따라서, 갱신 제어신호(LS)는 하이 값에서 로우 값으로 전환된다.
이처럼, 래치 구동부(230)는 로드 신호(TP)와 데이터 클럭 신호(DCLK) 사이에 타이밍 마진이 있는 경우에 로드 신호(TP)의 상승 시점 이후에 인가되는 첫 번째 데이터 클럭 신호(DCLK)의 하강 시점에 동기하여 갱신 제어신호(LS)를 생성하며, 로드 신호(TP)와 데이터 클럭 신호(DCLK) 사이에 타이밍 마진이 없는 경우에 로드 신호(TP)의 상승 시점 이후에 인가되는 두 번째 데이터 클럭 신호(DCLK)의 하강 시점에 동기하여 갱신 제어신호(LS)를 생성한다. 즉, 로드 신호(TP)와 데이터 클럭 신호(DCLK) 사이의 타이밍 마진 유무에 관계없이 갱신 제어신호(LS)를 생성함으로써, 데이터 래치부(240)를 제어하여 데이터 신호(DATA)의 출력 및 갱신이 이루어지도록 구동한다.
한편, 래치 구동부(230)의 논리 연산부(236)에서 앤드 논리 소자(236a) 대신에 난드(NAND) 논리 소자를 사용하여 구성할 수도 있다. 이처럼, 난드 논리 소자를 사용하는 경우에 난드 논리 소자로 구성된 논리 연산부(236)의 출력 신호는 앤드 논리 소자(236a)에 의한 출력 신호와 부정(반전) 관계이므로, 데이터 래치부(240)는 난드 논리 소자의 출력신호를 반전하여 입력받을 수 있도록 입력단에 반전부를 구비하여야 한다.
이상에서 설명한 바와 같이, 본 발명에 따르면 데이터 구동회로의 동작을 제어하는 로드 신호와 데이터 클럭 신호 사이의 타이밍 마진이 부족한 경우에 로드 신호 이후에 인가되는 두 번째 데이터 클럭 신호에 동기하여 갱신 제어신호를 생성 함으로써, 데이터 래치부에 데이터 신호의 출력 및 갱신이 이루어져 타이밍 마진 부족에 따른 표시 장치의 구동불량을 개선할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 외부 제어기기로부터 제공되는 데이터 클럭 신호에 동기하여 수평 개시신호를 쉬프트 시켜 샘플링 신호를 생성하는 쉬프트 레지스터;
    상기 데이터 클럭 신호에 동기하여, 로드 신호를 래치하여 출력하는 제1 래치;
    상기 데이터 클럭 신호에 동기하여, 상기 제1 래치의 출력신호를 래치하여 출력하는 제2 래치;
    상기 제1 래치 및 제2 래치의 출력신호를 논리 연산하여 갱신 제어신호를 출력하는 논리 연산부;
    상기 샘플링 신호에 응답하여 데이터 신호를 래치하고, 래치된 상기 데이터 신호를 상기 갱신 제어신호에 응답하여 출력 및 갱신하는 데이터 래치부; 및
    상기 데이터 래치부에서 제공되는 데이터 신호를 대응하는 아날로그 데이터 신호로 변환하여 출력하는 디지털/아날로그 변환부를 포함하는 데이터 구동회로.
  2. 제1항에 있어서, 상기 제1 래치 및 제2 래치는 각각 D 플립플롭으로 이루어진 레지스터인 것을 특징으로 하는 데이터 구동회로.
  3. 제2항에 있어서, 상기 제1 래치 및 제2 래치는 반전 입력되는 상기 데이터 클럭 신호에 동기하여 래치하는 것을 특징으로 하는 데이터 구동회로.
  4. 제3항에 있어서, 상기 논리 연산부는
    상기 제2 래치의 출력신호를 입력받아 반전시키는 반전부; 및
    상기 반전부의 출력신호와 상기 제1 래치의 출력신호를 논리곱 연산하여 출력하는 앤드 논리 소자를 포함하는 것을 특징으로 하는 데이터 구동회로.
  5. 제3항에 있어서, 상기 데이터 래치부는 상기 갱신 제어신호를 반전 입력받으며,
    상기 논리 연산부는
    상기 제2 래치의 출력신호를 입력받아 반전시키는 반전부; 및
    상기 반전부의 출력신호와 상기 제1 래치의 출력신호를 부정 논리곱 연산하여 출력하는 난드 논리 소자를 포함하는 것을 특징으로 하는 데이터 구동회로.
  6. 데이터 배선들 및 데이터 배선들에 의해 형성된 복수의 화소부를 포함하는 표시 패널;
    상기 게이트 배선들을 구동하는 게이트 구동회로; 및
    수평 개시신호, 데이터 클럭 신호 및 로드 신호를 포함하는 제어신호와 데이터 신호를 입력받아 상기 데이터 배선들을 구동하는 데이터 구동회로를 포함하며,
    상기 데이터 구동회로는
    상기 데이터 클럭 신호에 동기하여 상기 로드 신호를 래치하여 출력하는 제1 래치;
    상기 데이터 클럭 신호에 동기하여 상기 제1 래치의 출력신호를 래치하여 출력하는 제2 래치;
    상기 제1 래치 및 제2 래치의 출력신호를 논리 연산하여 갱신 제어신호를 출력하는 논리 연산부;
    상기 데이터 신호를 래치하고, 래치된 상기 데이터 신호를 상기 갱신 제어신호에 동기하여 출력 및 갱신하는 데이터 래치부; 및
    상기 데이터 래치부에서 제공되는 데이터 신호를 대응하는 아날로그 데이터 신호로 변환하여 출력하는 디지털/아날로그 변환부를 포함하는 것을 특징으로 하는 표시 장치.
  7. 제6항에 있어서, 상기 제1 래치 및 제2 래치는 각각 D 플립플롭으로 이루어진 레지스터이며, 반전 입력되는 상기 데이터 클럭 신호에 동기하여 구동하는 것을 특징으로 하는 표시 장치.
  8. 제6항에 있어서, 상기 논리 연산부는
    상기 제1 래치의 출력 신호가 하이 값이고, 상기 제2 래치의 출력 신호가 로우 값인 경우에 상기 래치된 데이터 신호를 출력 갱신하는 갱신 제어신호를 상기 데이터 래치부에 제공하는 것을 특징으로 하는 표시 장치.
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