KR20080012241A - Reprogrammable non-volatile memory cell - Google Patents

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KR20080012241A KR1020070077681A KR20070077681A KR20080012241A KR 20080012241 A KR20080012241 A KR 20080012241A KR 1020070077681 A KR1020070077681 A KR 1020070077681A KR 20070077681 A KR20070077681 A KR 20070077681A KR 20080012241 A KR20080012241 A KR 20080012241A
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클라우스-디터 우페르트
요제프 빌러
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키몬다 아게
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Abstract

A reprogrammable non-volatile memory cell is provided to embody a high integration density of a memory or a memory chip by including a space-saving lateral dimension on the surface of a substrate in which a substantially vertical arrangement is required for isolation layers of individual memory cells and re-programmable dielectric layers. A selection transistor(10) includes an isolation layer, a first terminal on the isolation layer, a second terminal under the isolation layer and a region under the first terminal, and a third terminal under the isolation layer and a region under the first terminal wherein the third terminal is separated from the second terminal. A data storage element(20) includes a fourth terminal, a fifth terminal and a reprogrammable dielectric layer(170). The fourth and fifth terminals of the data storage element are separated from each other by the reprogrammable dielectric layer. The third terminal of the selection transistor is electrically connected to the fourth terminal of the data storage element. The reprogrammable dielectric layer of the data storage element is substantially vertically disposed with respect to the isolation layer of the selection transistor. The third terminal of the selection transistor is the same terminal as the fourth terminal of the data storage element.

Description

재프로그램가능한 비-휘발성 메모리 셀{REPROGRAMMABLE NON-VOLATILE MEMORY CELL}REPROGRAMMABLE NON-VOLATILE MEMORY CELL}

본 발명은 재프로그램가능한 비-휘발성 메모리 셀에 관한 것으로, 상기 메모리 셀의 메모리 특성은 유전 층의 유전 항복(dielectric breakdown)의 생성에 기초한다. 또한, 본 발명은 이러한 메모리 셀을 제조하는 방법, 및 다수의 이러한 메모리 셀들을 포함하는 메모리 셀 어레이에 관한 것이다.The present invention relates to a reprogrammable non-volatile memory cell, wherein the memory characteristics of the memory cell are based on the generation of dielectric breakdown of the dielectric layer. The invention also relates to a method of manufacturing such a memory cell, and to a memory cell array comprising a plurality of such memory cells.

다양한 데이터 처리 시스템들 및 디바이스들에서는 소위 비-휘발성 메모리들이 채택된다. 이들 메모리들은 저장된 정보가 외부 에너지 공급 없이도 신뢰성 있게 유지되는 메모리 셀들을 갖는다. 따라서, 휘발성 데이터 메모리들과 대조적으로, 메모리의 공급 전압을 턴 오프(turn off) 한 직후에 메모리 내용물(memory content)의 손실이 발생하지 않는다. In various data processing systems and devices, so-called non-volatile memories are employed. These memories have memory cells in which stored information is reliably maintained without an external energy supply. Thus, in contrast to volatile data memories, no loss of memory content occurs immediately after turning off the supply voltage of the memory.

공지된 일 형태의 비-휘발성 메모리는 퓨즈들처럼 구성된 메모리 셀들이 통상적으로 한 번만 프로그램될 수 있는 소위 PROM(Programmable Read Only Memory) 메모리이다. 또한, 재프로그램가능한 비-휘발성 메모리들, 예를 들어 EPROM(Erasable Programmable Read Only Memory) 메모리 및 EEPROM(Electrically Erasable Programmable Read Only Memory) 메모리가 공지되어 있다. 이들 메모리 형태에서, 각각의 메모리 셀들은 "플로팅 게이트(floating gate)"라고 칭해지는 격리된 보조 전극을 갖는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 트랜지스터를 포함한다.One known type of non-volatile memory is so-called PROM (Programmable Read Only Memory) memory in which memory cells configured like fuses can typically be programmed only once. In addition, reprogrammable non-volatile memories, such as erasable programmable read only memory (EPROM) memory and electrically erasable programmable read only memory (EEPROM) memory, are known. In these types of memory, each memory cell includes a metal oxide semiconductor field effect transistor (MOSFET) transistor with isolated auxiliary electrodes called " floating gates. &Quot;

이에 대해, 메모리의 프로그래밍 동작은 상기 트랜지스터들의 보조 전극들에 전기 전하의 인가에 기초함에 따라, 연관된 트랜지스터들의 구동 전압 및 이에 따른 그 메모리 내용물을 설정한다. 메모리를 판독하기 위하여, 트랜지스터들의 구동 전압은 각각 감지된다.In this regard, the programming operation of the memory is based on the application of electrical charge to the auxiliary electrodes of the transistors, thereby setting the drive voltages of the associated transistors and thus the memory contents thereof. To read the memory, the driving voltages of the transistors are sensed respectively.

메모리 내용물을 삭제하는 것은 트랜지스터들의 보조 전극들을 방전시킴으로써 수행된다. 이와 관련하여, UV 광이 EPROM 메모리에 채택된다. 이와 대조적으로, EEPROM 메모리에서 삭제 동작은 전기적인 방식으로 실행된다. 그 후, 메모리는 트랜지스터들의 보조 전극들을 재충전(recharging)함으로써 재프로그램될 수 있다.Erasing the memory contents is performed by discharging the auxiliary electrodes of the transistors. In this regard, UV light is adopted in the EPROM memory. In contrast, the erase operation in the EEPROM memory is performed in an electrical manner. The memory can then be reprogrammed by recharging the auxiliary electrodes of the transistors.

또한, 또 다른 전기적 특성들 및 현상들의 이용에 기초한 재프로그램가능한 비-휘발성 메모리들이 공지되어 있다. US 6,956,258 B2는 유전 층의 유전 항복이 이원 정보(binary information)를 설정하도록 유도된 메모리를 개시한다. 이 메모리에서, 기판 위에 배치된 메모리 셀들 각각은 상기 기판의 p 도핑 영역 안으로 확산된 공통 n+-콘택에 의해, MOS 하프(half)-트랜지스터라고도 칭해지는 데이터 저장 요소 및 MOS 선택 트랜지스터의 직렬 연결로서 구성된다. 이에 대해, 메모리 셀의 데이터 저장 요소 및 선택 트랜지스터는 실질적으로 평면 내에서 횡방향으 로(laterally) 나란히 배치된다.In addition, reprogrammable non-volatile memories based on the use of further electrical properties and phenomena are known. US 6,956,258 B2 discloses a memory in which the dielectric breakdown of the dielectric layer is derived to establish binary information. In this memory, each of the memory cells disposed above the substrate is a series connection of a MOS select transistor and a data storage element, also referred to as a MOS half-transistor, by a common n + -contact diffused into the p doped region of the substrate. It is composed. In this regard, the data storage elements and the selection transistors of the memory cells are arranged substantially laterally side by side in the plane.

본 명세서에서, 데이터 저장 요소는 프로그램을 위해 제공된 산화물 층인 유전 층을 포함한다. 메모리 셀을 프로그램하기 위하여, 대응하는 선택 트랜지스터를 이용하여 각각의 데이터 저장 요소의 유전 층 위에 충분한 전위 차가 발생될 수 있음에 따라, 메모리 셀에 걸친 누설 전류의 레벨이 설정되는 유전 층의 유전 항복을 생성할 수 있다. 판독 동작 시, 개개의 메모리 셀들의 누설 전류 레벨이 감지된다.In this specification, the data storage element includes a dielectric layer that is an oxide layer provided for a program. In order to program the memory cell, a sufficient potential difference can be generated over the dielectric layer of each data storage element using the corresponding select transistor, thereby eliminating the dielectric breakdown of the dielectric layer where the level of leakage current across the memory cell is established. Can be generated. In the read operation, the leakage current level of the individual memory cells is sensed.

메모리 셀의 데이터 저장 요소의 유전 층 위에 전위 차를 생성하는 이러한 과정은 각각의 메모리 셀을 재프로그램하기 위해 여러 번 반복될 수 있고, 이에 따라 유전 층의 항복 정도 및 세기를 점차 증가시킬 수 있으며, 이에 대해 메모리 셀의 데이터 저장 요소의 저항이 감소된다. 대응하는 방식으로, 메모리 셀을 판독하기 위해 다시 감지된 각각의 메모리 셀의 누설 전류 레벨은 유전 항복의 정도에 따라 증가한다.This process of generating a potential difference over the dielectric layer of the data storage element of the memory cell can be repeated several times to reprogram each memory cell, thereby gradually increasing the degree and strength of the dielectric layer's yield, In this regard, the resistance of the data storage element of the memory cell is reduced. In a corresponding manner, the leakage current level of each memory cell detected again to read the memory cell increases with the degree of dielectric breakdown.

CMOS(Complementary Metal Oxide Semiconductor) 메모리 기술의 중요한 점은 메모리의 단일 메모리 셀의 요구되는 공간이다. 상술된 메모리에서, 메모리 셀은 선택 트랜지스터 및 데이터 저장 요소의 평면 배치(planar arrangement)로 인해 비교적 넓은 면적을 차지하며, 선택 트랜지스터의 게이트 산화물 층 및 데이터 저장 요소의 유전 층은 기판의 표면 상에서 평면 내에 배치된다. 따라서, 이들 메모리 셀들을 포함하는 메모리 셀은 비교적 큰 횡방향 공간 요건을 가지며, 메모리는 반도체 산업에서의 높은 집적 밀도에 대한 요구를 충분하지 않게 충족시킨다. An important aspect of Complementary Metal Oxide Semiconductor (CMOS) memory technology is the required space of a single memory cell of memory. In the above-mentioned memory, the memory cell occupies a relatively large area due to the planar arrangement of the select transistor and the data storage element, and the gate oxide layer of the select transistor and the dielectric layer of the data storage element are in plane on the surface of the substrate. Is placed. Thus, memory cells comprising these memory cells have relatively large lateral space requirements, and the memory insufficiently meets the demand for high integration density in the semiconductor industry.

본 발명의 목적은 유전 항복의 생성에 기초하여 작은 횡방향 공간을 갖는 재프로그램가능한 비-휘발성 메모리 셀, 및 이러한 메모리 셀 및 다수의 이러한 메모리 셀들을 갖는 메모리 셀 어레이를 제조하는 방법을 제공하는 것이다.It is an object of the present invention to provide a reprogrammable non-volatile memory cell having a small lateral space based on the generation of dielectric breakdown, and a method of manufacturing such a memory cell and a memory cell array having a plurality of such memory cells. .

본 발명의 일 실시예에서, 선택 트랜지스터 및 데이터 저장 요소를 포함하는 재프로그램가능한 비-휘발성 메모리 셀이 존재한다. 선택 트랜지스터는 격리 층, 상기 격리 층 상의 제 1 단자, 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 2 단자, 및 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 3 단자를 포함하고, 상기 제 3 단자는 제 2 단자로부터 이격된다. 데이터 저장 요소는 제 4 단자, 제 5 단자 및 재프로그램가능한 유전 층을 포함한다. 데이터 저장 요소의 제 4 단자 및 제 5 단자는 재프로그램가능한 유전 층에 의해 서로 이격된다. 선택 트랜지스터의 제 3 단자는 데이터 저장 요소의 제 4 단자에 전기적으로 연결된다. 데이터 저장 요소의 재프로그램가능한 유전 층은 선택 트랜지스터의 격리 층에 대해 실질적으로 수직으로 배치된다.In one embodiment of the invention, there is a reprogrammable non-volatile memory cell comprising a select transistor and a data storage element. The select transistor includes an isolation layer, a first terminal on the isolation layer, a second terminal in the region below the first terminal and below the isolation layer, and a first terminal in the region below the first terminal and below the isolation layer. And three terminals, the third terminals being spaced apart from the second terminal. The data storage element includes a fourth terminal, a fifth terminal and a reprogrammable dielectric layer. The fourth and fifth terminals of the data storage element are spaced apart from each other by the reprogrammable dielectric layer. The third terminal of the select transistor is electrically connected to the fourth terminal of the data storage element. The reprogrammable dielectric layer of the data storage element is disposed substantially perpendicular to the isolation layer of the select transistor.

메모리 셀의 프로그래밍은 데이터 저장 요소의 제 4 및 제 5 단자에 의해 유전 층 위에 전위 차를 생성함으로써 데이터 저장 요소의 유전 층의 항복의 생성에 기초한다. 메모리 셀을 재프로그램하기 위하여 유전 항복의 정도가 증가될 수 있다. The programming of the memory cell is based on the generation of the breakdown of the dielectric layer of the data storage element by creating a potential difference over the dielectric layer by the fourth and fifth terminals of the data storage element. The amount of dielectric breakdown can be increased to reprogram the memory cell.

본 발명에 따른 사실로 인하여, 기판의 표면 상에 형성된 선택 트랜지스터의 격리 층 및 데이터 저장 요소의 유전 층은 서로에 대해 실질적으로 수직으로 배치 되고, 선택 트랜지스터 및 데이터 저장 요소는 상술된 평면 배치와는 반대로 서로 짧은 거리만큼 떨어져 배치된다. 그 결과, 기판 상에 형성된 본 발명의 메모리 셀은 기판 표면 상에서의 작은 횡방향 공간 요구를 갖는다.Due to the fact according to the invention, the isolation layer of the selection transistor and the dielectric layer of the data storage element formed on the surface of the substrate are arranged substantially perpendicular to each other, the selection transistor and the data storage element being different from the planar arrangement described above. On the contrary, they are placed a short distance from each other. As a result, the memory cells of the present invention formed on a substrate have a small lateral space requirement on the substrate surface.

일 실시예에 따르면, 선택 트랜지스터의 제 3 단자 및 데이터 저장 요소의 제 4 단자는 동일한 단자이다. 이는 메모리 셀의 특히 공간-절약적인 횡방향 치수를 허용한다.According to one embodiment, the third terminal of the select transistor and the fourth terminal of the data storage element are the same terminal. This allows for a particularly space-saving transverse dimension of the memory cell.

또 다른 실시예에 따르면, 데이터 저장 요소의 제 4 단자는 선택 트랜지스터의 격리 층에 대해 실질적으로 수직인 콘택 영역을 포함한다. 제 4 단자의 이 콘택 영역에서 데이터 저장 요소의 재프로그램가능한 유전 층이 형성된다. According to yet another embodiment, the fourth terminal of the data storage element includes a contact region that is substantially perpendicular to the isolation layer of the select transistor. In this contact region of the fourth terminal a reprogrammable dielectric layer of the data storage element is formed.

또 다른 실시예에서, 데이터 저장 요소의 제 4 단자의 콘택 영역은 선택 트랜지스터의 격리 층에 실질적으로 수직인 트렌치의 측벽에 의해 결정된다. 이 실시예는, 예를 들어 향후 제 4 단자의 영역에서 기판 안으로 트렌치를 에칭함으로써, 선택 트랜지스터의 격리 층에 대해 실질적으로 수직으로 방위 잡힌 데이터 저장 요소의 제 4 단자의 콘택 영역의 단순한 제조를 허용한다.In another embodiment, the contact region of the fourth terminal of the data storage element is determined by the sidewalls of the trench substantially perpendicular to the isolation layer of the select transistor. This embodiment allows simple fabrication of the contact region of the fourth terminal of the data storage element oriented substantially perpendicular to the isolation layer of the select transistor, for example by etching trenches into the substrate in the region of the fourth terminal in the future. do.

또 다른 실시예에 있어서, 데이터 저장 요소의 재프로그램가능한 유전 층은 2 nm 내지 3 nm 범위의 두께를 포함한다. 이 구성은 각각의 프로그래밍 또는 재프로그래밍만이 데이터 저장 요소의 유전 층을 항복시키기 때문에, 메모리 셀의 신뢰성 있는 동작을 허용한다. 하지만, 메모리 셀을 손상시키는 선택 트랜지스터의 격리 층(격리 층은, 예를 들어 5 nm 이상의 두께를 가짐)의 항복이 방지될 수 있다.In yet another embodiment, the reprogrammable dielectric layer of the data storage element includes a thickness in the range of 2 nm to 3 nm. This configuration allows for reliable operation of the memory cell, since only each programming or reprogramming yields the dielectric layer of the data storage element. However, breakdown of the isolation layer (the isolation layer, for example, having a thickness of 5 nm or more) that damages the memory cell can be prevented.

본 발명의 또 다른 실시예에서, 선택 트랜지스터 및 데이터 저장 요소를 포 함하는 재프로그램가능한 비-휘발성 메모리 셀이 존재한다. 선택 트랜지스터는 격리 층, 상기 격리 층 상의 제 1 단자, 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 2 단자, 및 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 3 단자를 포함하고, 상기 제 3 단자는 상기 제 2 단자로부터 이격된다. 데이터 저장 요소는 제 4 단자, 제 5 단자 및 재프로그램가능한 유전 층을 포함한다. 데이터 저장 요소의 제 4 단자 및 제 5 단자는 재프로그램가능한 유전 층에 의해 서로 이격된다. 선택 트랜지스터의 제 3 단자는 데이터 저장 요소의 제 4 단자에 전기적으로 연결된다. 데이터 저장 요소의 제 4 단자는 선택 트랜지스터의 격리 층에 대해 실질적으로 수직인 콘택 영역을 포함하고, 데이터 저장 요소의 재프로그램가능한 유전 층은 콘택 영역 상에 있다. 트렌치의 측벽은 데이터 저장 요소의 제 4 단자의 콘택 영역을 포함하고, 트렌치의 측벽은 격리 층에 대해 실질적으로 수직이다.In yet another embodiment of the present invention, there is a reprogrammable non-volatile memory cell that includes a select transistor and a data storage element. The select transistor includes an isolation layer, a first terminal on the isolation layer, a second terminal in the region below the first terminal and below the isolation layer, and a first terminal in the region below the first terminal and below the isolation layer. Three terminals, the third terminal being spaced apart from the second terminal. The data storage element includes a fourth terminal, a fifth terminal and a reprogrammable dielectric layer. The fourth and fifth terminals of the data storage element are spaced apart from each other by the reprogrammable dielectric layer. The third terminal of the select transistor is electrically connected to the fourth terminal of the data storage element. The fourth terminal of the data storage element includes a contact region that is substantially perpendicular to the isolation layer of the select transistor, and the reprogrammable dielectric layer of the data storage element is on the contact region. The sidewalls of the trench include a contact region of the fourth terminal of the data storage element, and the sidewalls of the trench are substantially perpendicular to the isolation layer.

본 발명의 또 다른 실시예에서, 재프로그램가능한 비-휘발성 메모리 셀을 제조하는 방법이 존재하고, 상기 방법은 기판을 제공하는 단계 및 개시 구조체(initial structure)를 형성하는 단계를 포함하며, 상기 개시 구조체는 기판 표면 상의 격리 층, 상기 격리 층 상의 제 1 단자, 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 2 단자, 및 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 3 단자를 포함하고, 상기 제 3 단자는 상기 제 2 단자로부터 이격되며, 및 상기 제 1 단자 아래의 영역에 있는 콘택 영역을 포함하고, 상기 콘택 영역은 상기 제 2 단자로부터 이격되고 제 3 단자에 전기적으로 연결된 다. 상기 콘택 영역에서 상기 격리 층에 대해 실질적으로 수직인 콘택 영역을 형성함으로써 제 4 단자가 형성된다. 상기 제 4 단자의 콘택 영역 상에 유전 층이 형성되고, 상기 유전 층 상에서 제 5 단자가 형성되며, 상기 제 5 단자는 상기 유전 층에 의해 제 4 단자로부터 이격된다.In another embodiment of the present invention, a method exists for fabricating a reprogrammable non-volatile memory cell, the method comprising providing a substrate and forming an initial structure. The structure is an isolation layer on the substrate surface, a first terminal on the isolation layer, a second terminal in the region below the first terminal and below the isolation layer, and an area below the first terminal and under the isolation layer A third terminal, wherein the third terminal is spaced apart from the second terminal, and the contact region is in an area below the first terminal, the contact region is spaced apart from the second terminal and is third Electrically connected to the terminals. A fourth terminal is formed by forming a contact region in the contact region that is substantially perpendicular to the isolation layer. A dielectric layer is formed on the contact region of the fourth terminal, a fifth terminal is formed on the dielectric layer, and the fifth terminal is spaced apart from the fourth terminal by the dielectric layer.

이에 대응하여, 본 발명의 방법에 따라 제조된 메모리 셀은 메모리 셀을 (재)프로그램하도록 의도된 유전 층 및 격리 층의 실질적으로 수직인 정렬로 인해 기판 표면 상에서의 작은 횡방향 공간 요구를 포함한다.Correspondingly, memory cells fabricated in accordance with the method of the present invention include a small lateral space requirement on the substrate surface due to the substantially vertical alignment of the dielectric and isolation layers intended to (re) program the memory cells. .

일 실시예에 따르면, 제 4 단자용 콘택 영역을 형성하는 단계는 상기 콘택 영역의 영역에서 기판 안으로 트렌치를 형성하는 단계를 포함하고, 상기 트렌치의 측벽은 상기 격리 층에 대해 실질적으로 수직이다. 이 실시예는 제 4 단자용 콘택 영역의 단순한 제조에 적합할 수 있으며, 상기 콘택 영역은 상기 격리 층에 대해 실질적으로 수직으로 방위 잡힌다.According to one embodiment, forming a contact region for a fourth terminal includes forming a trench into the substrate in the region of the contact region, wherein the sidewalls of the trench are substantially perpendicular to the isolation layer. This embodiment may be suitable for the simple manufacture of a contact region for a fourth terminal, the contact region being oriented substantially perpendicular to the isolation layer.

또 다른 실시예에 따르면, 트렌치의 깊이는 콘택 영역의 최대 깊이를 초과한다. 따라서, 2 개의 인접한 메모리 셀들의 제조 시, 유익한 방법으로 두 메모리 셀들에 결합적으로 제공된 콘택 영역이 상기 트렌치에 의해 서로 이격되고 각각의 메모리 셀들에 연계된 2 개의 제 4 단자들로 분할될 수 있으며, 상기 2 개의 제 4 단자들은 상기 격리 층에 실질적으로 수직한 콘택 영역들을 포함한다.According to another embodiment, the depth of the trench exceeds the maximum depth of the contact region. Thus, in the manufacture of two adjacent memory cells, a contact region provided coupled to two memory cells in an advantageous manner can be divided into two fourth terminals spaced apart from each other by the trench and associated with the respective memory cells. The two fourth terminals include contact regions substantially perpendicular to the isolation layer.

또 다른 실시예에서, 상기 트렌치를 형성한 후에 상기 방법은 상기 트렌치 내에 산화물 층을 형성하는 단계를 포함하고, 상기 산화물 층은 상기 제 4 단자의 최대 깊이 이상의 레벨까지 상기 트렌치를 충전시킨다. 유전 층은 상기 격리 층에 대해 실질적으로 수직인 제 4 단자의 콘택 영역에서 상기 산화물 층 위에 형성된다. 이는 향후 메모리 셀의 신뢰성 있는 동작을 허용한다.In another embodiment, after forming the trench, the method includes forming an oxide layer in the trench, wherein the oxide layer fills the trench to a level above a maximum depth of the fourth terminal. A dielectric layer is formed over the oxide layer in the contact region of the fourth terminal that is substantially perpendicular to the isolation layer. This allows for reliable operation of the memory cell in the future.

트렌치 내에 산화물 층을 형성하는 단계는 측벽들에 또한 상기 트렌치의 저부에 중간 산화물 층을 형성하는 단계, 및 상기 산화물 층의 산화 물질로 상기 트렌치를 충전시키는 단계를 포함할 수 있다. 상기 산화 물질 및 상기 중간 산화물 층은 트렌치 내에 산화물 층을 형성하기 위해 제 4 단자의 최대 깊이 이상의 레벨까지 그 후 제거될 수 있다. Forming an oxide layer in the trench may include forming an intermediate oxide layer at sidewalls and at the bottom of the trench, and filling the trench with an oxidized material of the oxide layer. The oxidizing material and the intermediate oxide layer may then be removed to a level above the maximum depth of the fourth terminal to form an oxide layer in the trench.

또 다른 실시예에서, 유전 층은 격리 층에 대해 실질적으로 수직인 제 4 단자의 콘택 영역에서 산화물 층으로서 형성된다. 또한, 이 실시예는 메모리 셀의 재프로그램가능한 유전 층의 단순한 제조에 적합할 수 있다.In yet another embodiment, the dielectric layer is formed as an oxide layer in the contact region of the fourth terminal substantially perpendicular to the isolation layer. This embodiment may also be suitable for simple fabrication of reprogrammable dielectric layers of memory cells.

본 발명의 또 다른 실시예에서, 재프로그램가능한 비-휘발성 메모리 셀을 제조하는 방법이 존재하고, 상기 방법은 기판을 제공하는 단계 및 개시 구조체를 형성하는 단계를 포함하며, 상기 개시 구조체는 상기 기판 표면 상의 격리 층, 상기 격리 층 상의 제 1 단자, 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 2 단자, 및 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 3 단자를 포함하고, 상기 제 3 단자는 상기 제 2 단자로부터 이격되며, 및 상기 제 1 단자 아래의 영역에 있는 콘택 영역을 포함하고, 상기 콘택 영역은 상기 제 2 단자로부터 이격되고 제 3 단자에 전기적으로 연결된다. 상기 격리 층에 대해 실질적으로 수직인 콘택 영역을 갖는 제 4 단자는 상기 격리 층에 대해 실질적으로 수직인 측벽을 갖는 콘택 영역의 영역에서 기판 내에 트렌치를 형성함으로써 형성되 며, 상기 트렌치의 측벽은 제 4 단자의 콘택 영역을 포함한다. 상기 제 4 단자의 콘택 영역 상에 유전 층이 형성되고, 상기 유전 층에서 제 2 단자가 형성되며, 상기 제 5 단자는 상기 유전 층에 의해 상기 제 4 단자로부터 이격된다.In another embodiment of the present invention, a method exists for fabricating a reprogrammable non-volatile memory cell, the method comprising providing a substrate and forming an initiation structure, the initiation structure being the substrate An isolation layer on the surface, a first terminal on the isolation layer, a second terminal in the region below the first terminal and below the isolation layer, and a third in the region below the first terminal and below the isolation layer A terminal, the third terminal spaced apart from the second terminal, and a contact region in an area below the first terminal, the contact region spaced from the second terminal and electrically connected to a third terminal. Is connected. A fourth terminal having a contact region substantially perpendicular to the isolation layer is formed by forming a trench in the substrate in the region of the contact region having a sidewall substantially perpendicular to the isolation layer, the sidewall of the trench being a fourth And a contact area of the terminal. A dielectric layer is formed on the contact region of the fourth terminal, a second terminal is formed in the dielectric layer, and the fifth terminal is spaced apart from the fourth terminal by the dielectric layer.

본 발명의 또 다른 실시예에서, 다수의 워드 라인들, 다수의 비트 라인들 및 상기 워드 라인들과 상기 비트 라인들의 대응하는 교차점들에 배치된 다수의 재프로그램가능한 비-휘발성 메모리 셀들을 포함하는 메모리 셀 어레이가 존재한다. 각각의 메모리 셀들은 선택 트랜지스터 및 데이터 저장 요소를 포함한다. 메모리 셀의 선택 트랜지스터는 격리 층, 상기 격리 층 상의 제 1 단자, 상기 격리 층 상의 제 1 단자, 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 2 단자, 및 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 3 단자를 포함하고, 상기 제 3 단자는 상기 제 2 단자로부터 이격된다. 메모리 셀의 데이터 저장 요소는 제 4 단자, 제 5 단자 및 재프로그램가능한 유전 층을 포함한다. 상기 메모리 셀의 데이터 저장 요소의 제 4 단자 및 제 5 단자는 대응하는 재프로그램가능한 유전 층에 의해 서로 분리된다. 상기 메모리 셀의 선택 트랜지스터의 제 3 단자는 대응하는 메모리 셀의 데이터 저장 요소의 제 4 단자에 전기적으로 연결된다. 상기 메모리 셀의 데이터 저장 요소의 재프로그램가능한 유전 층은 대응하는 메모리 셀의 선택 트랜지스터의 격리 층에 대해 실질적으로 수직으로 배치된다. 상기 메모리 셀의 선택 트랜지스터의 제 1 단자에 워드 라인이 연결된다. 상기 메모리 셀의 데이터 저장 요소의 제 5 단자에 비트 라인이 연결된다.In another embodiment of the invention, a plurality of word lines, a plurality of bit lines, and a plurality of reprogrammable non-volatile memory cells disposed at corresponding intersections of the word lines and the bit lines There is a memory cell array. Each memory cell includes a select transistor and a data storage element. The select transistor of the memory cell is an isolation layer, a first terminal on the isolation layer, a first terminal on the isolation layer, a second terminal in the region below the first terminal and below the isolation layer, and below the first terminal. A third terminal in the region of and below the isolation layer, the third terminal being spaced apart from the second terminal. The data storage element of the memory cell includes a fourth terminal, a fifth terminal and a reprogrammable dielectric layer. The fourth and fifth terminals of the data storage element of the memory cell are separated from each other by corresponding reprogrammable dielectric layers. The third terminal of the select transistor of the memory cell is electrically connected to the fourth terminal of the data storage element of the corresponding memory cell. The reprogrammable dielectric layer of the data storage element of the memory cell is disposed substantially perpendicular to the isolation layer of the select transistor of the corresponding memory cell. A word line is connected to the first terminal of the select transistor of the memory cell. A bit line is connected to the fifth terminal of the data storage element of the memory cell.

대응적으로, 본 발명의 메모리 셀 어레이는 개개의 메모리 셀들의 격리 층들 과 재프로그램가능한 유전 층들 간의 실질적으로 수직인 정렬로 인해 기판 표면 상의 공간-절약적인 횡방향 치수를 포함한다. 그 결과, 본 발명에 따르면, 메모리 또는 메모리 칩은 높은 집적 밀도가 실현될 수 있는 메모리 셀 어레이를 포함한다. Correspondingly, the memory cell array of the present invention includes a space-saving transverse dimension on the substrate surface due to the substantially vertical alignment between the isolation layers of the individual memory cells and the reprogrammable dielectric layers. As a result, according to the present invention, a memory or a memory chip includes a memory cell array in which a high integration density can be realized.

일 실시예에 따르면, 메모리 셀 어레이의 작은 횡방향 공간 요구는 2 개의 인접한 메모리 셀들이 공통 제 5 단자를 갖는다는 사실로 인해 달성될 수 있다.According to one embodiment, the small lateral space requirement of the memory cell array can be achieved due to the fact that two adjacent memory cells have a common fifth terminal.

또 다른 실시예에 따르면, 메모리 셀 어레이의 공간-절약적인 횡방향 지오메트리는 2 개의 인접한 메모리 셀이 공통 제 2 단자를 갖는다는 사실로 인해 달성될 수 있다.According to another embodiment, the space-saving lateral geometry of the memory cell array can be achieved due to the fact that two adjacent memory cells have a common second terminal.

본 발명의 또 다른 실시예에서, 다수의 워드 라인들, 다수의 비트 라인들 및 상기 워드 라인들과 상기 비트 라인들의 대응하는 교차점들에 배치된 다수의 재프로그램가능한 비-휘발성 메모리 셀들을 포함하는 메모리 셀 어레이가 존재한다. 각각의 메모리 셀들은 선택 트랜지스터 및 데이터 저장 요소를 포함한다. 메모리 셀의 선택 트랜지스터는 격리 층, 상기 격리 층 상의 제 1 단자, 상기 격리 층 상의 제 1 단자, 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 2 단자, 및 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 3 단자를 포함하고, 상기 제 3 단자는 상기 제 2 단자로부터 이격된다. 메모리 셀의 데이터 저장 요소는 제 4 단자, 제 5 단자 및 재프로그램가능한 유전 층을 포함한다. 상기 메모리 셀의 데이터 저장 요소의 제 4 단자 및 제 5 단자는 대응하는 재프로그램가능한 유전 층에 의해 서로 분리된다. 상기 메모리 셀의 선택 트랜지스터의 제 3 단자는 대응하는 메모리 셀의 데이터 저장 요소의 제 4 단자에 전기적으로 연결된다. 상기 메모리 셀의 데이터 저장 요소의 제 4 단자는 대응하는 메모리 셀의 선택 트랜지스터의 격리 층에 실질적으로 수직인 콘택 영역을 포함한다. 상기 메모리 셀의 데이터 저장 요소의 재프로그램가능한 유전 층은 대응하는 콘택 영역 상에 있다. 트렌치의 측벽은 메모리 셀의 데이터 저장 요소의 제 4 단자의 콘택 영역을 포함하고, 상기 트렌치의 측벽은 대응하는 메모리 셀의 격리 층에 대해 실질적으로 수직이다. 상기 메모리 셀의 선택 트랜지스터의 제 1 단자에 워드 라인이 연결된다. 상기 메모리 셀의 데이터 저장 요소의 제 5 단자에 비트 라인이 연결된다.In another embodiment of the invention, a plurality of word lines, a plurality of bit lines, and a plurality of reprogrammable non-volatile memory cells disposed at corresponding intersections of the word lines and the bit lines There is a memory cell array. Each memory cell includes a select transistor and a data storage element. The select transistor of the memory cell is an isolation layer, a first terminal on the isolation layer, a first terminal on the isolation layer, a second terminal in the region below the first terminal and below the isolation layer, and below the first terminal. A third terminal in the region of and below the isolation layer, the third terminal being spaced apart from the second terminal. The data storage element of the memory cell includes a fourth terminal, a fifth terminal and a reprogrammable dielectric layer. The fourth and fifth terminals of the data storage element of the memory cell are separated from each other by corresponding reprogrammable dielectric layers. The third terminal of the select transistor of the memory cell is electrically connected to the fourth terminal of the data storage element of the corresponding memory cell. The fourth terminal of the data storage element of the memory cell includes a contact region substantially perpendicular to the isolation layer of the select transistor of the corresponding memory cell. The reprogrammable dielectric layer of the data storage element of the memory cell is on the corresponding contact area. The sidewalls of the trench include a contact region of the fourth terminal of the data storage element of the memory cell, the sidewalls of the trench being substantially perpendicular to the isolation layer of the corresponding memory cell. A word line is connected to the first terminal of the select transistor of the memory cell. A bit line is connected to the fifth terminal of the data storage element of the memory cell.

본 도면들은 다양한 방식으로 본 발명의 바람직한 실시예에 따른 메모리 셀들(1)을 갖는 메모리 또는 메모리 칩용 메모리 셀 어레이의 제조를 예시한다. 이러한 방식으로 반도체 기판(100) 상에 제조된 메모리 셀(1)은 프로그램가능한 유전 층(170)을 갖는 선택 트랜지스터(10) 및 데이터 저장 요소(20)를 포함하고(도 9 참조), 유전 항복은 각각의 프로그래밍 또는 재프로그래밍을 위해, 각각 유전 항복이 생성될 수 있거나 유전 항복이 점차 증가될 수 있다. 이와 관련하여, 유전 항복의 크기는 전기 저항 및 이에 따라 메모리 셀(1)을 판독하기 위해 감지되는 메모리 셀(1)의 누설 전류의 레벨을 구성한다.The figures illustrate the manufacture of a memory cell array for a memory or memory chip with memory cells 1 according to a preferred embodiment of the invention in various ways. The memory cell 1 fabricated on the semiconductor substrate 100 in this manner includes a select transistor 10 and a data storage element 20 having a programmable dielectric layer 170 (see FIG. 9) and dielectric breakdown. For each programming or reprogramming, respectively, the genetic yield can be generated or the genetic yield can be gradually increased. In this regard, the magnitude of the dielectric breakdown constitutes the level of the electrical resistance and thus the leakage current of the memory cell 1 which is sensed for reading the memory cell 1.

본 발명에서, 기판(100)의 표면 상에 형성된 선택 트랜지스터(10)의 게이트 산화물 층(120)과 데이터 저장 요소(20)의 재프로그램가능한 유전 층(170) 사이에는 수직인 또는 실질적으로 수직인 배치가 존재한다. 또한, 이와 관련하여, 선택 트랜지스터(10)의 게이트 산화물 층(120) 및 데이터 저장 요소(20)의 유전 층(170) 은, 예를 들어 최대 20°범위의 각도에 의해 직각이 아닌 각도를 형성할 수 있으며, 이 각도는 본 발명의 제조 방법에 기인한다. 본 발명에 따른 구성은 선택 트랜지스터(10)와 데이터 저장 요소(20) 사이에 짧은 거리를 제공하고, 본 발명에 따른 메모리 셀(1)은 기판(100)의 표면 상에 작은 횡방향 공간을 갖는다. 다음에서는 특히 표준 CMOS 공정 단계들을 이용하여 유익하게 수행될 수 있는 제 1 제조 방법이 다루어진다.In the present invention, the vertical or substantially perpendicular between the gate oxide layer 120 of the select transistor 10 formed on the surface of the substrate 100 and the reprogrammable dielectric layer 170 of the data storage element 20. The batch exists. Also in this regard, the gate oxide layer 120 of the select transistor 10 and the dielectric layer 170 of the data storage element 20 form an angle that is not perpendicular to, for example, an angle in the range up to 20 °. This angle is attributable to the production method of the present invention. The arrangement according to the invention provides a short distance between the selection transistor 10 and the data storage element 20 and the memory cell 1 according to the invention has a small transverse space on the surface of the substrate 100. . In the following, a first fabrication method that can be advantageously performed in particular using standard CMOS process steps is discussed.

상기 제조 방법의 시작에서, 예를 들어 표면으로부터 연장된 p-도핑된 영역(101)을 갖는 기판(100)에 격리 스트립(isolation strip: 190)들이 형성된다(도 1의 개략적 평면도 및 도 1의 라인 A-A을 따른 도 2의 개략적 측단면도를 참조). 또한, STI(Shallow Trench Isolation) 스트립이라고도 칭해지고, 예를 들어 산화 물질을 포함하는 격리 스트립들(190)은 이후의 메모리 셀들(1)에 대해 서로 격리된 활성 영역들을 정의한다.At the beginning of the fabrication method, isolation strips 190 are formed in the substrate 100 with, for example, a p-doped region 101 extending from the surface (schematic plan view in FIG. 1 and in FIG. 1). See schematic side cross-sectional view of FIG. 2 along line AA). Also referred to as a shallow trench isolation (STI) strip, isolation strips 190 comprising, for example, an oxidizing material, define active regions that are isolated from one another for subsequent memory cells 1.

그 후, 이후의 메모리 셀들(1)의 선택 트랜지스터들(10)에 대해 게이트 산화물 층(120)으로서 역할하는 산화물 층(120)이 기판(100) 상에 형성된다. 이와 관련하여, 산화물 층(120)은 도 2의 측단면도로부터 명확히 알 수 있는 바와 같이 기판(100)의 표면 상에서 격리 스트립들(190) 사이에 배치되며, 예를 들어 5 nm 보다 큰 범위의 두께를 갖는다. Thereafter, an oxide layer 120 is formed on the substrate 100 to serve as the gate oxide layer 120 for subsequent select transistors 10 of the memory cells 1. In this regard, the oxide layer 120 is disposed between the isolation strips 190 on the surface of the substrate 100 as can be clearly seen from the side cross-sectional view of FIG. 2, for example a thickness in the range of greater than 5 nm. Has

그 후, 활성 영역들에서 메모리 셀들(1)의 선택 트랜지스터들(10)에 대해 게이트들(110)로서 역할하는 워드 라인들(WL)이 기판(100)의 표면 상에 형성된다. 이 와 관련하여, 바람직하게 도핑되지 않거나 n+-도핑된 폴리실리콘 층(111), 금속 층(112)(예를 들어, WSi를 포함) 및 1 이상의 하드 마스크 층(예를 들어, 질화물을 포함)이 기판(100)의 표면 위에 넓은 면적으로 도포된다. 그 후, 이 층들의 스택(stack)은 각각의 워드 라인들(WL) 및 게이트들(110)을 형성하기 위해 리소그래피 방법 및 예를 들어, 반응성 이온 에칭과 같은 하나 또는 수 개의 에칭 방법들을 이용하여 구조화된다. 이러한 방식으로 제조된 각각의 워드 라인들(WL) 및 게이트들(110)은 도 1의 개략적 평면도 및 도 2의 개략적 측단면도에 도시되어 있다.Thereafter, word lines WL are formed on the surface of the substrate 100 to serve as gates 110 for the select transistors 10 of the memory cells 1 in the active regions. In this regard, it preferably comprises an undoped or n + -doped polysilicon layer 111, a metal layer 112 (eg including WSi) and at least one hard mask layer (eg nitride) ) Is applied over a surface of the substrate 100 in a large area. The stack of these layers then uses lithographic methods and one or several etching methods, such as, for example, reactive ion etching, to form respective word lines WL and gates 110. Structured. Each of the word lines WL and gates 110 fabricated in this manner is shown in a schematic plan view in FIG. 1 and in a schematic side cross-sectional view in FIG. 2.

다음의 도 3 내지 도 9는 각각의 도 1 및 도 10의 라인 C-C에 대응하는 본 발명에 따른 메모리 셀들(1)을 제조하는 또 다른 방법 단계들을 개략적인 측면도로 나타낸다. 먼저, 도 3으로부터 알 수 있는 바와 같이, 각각의 워드 라인들(WL) 또는 게이트들(110)과 횡방향으로 인접한 라이너(liner)들 또는 스페이서(spacer: 114)들이 형성된다. 그 후, 대응하는 주입 물질들을 도포하는 도핑 방법의 범위 내에서, n+-도핑된 영역들(130, 140)이 자기-조정 방식(self-adjusting manner)으로 게이트들(110) 사이의 산화물 층(120) 아래에 또는 게이트들(110) 아래의 영역에 생성된다. 이와 관련하여, 도핑 방법은 어닐링 방법 단계를 포함할 수 있다. n+-도핑된 영역들(130, 140)은 제조 공정의 이후의 단계에서 이후의 메모리 셀들(1)의 데이터 저장 요소(20)용 단자, 및 선택 트랜지스터들(10)용 소스들/드레인들을 구성한다. 평면도에서 서로 이격된 격리 스트립들(190) 사이에 배치된 영역(130)은 확산 작업들에 의해 형성된 매입된(buried) 소스 라인(SL)(도 9 및 도 10 참조)에 추가로 연결된다.3 to 9 show schematic side views of further method steps for manufacturing the memory cells 1 according to the invention corresponding to the line CC of FIGS. 1 and 10 respectively. First, as can be seen from FIG. 3, liners or spacers 114 laterally adjacent to respective word lines WL or gates 110 are formed. Then, within the scope of the doping method of applying the corresponding implanted materials, the n + -doped regions 130, 140 are in the self-adjusting manner in the oxide layer between the gates 110. In the region below 120 or below the gates 110. In this regard, the doping method may comprise an annealing method step. The n + -doped regions 130 and 140 are provided for the terminals for the data storage element 20 of the subsequent memory cells 1 and the sources / drains for the select transistors 10 at a later stage of the fabrication process. Configure. The region 130 disposed between the isolation strips 190 spaced apart from each other in the plan view is further connected to a buried source line SL (see FIGS. 9 and 10) formed by diffusion operations.

도 3에 도시된 구조체로부터 시작하여, 도 4에 예시된 바와 같이, 트렌치들(150)은 n+-도핑된 영역(140)의 영역 내의 게이트들(110) 사이의 두 번째 갭 마다 형성되고, 상기 트렌치들(150)은 산화물 층(120)에 대해 수직으로 또는 실질적으로 수직으로 방위 잡힌 측벽들을 가지며, 상기 측벽들 위에는 또 다른 제조 방법의 과정을 따라 데이터 저장 요소들(20)의 유전 층들(170)이 형성된다. 트렌치들(150)의 형성은, 예를 들어 하나 또는 수개의 하드 마스크 층들(예시되지 않음)을 증착하는 단계, 그 후 리소그래피 방법 및 선택적인 반응성 이온 에칭과 같은 하나 또는 수개의 에칭 방법들을 채택하고 상기 하드 마스크 층(들)을 제거하는 단계를 포함한다. Starting from the structure shown in FIG. 3, as illustrated in FIG. 4, trenches 150 are formed every second gap between gates 110 in the region of n + -doped region 140, The trenches 150 have sidewalls oriented perpendicularly or substantially perpendicular to the oxide layer 120, on which the dielectric layers of the data storage elements 20 are subjected, according to a further manufacturing method. 170) is formed. Formation of trenches 150 may employ one or several etching methods, such as, for example, depositing one or several hard mask layers (not illustrated), followed by lithographic methods and selective reactive ion etching. Removing the hard mask layer (s).

도 4로부터 알 수 있는 바와 같이, 트렌치(150)에 의해 n+-도핑된 영역(140)은 2 개의 부분 영역들(141)로 분할되며, 그 각각은 나란히 배치된 이후의 메모리 셀들(1)과 연계되고 트렌치(150)에 의해 서로 이격된다. 이와 관련하여, 바람직하게는 100 nm 내지 200 nm 사이의 범위에 있는 트렌치(150)의 깊이는 n+-도핑된 영역(140)의 최대 깊이 및 이에 따른 부분 영역(141)의 최대 깊이를 초과한다. 상기 최대 깊이는 기판(100)의 표면으로부터 아래쪽으로 연장된 각각의 영역들(140, 141)의 최대 크기(extent)로서 이해되어야 한다. 상기 부분 영역들(141)은 이후의 메모리 셀들(1)의 데이터 저장 요소들(20)용 단자들, 및 선택 트랜지스터들(10)용 드레인으로서 역할한다.As can be seen from FIG. 4, the n + -doped region 140 by the trench 150 is divided into two partial regions 141, each of which is after the memory cells 1 arranged side by side. And spaced apart from each other by the trench 150. In this regard, the depth of the trench 150, preferably in the range between 100 nm and 200 nm, exceeds the maximum depth of the n + -doped region 140 and thus the maximum depth of the partial region 141. . The maximum depth should be understood as the maximum extent of the respective regions 140, 141 extending downward from the surface of the substrate 100. The partial regions 141 serve as terminals for the data storage elements 20 of the memory cells 1 and drains for the selection transistors 10.

그 후, 도 5에 예시된 바와 같이, 각각의 트렌치(150)의 저부 상에 또한 측벽들 상에 희생 산화물 층(sacrificial oxide layer: 160)이 형성된다. 그 후, 각각의 트렌치(150) 및 게이트들(110) 간의 대응하는 영역들은 도 6으로부터 알 수 있는 바와 같이 산화 물질(161)로 채워진다. 이를 위해, 산화 물질(161)은, 예를 들어 기판(100)의 표면 상에 넓은 면적으로 도포되고, 그 후 도 6에 예시된 구조체를 달성하기 위해 CMP(chemical-mechanical polishing) 공정을 이용하여 게이트들(110)의 상부 에지까지 연마된다.A sacrificial oxide layer 160 is then formed on the bottom of each trench 150 and on the sidewalls, as illustrated in FIG. 5. Thereafter, the corresponding regions between each trench 150 and gates 110 are filled with an oxidizing material 161 as can be seen from FIG. 6. To this end, the oxidizing material 161 is applied to a large area, for example, on the surface of the substrate 100, and then using a chemical-mechanical polishing (CMP) process to achieve the structure illustrated in FIG. 6. Polished to the upper edge of the gates 110.

그 후, 게이트들(110) 간의 산화 물질(161)은 트렌치들(150)의 영역에서 완전히 제거되고, 도 7에 예시된 바와 같이 트렌치들(150)이 산화물(161) 및 희생 산화물(160)로 부분적으로 계속 충전되도록 산화 물질(161) 및 희생 산화물(160)은 트렌치들(150) 내에 부분적으로 제거된다. 산화 물질(161) 및 희생 산화물(160)을 제거하기 위해, 대응하는 리소그래피 및 에칭 방법들이 채택된다. 이와 관련하여, 측벽들, 트렌치(150)의 저부 및 산화물(161) 사이에 배치된 희생 산화물(160) 및 산화물(161)은 각각의 트렌치(150)의 경계에 존재하는 부분 영역(141)의 최대 깊이 이상의 레벨까지 트렌치(150)를 충전한다.Thereafter, the oxidizing material 161 between the gates 110 is completely removed in the region of the trenches 150, and the trenches 150 are oxidized to the oxide 161 and the sacrificial oxide 160 as illustrated in FIG. 7. Oxide material 161 and sacrificial oxide 160 are partially removed in trenches 150 so as to continue to be partially filled with. Corresponding lithography and etching methods are employed to remove the oxidizing material 161 and sacrificial oxide 160. In this regard, the sacrificial oxide 160 and oxide 161 disposed between the sidewalls, the bottom of trench 150 and oxide 161 are formed of the partial region 141 at the boundary of each trench 150. Fill trench 150 to a level above the maximum depth.

이러한 방식으로, 희생 산화물(160) 및 산화물(161) 위의 노출된 콘택 영역들(143)이 각각의 부분 영역들 또는 단자들(141)에 제공된다. 이에 대해, 산화물 층(120)에 대해 수직으로 배치된 트렌치(150)의 측벽들은 콘택 영역들(143)을 포함한다. 메모리 셀들(1)의 데이터 저장 요소들(20)용 유전 산화물 층들(170)은 도 8에 예시된 바와 같이 콘택 영역들(143) 위에 형성된다. 다음에서 유전 층들(170)이 라고 칭해지는 산화물 층들(170)은 이후의 메모리 셀들(1)을 (재)프로그램하는데 이용된다. 유전 층들(170)이 부분 영역들의 최대 깊이 크기 이상으로 콘택 영역들(143) 상에만 형성되기 때문에, 메모리 셀들(1)의 신뢰성 있는 동작이 가능하다. 단자들(141)의 콘택 영역(143) 또는 트렌치들(150)의 측벽들에 각각 대응하는 게이트 산화물 층(120)에 대해 수직으로 방위 잡힌 유전 층들(170)은 바람직하게 2 nm 내지 3 nm 범위의 두께를 갖는다.In this way, exposed contact regions 143 over sacrificial oxide 160 and oxide 161 are provided in respective partial regions or terminals 141. In this regard, the sidewalls of the trench 150 disposed perpendicular to the oxide layer 120 include contact regions 143. Dielectric oxide layers 170 for data storage elements 20 of memory cells 1 are formed over contact regions 143 as illustrated in FIG. 8. Oxide layers 170, hereinafter referred to as dielectric layers 170, are then used to (re) program the memory cells 1. Since dielectric layers 170 are formed only on contact regions 143 beyond the maximum depth size of the partial regions, reliable operation of memory cells 1 is possible. Dielectric layers 170 oriented perpendicular to gate oxide layer 120 corresponding to contact regions 143 of terminals 141 or sidewalls of trenches 150, respectively, preferably range from 2 nm to 3 nm. Has a thickness.

본 발명에 따른 메모리 셀들(1)을 제조하는 마지막 방법 단계로서, 유전 층들(170)과 접촉하는 단자들(180) 및 상기 단자들(180)과 연결된 비트 라인들(BL)이 도 9에 예시된 바와 같이 기판(100)의 표면 위에 형성된다. 이와 관련하여, 바람직하게는 도핑되지 않은 또는 n+-도핑된 폴리실리콘 층(181), 예를 들어 WSi를 포함하는 금속 층(182) 및 예를 들어 질화물을 포함하는 1 이상의 하드 마스크 층(183)이 기판(100) 상에 넓은 면적으로 도포되며, 상기 폴리실리콘 층(181)은 게이트들(110) 사이의 노출된 공간들 및 트렌치들(150)의 노출된 영역들에 충전된다. 그 후, 비트 라인들(BL) 및 단자들(180)을 형성하기 위해, 리소그래피 방법 및 예를 들어 반응성 이온 에칭과 같은 하나 또는 수개의 에칭 방법들을 이용하여 층들의 스택이 구조화된다.As a final method step of manufacturing the memory cells 1 according to the present invention, the terminals 180 in contact with the dielectric layers 170 and the bit lines BL connected to the terminals 180 are illustrated in FIG. 9. It is formed on the surface of the substrate 100 as shown. In this regard, preferably a undoped or n + -doped polysilicon layer 181, for example a metal layer 182 comprising WSi and at least one hard mask layer 183 comprising eg nitride ) Is applied on the substrate 100 in a large area, and the polysilicon layer 181 is filled in the exposed spaces between the gates 110 and the exposed regions of the trenches 150. The stack of layers is then structured using a lithographic method and one or several etching methods, for example reactive ion etching, to form the bit lines BL and terminals 180.

이러한 방식으로 제조되고, 다수의 워드 라인들(WL), 다수의 비트 라인들(BL), 워드 라인들(WL) 및 비트 라인들(BL)의 대응하는 교차점들에 배치된 다수의 메모리 셀들(1), 및 다수의 매입된 소스 라인들(SL)을 갖는 메모리 셀 어레이가 도 10의 평면도에 예시된다. 이와 관련하여, 도 9는 도 10의 라인 C-C를 따른 측단면도를 예시한다. 더 양호한 예시를 위하여, 도 11 및 도 12는 도 10의 라인 A-A(도 12) 및 라인 B-B(도 11)를 따른 메모리 셀 어레이의 또 다른 단면도들을 도시한다.A plurality of memory cells manufactured in this manner and disposed at corresponding intersections of the plurality of word lines WL, the plurality of bit lines BL, the word lines WL, and the bit lines BL ( 1), and a memory cell array having a plurality of embedded source lines SL is illustrated in the top view of FIG. In this regard, FIG. 9 illustrates a cross-sectional side view along line C-C of FIG. 10. For better illustration, FIGS. 11 and 12 show further cross-sectional views of a memory cell array along line A-A (FIG. 12) and line B-B (FIG. 11) of FIG. 10.

도 9의 측단면도를 참조하면, 개개의 메모리 셀(1)의 구성을 명확히 알 수 있다. 메모리 셀(1)은 선택 트랜지스터(10)(현재, NMOS 트랜지스터로서 구성)를 포함하고, 상기 선택 트랜지스터(10)는 게이트 산화물 층(120)을 포함하며, 워드 라인(WL)에 연결되거나 워드 라인(WL)에 의해 상기 게이트 산화물 층(120) 상에 형성된 게이트(110), 소스로서 역할하는 n+-도핑된 영역(130), 및 드레인으로서 역할하는 단자(141)를 포함하고, 상기 영역(130) 및 상기 단자(141)는 상기 게이트 산화물 층(120) 아래에 상기 게이트(110) 아래의 영역에 존재한다. 또한, 상기 영역(130)은 격리 스트립들(190) 사이로 나아가는 매입된 소스 라인(SL)을 형성하거나, 소스 라인(SL)에 연결된다(도 10 참조).Referring to the side cross-sectional view of FIG. 9, the configuration of the individual memory cells 1 can be clearly seen. The memory cell 1 includes a select transistor 10 (currently configured as an NMOS transistor), which includes a gate oxide layer 120 and is connected to or connected to a word line WL. A gate 110 formed on the gate oxide layer 120 by WL, an n + -doped region 130 serving as a source, and a terminal 141 serving as a drain, the region ( 130 and the terminal 141 are in an area under the gate 110 under the gate oxide layer 120. In addition, the region 130 forms a buried source line SL that runs between the isolation strips 190 or is connected to the source line SL (see FIG. 10).

메모리 셀(1)은 선택 트랜지스터(10)와 직렬로 연결된 데이터 저장 요소(20)를 더 포함하고, 상기 데이터 저장 요소(20)는 단자(141), 상기 선택 트랜지스터(10)의 게이트 산화물(120)에 직사각형으로 배치된 재프로그램가능한 유전 층(170) 및 비트 라인(BL)에 연결된 단자(180)를 포함한다. 이와 관련하여, 상기 단자(141)는 메모리 셀(1)의 데이터 저장 요소(20) 및 선택 트랜지스터(10)에 의해 공통 단자로서 사용된다.The memory cell 1 further includes a data storage element 20 connected in series with the selection transistor 10, the data storage element 20 having a terminal 141 and a gate oxide 120 of the selection transistor 10. And a terminal 180 connected to the bit line BL and a reprogrammable dielectric layer 170 disposed in a rectangle. In this regard, the terminal 141 is used as a common terminal by the data storage element 20 and the selection transistor 10 of the memory cell 1.

선택 트랜지스터(10)의 게이트 산화물 층(120) 및 데이터 저장 요소(20)의 유전 층(170)의 수직 배치로 인해, 선택 트랜지스터(10) 및 데이터 저장 요소(20)는 서로 비교적 짧은 거리에 배치될 수 있다. 이러한 방식으로, 기판(100) 상에 형성된 본 발명에 따른 메모리 셀(1)은 기판(100)의 표면 상에서 작은 횡방향 크기를 갖는다. 예를 들어, 50 nm 이하의 범위의 횡방향 치수를 갖는 메모리 셀(1)을 실현할 수 있다. 따라서, 본 발명에 따른 메모리 셀들(1)을 포함하는 메모리 셀 어레이를 포함하는 메모리 또는 메모리 칩은 높은 집적 밀도에 의해 특성화된다. 추가적으로, 선택 트랜지스터(10) 및 데이터 저장 요소(20)에 의해 이용된 공통 단자(141)는 메모리 셀(1)의 공간 요건을 낮춘다.Due to the vertical arrangement of the gate oxide layer 120 of the select transistor 10 and the dielectric layer 170 of the data storage element 20, the select transistor 10 and the data storage element 20 are disposed at relatively short distances from each other. Can be. In this way, the memory cell 1 according to the invention formed on the substrate 100 has a small lateral size on the surface of the substrate 100. For example, the memory cell 1 having a transverse dimension in the range of 50 nm or less can be realized. Thus, a memory or memory chip comprising a memory cell array comprising memory cells 1 according to the invention is characterized by high integration density. In addition, the common terminal 141 used by the select transistor 10 and the data storage element 20 lowers the space requirement of the memory cell 1.

메모리 셀 어레이에 배치된 메모리 셀들(1)의 공간 절약 지오메트리는 나란히 배치되고 또한 공통 단자(180)를 갖는 비트 라인(BL)과 연계된 2 개의 메모리 셀들(1)의 1 이상의 메모리 셀 쌍에 의해 더욱 달성된다. 대응하는 방식으로, 작은 횡방향 크기는 나란히 배치되고 또한 공통 n+-도핑된 영역 또는 소스(130)를 갖는 비트 라인(BL)과 연계된 2 개의 메모리 셀들(1)의 1 이상의 메모리 셀 쌍에 의해 달성된다. The space saving geometry of the memory cells 1 arranged in the memory cell array is arranged by one or more memory cell pairs of two memory cells 1 arranged side by side and associated with a bit line BL having a common terminal 180. More is achieved. In a corresponding manner, small lateral sizes are arranged by one or more memory cell pairs of two memory cells 1 arranged side by side and associated with a bit line BL having a common n + -doped region or source 130. Is achieved.

본 발명에 따른 메모리 셀(1)을 프로그램하기 위하여, 메모리 셀(1)의 데이터 저장 요소(20)의 유전 층(170)의 유전 항복이 발생된다. 이러한 방식으로, 유전 층(170)은 더 이상 아이솔레이터(isolator)처럼 행동하지 않으며, 유한한 전기 저항처럼 행동한다. 이와 관련하여, 유전 항복의 크기는 메모리 셀의 판독 동작에서 측정되는 메모리 셀(1)을 통하는 누설 전류의 레벨을 구성한다. 유전 층(170)의 항 복을 형성하기 위해, 데이터 저장 요소(20)의 2 개의 단자들(141, 180)을 이용하여 데이터 저장 요소(20) 또는 그 유전 층(170) 상에 충분한 전위 차가 인가된다.In order to program the memory cell 1 according to the invention, a dielectric breakdown of the dielectric layer 170 of the data storage element 20 of the memory cell 1 occurs. In this way, dielectric layer 170 no longer behaves like an isolator, but rather as a finite electrical resistance. In this regard, the magnitude of the dielectric breakdown constitutes the level of leakage current through the memory cell 1 measured in the read operation of the memory cell. In order to form a breakdown of the dielectric layer 170, there is a sufficient potential difference on the data storage element 20 or its dielectric layer 170 using the two terminals 141, 180 of the data storage element 20. Is approved.

이와 관련하여, NMOS 트랜지스터로서 형성된 선택 트랜지스터(1)의 경우, 예를 들어 O V가 아닌 양의 전압이 대응하는 워드 라인(WL)을 통해 선택 트랜지스터(10)의 게이트(110)에 인가되고, 또한 O V의 전압이 대응하는 소스 라인(SL)을 통해 선택 트랜지스터(10)의 소스(130)에 인가됨에 따라, 선택 트랜지스터(10)가 턴 온(turn on) 된다. 이러한 방식으로, 선택 트랜지스터(10)의 드레인(141)이 0 V의 전압을 갖게 된다. 이와 관련하여, 나타낸 전위들은 접지 전위로서 기판(100)으로 전달된다.In this regard, in the case of the selection transistor 1 formed as an NMOS transistor, for example, a positive voltage other than OV is applied to the gate 110 of the selection transistor 10 via the corresponding word line WL, and also As the voltage of OV is applied to the source 130 of the selection transistor 10 through the corresponding source line SL, the selection transistor 10 is turned on. In this manner, the drain 141 of the select transistor 10 has a voltage of 0V. In this regard, the potentials shown are transferred to the substrate 100 as ground potential.

대응하는 비트 라인(BL)을 통해 데이터 저장 요소(20)의 단자(180)에, 선택 트랜지스터(10)의 게이트(110)에 인가된 전위보다 높은, 충분히 높은 양 전위를 인가함으로써, 메모리 셀(1)을 프로그램하는 유전 층(170)의 항복이 유도될 수 있다. 결과적인 도전 경로는 선택 트랜지스터(10)의 게이트 산화물 층(120)이 저하(degrade)되거나 항복되는 것을 방지하는 충분한 전기 저항을 가지며, 이러한 방식으로 메모리 셀(1)의 손상을 방지한다. 또한, 선택 트랜지스터(10)의 게이트 산화물 층(120)에 대한 손상은 데이터 저장 요소(20)의 유전 층(170)의 두께를 초과하는 선택 트랜지스터(10)의 게이트 산화물 층(120)의 두께에 의해 회피된다.By applying a sufficiently high positive potential higher than the potential applied to the gate 110 of the selection transistor 10 to the terminal 180 of the data storage element 20 via the corresponding bit line BL, the memory cell ( Yield of dielectric layer 170, programming 1) can be induced. The resulting conductive path has sufficient electrical resistance to prevent the gate oxide layer 120 of the select transistor 10 from being degraded or broken down, and in this way prevents damage to the memory cell 1. In addition, damage to the gate oxide layer 120 of the select transistor 10 is dependent on the thickness of the gate oxide layer 120 of the select transistor 10 that exceeds the thickness of the dielectric layer 170 of the data storage element 20. Avoided.

또한, 메모리 셀(1)을 판독하기 위해, NMOS 트랜지스터로서 구성된 선택 트랜지스터(10)의 경우, 예를 들어 O V가 아닌 양의 전위가 대응하는 워드 라인(WL)을 통해 선택 트랜지스터(10)의 게이트(110)에 인가되고, O V의 전위가 대응하는 소스 라인(SL)을 통해 선택 트랜지스터(10)의 소스(130)에 인가된다. 이러한 방식으로, 선택 트랜지스터(10)가 턴 온 되고, 드레인(141)은 0 V의 전위플 갖게 된다. 또한, 선택 트랜지스터(10)의 게이트(110)에 인가된 전위보다 낮은 양의 전위가 대응하는 비트 라인(BL)을 통해 데이터 저장 요소(20)의 단자(180)에 인가된다. 메모리 셀(1)이 프로그램되면, 즉 데이터 저장 요소(20)의 유전 층(170)이 항복되면, 적절한 측정 디바이스를 이용하여 비트 라인(BL) 상에서 측정될 수 있는 누설 전류가 메모리 셀(1)을 통해 흐른다. 메모리 셀(1)이 프로그램되지 않으면, 누설 전류가 흐르지 않거나, 무시할 정도의 누설 전류만이 흐른다.In addition, in the case of the selection transistor 10 configured as an NMOS transistor for reading the memory cell 1, for example, the gate of the selection transistor 10 through the word line WL corresponding to a positive potential other than OV. And a potential of the OV is applied to the source 130 of the selection transistor 10 through the corresponding source line SL. In this manner, the select transistor 10 is turned on and the drain 141 has a potential of 0V. In addition, a potential lower than the potential applied to the gate 110 of the select transistor 10 is applied to the terminal 180 of the data storage element 20 through the corresponding bit line BL. When the memory cell 1 is programmed, that is, when the dielectric layer 170 of the data storage element 20 breaks down, a leakage current that can be measured on the bit line BL using a suitable measuring device is measured. Flows through. If the memory cell 1 is not programmed, no leakage current flows or only a negligible leakage current flows.

메모리 셀들(1)을 포함하는 메모리 셀 어레이의 메모리 내용물을 판독하기 위하여, 메모리 셀들(1)의 누설 전류 레벨의 임계값이 설정된다. 이러한 방식으로, 메모리 셀들(1)에 저장된 논리 상태들누설 전류가 흐르지 않거나 임계값 아래의 무시할만한 누설 전류/임계값 이상의 누설 전류)이 서로 구별될 수 있다.In order to read the memory contents of the memory cell array including the memory cells 1, the threshold of the leakage current level of the memory cells 1 is set. In this way, the logic states stored in the memory cells 1, no leakage current flows or negligible leakage current below threshold, leakage current above threshold, can be distinguished from each other.

메모리 셀(1)을 재프로그램하기 위해, 상술된 프로그램 단계가 여러 번 반복될 수 있다. 이를 위해, 데이터 저장 요소(20)의 유전 층(170)에 걸쳐 더 큰 전위 차가 생성될 수 있으며, 및/또는 상기 유전 층(170)에 걸친 전위 차는 프로그램 단계의 더 큰 주기를 위해 생성된다. 이러한 방식으로, 유전 층(170)의 유전 항복 정도가 증분적으로(incrementally) 증가됨에 따라, 그 저항이 점차 감소된다. 대응하는 방식으로, 이에 따라 메모리 셀(1)의 누설 전류 레벨이 점차 증가된다.In order to reprogram the memory cell 1, the above-described program step may be repeated several times. To this end, a larger potential difference can be generated across the dielectric layer 170 of the data storage element 20, and / or a potential difference across the dielectric layer 170 is generated for a larger period of program steps. In this way, as the degree of dielectric breakdown of dielectric layer 170 increases incrementally, its resistance gradually decreases. In a corresponding manner, the leakage current level of the memory cell 1 is thus gradually increased.

이미 프로그램된 메모리 셀의 메모리 내용물을 "삭제"하기 위해, 판독을 위한 누설 전류 레벨의 임계값이 증가된다. 이러한 방식으로, 증가된 누설 전류 레벨 을 갖는 (재)프로그램된 메모리 셀(1)은 다시 "프로그램되지 않은" 상태로 재설정될 수 있다. 그러므로, 메모리 셀들(1)의 각각의 재프로그램 후에는 통상적으로 메모리 셀들(1) 상에서 측정된 누설 전류 레벨의 임계 값이 메모리 셀들(1)에 저장된 논리 상태들(임계값 이하의 누설 전류 레벨/임계값 이상의 누설 전류 레벨)을 구별하기 위해 증가된다.In order to "delete" the memory contents of an already programmed memory cell, the threshold of the leakage current level for reading is increased. In this way, the (re) programmed memory cell 1 with increased leakage current level can be reset back to the "unprogrammed" state. Therefore, after each reprogramming of the memory cells 1, the threshold value of the leakage current level measured on the memory cells 1 is typically stored in the logic states (leakage current level / below the threshold value) stored in the memory cells 1. Increase to distinguish the leakage current level above the threshold value).

본 발명은 특정 실시예들에 대해서 설명되었지만, 이전의 설명의 관점에서 본 발명의 범위를 벗어나지 않고 다양한 변형들 및 수정들이 행해질 수 있음을 이해할 것이다.Although the present invention has been described with respect to specific embodiments, it will be understood that various modifications and changes may be made without departing from the scope of the present invention in light of the foregoing description.

일 예시로서, 예시된 층 형태와 다른 구성 및 다른 물질들을 갖는 메모리 셀(1)의 데이터 저장 요소(20)의 단자(180) 및 선택 디바이스(10)의 게이트(110)를 실현할 수 있다.As an example, it is possible to realize the terminal 180 of the data storage element 20 of the memory cell 1 and the gate 110 of the selection device 10 having different configurations and different materials than the illustrated layer form.

또한, 동일한 물질인 데이터 저장 요소(20)의 단자(141) 및 선택 트랜지스터의 단자(141) 대신에, 서로 전기적으로 연결된 2 개의 단자들이 형성될 수 있다.Also, instead of the terminal 141 of the data storage element 20 and the terminal 141 of the selection transistor, which are the same material, two terminals electrically connected to each other may be formed.

또한, n+-도핑된 콘택 영역들(130, 140) 또는 단자들(141)을 형성하는 대신에, 표면으로부터 연장된 기판(100)의 p-도핑된 영역(101)에, 상기 표면으로부터 연장된 기판의 n-도핑된 영역 내의 p+-도핑된 콘택 영역들 및 이에 따른 PMOS 트랜지스터들로서 구성된 선택 트랜지스터들이 대응하는 방식으로 형성될 수 있다.Also, instead of forming n + -doped contact regions 130 and 140 or terminals 141, the p-doped region 101 of the substrate 100 extending from the surface extends from the surface. P + -doped contact regions in the n-doped region of the substrate and thus select transistors configured as PMOS transistors may be formed in a corresponding manner.

또한, 메모리 셀들(1)을 (재)프로그램하고 판독하는 상기에 언급된 과정은 단시 예시일 뿐이다. 특히, 메모리 셀(1)을 프로그램하거나 (재)프로그램하는 것은 데이터 저장 요소(20)의 유전 층(170)의 항복을 발생시키거나 향상시키는 것에 기초하며, 이러한 방식으로 대응하는 메모리 셀(1)의 누설 전류 레벨을 구성한다. 이는 대응하는 선택 트랜지스터(10)의 도움으로 유전 층(170) 상의 충분한 전위 차를 생성함으로써 달성될 수 있다. In addition, the above-mentioned process of (re) programming and reading the memory cells 1 is merely an example. In particular, programming or (re) programming the memory cell 1 is based on generating or enhancing the breakdown of the dielectric layer 170 of the data storage element 20, in this way corresponding memory cell 1. Configure the leakage current level. This may be accomplished by creating a sufficient potential difference on dielectric layer 170 with the help of the corresponding select transistor 10.

본 발명의 이들 특징들 및 다른 특징들은 첨부한 도면들과 연계하여 설명된 다음의 도면설명으로부터 명확해질 것이다. 하지만, 첨부한 도면들은 본 발명의 통상적인 실시예들만을 예시하며, 따라서 본 발명의 범위를 제한하려는 것이 아님을 유의한다. 본 발명은 동일하게 유효한 다른 실시예들을 인정할 수 있다. These and other features of the present invention will become apparent from the following description taken in conjunction with the accompanying drawings. It is noted, however, that the appended drawings illustrate only typical embodiments of the invention and are therefore not intended to limit the scope of the invention. The present invention may recognize other embodiments that are equally valid.

도 1은 본 발명의 바람직한 실시예에 따른 메모리 셀들을 포함하는 메모리 셀 어레이용 워드 라인 및 격리 스트립(isolation strip)들을 제조한 후의 기판의 평면도;1 is a plan view of a substrate after fabrication of word lines and isolation strips for a memory cell array including memory cells in accordance with a preferred embodiment of the present invention;

도 2는 도 1의 라인 A-A을 따른 기판의 측단면도;2 is a side cross-sectional view of the substrate along line A-A of FIG. 1;

도 3 내지 도 8은 본 발명에 따른 메모리 셀들의 또 다른 제조 방법 단계들을 나타내는 도 1의 라인 C-C에 대응하는 기판의 측단면도;3-8 are side cross-sectional views of the substrate corresponding to line C-C of FIG. 1 showing further method steps for manufacturing memory cells in accordance with the present invention;

도 9는 본 발명에 따른 메모리 셀 어레이의 마무리된 메모리 셀들을 포함하는 도 3 내지 도 8에 대응하는 기판의 개략적인 측단면도;9 is a schematic side cross-sectional view of a substrate corresponding to FIGS. 3-8 including finished memory cells of a memory cell array in accordance with the present invention;

도 10은 마무리된 메모리 셀 어레이를 포함하는 기판의 평면도;10 is a plan view of a substrate including a finished memory cell array;

도 11은 도 10의 라인 B-B를 따른 기판의 측단면도; 및FIG. 11 is a side cross-sectional view of the substrate along line B-B of FIG. 10; And

도 12는 도 10의 라인 A-A를 따른 기판의 개략적인 측단면도를 예시한다.12 illustrates a schematic side cross-sectional view of the substrate along line A-A of FIG. 10.

Claims (27)

재프로그램가능한 비-휘발성 메모리 셀에 있어서,A reprogrammable non-volatile memory cell, 선택 트랜지스터를 포함하고, 상기 선택 트랜지스터는:And a selection transistor, wherein the selection transistor is: 격리 층,Insulating layer, 상기 격리 층 상의 제 1 단자,A first terminal on the isolation layer, 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 2 단자, 및A second terminal in the region below the first terminal and below the isolation layer, and 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 3 단자를 포함하고, 상기 제 3 단자는 상기 제 2 단자로부터 이격되며; 및A third terminal in the region below the first terminal and below the isolation layer, the third terminal being spaced apart from the second terminal; And 데이터 저장 요소를 포함하고, 상기 데이터 저장 요소는:A data storage element, the data storage element: 제 4 단자,Fourth terminal, 제 5 단자, 및A fifth terminal, and 재프로그램가능한 유전 층을 포함하며,A reprogrammable dielectric layer, 상기 데이터 저장 요소의 제 4 단자 및 제 5 단자는 상기 재프로그램가능한 유전 층에 의해 서로 이격되고,Fourth and fifth terminals of the data storage element are spaced apart from each other by the reprogrammable dielectric layer, 상기 선택 트랜지스터의 제 3 단자는 상기 데이터 저장 요소의 제 4 단자에 전기적으로 연결되며,A third terminal of the select transistor is electrically connected to a fourth terminal of the data storage element, 상기 데이터 저장 요소의 재프로그램가능한 유전 층은 상기 선택 트랜지스터의 격리 층에 대해 실질적으로 수직으로 배치되는 것을 특징으로 하는 재프로그램 가능한 비-휘발성 메모리 셀.And the reprogrammable dielectric layer of the data storage element is disposed substantially perpendicular to the isolation layer of the select transistor. 제 1 항에 있어서,The method of claim 1, 상기 선택 트랜지스터의 제 3 단자 및 상기 데이터 저장 요소의 제 4 단자는 동일한 단자인 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀.And the third terminal of the selection transistor and the fourth terminal of the data storage element are the same terminal. 제 1 항에 있어서,The method of claim 1, 상기 데이터 저장 요소의 제 4 단자는 상기 선택 트랜지스터의 격리 층에 대해 실질적으로 수직인 콘택 영역을 포함하는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀.And the fourth terminal of the data storage element comprises a contact region substantially perpendicular to the isolation layer of the select transistor. 제 3 항에 있어서,The method of claim 3, wherein 상기 데이터 저장 요소의 재프로그램가능한 유전 층은 상기 제 4 단자의 콘택 영역 상에 있는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀.And the reprogrammable dielectric layer of the data storage element is on the contact region of the fourth terminal. 제 1 항에 있어서,The method of claim 1, 상기 데이터 저장 요소의 재프로그램가능한 유전 층은 2 nm 내지 3 nm 범위의 두께를 갖는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀.And the reprogrammable dielectric layer of the data storage element has a thickness in the range of 2 nm to 3 nm. 제 1 항에 있어서,The method of claim 1, 상기 데이터 저장 요소의 재프로그램가능한 유전 층은 산화물 층을 포함하는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀.And the reprogrammable dielectric layer of the data storage element comprises an oxide layer. 재프로그램가능한 비-휘발성 메모리 셀에 있어서,A reprogrammable non-volatile memory cell, 선택 트랜지스터를 포함하고, 상기 선택 트랜지스터는:And a selection transistor, wherein the selection transistor is: 격리 층,Insulating layer, 상기 격리 층 상의 제 1 단자,A first terminal on the isolation layer, 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 2 단자, 및A second terminal in the region below the first terminal and below the isolation layer, and 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 3 단자를 포함하고, 상기 제 3 단자는 상기 제 2 단자로부터 이격되며; 및A third terminal in the region below the first terminal and below the isolation layer, the third terminal being spaced apart from the second terminal; And 데이터 저장 요소를 포함하고, 상기 데이터 저장 요소는:A data storage element, the data storage element: 제 4 단자,Fourth terminal, 제 5 단자, 및A fifth terminal, and 재프로그램가능한 유전 층을 포함하며,A reprogrammable dielectric layer, 상기 데이터 저장 요소의 제 4 단자 및 제 5 단자는 상기 재프로그램가능한 유전 층에 의해 서로 이격되고,Fourth and fifth terminals of the data storage element are spaced apart from each other by the reprogrammable dielectric layer, 상기 선택 트랜지스터의 제 3 단자는 상기 데이터 저장 요소의 제 4 단자에 전기적으로 연결되며,A third terminal of the select transistor is electrically connected to a fourth terminal of the data storage element, 상기 데이터 저장 요소의 제 4 단자는 상기 선택 트랜지스터의 격리 층에 대 해 실질적으로 수직인 콘택 영역을 포함하고,A fourth terminal of the data storage element includes a contact region substantially perpendicular to the isolation layer of the selection transistor, 상기 데이터 저장 요소의 재프로그램가능한 유전 층은 상기 콘택 영역 상에 있으며,A reprogrammable dielectric layer of the data storage element is on the contact region, 트렌치의 측벽은 상기 데이터 저장 요소의 제 4 단자의 콘택 영역을 포함하고, 상기 트렌치의 측벽은 상기 격리 층에 대해 실질적으로 수직인 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀.A sidewall of the trench comprises a contact region of a fourth terminal of the data storage element, the sidewall of the trench being substantially perpendicular to the isolation layer. 제 7 항에 있어서,The method of claim 7, wherein 상기 트렌치의 깊이는 상기 제 4 단자의 최대 깊이를 초과하는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀.And the depth of the trench exceeds a maximum depth of the fourth terminal. 제 8 항에 있어서,The method of claim 8, 상기 트렌치는 상기 제 4 단자의 최대 깊이 이상의 레벨까지 산화물 층으로 충전되고, 상기 데이터 저장 요소의 재프로그램가능한 유전 층은 상기 산화물 층 위에 배치되는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀.The trench is filled with an oxide layer to a level above a maximum depth of the fourth terminal and a reprogrammable dielectric layer of the data storage element is disposed over the oxide layer. 제 9 항에 있어서,The method of claim 9, 중간 산화물 층은 상기 제 4 단자의 최대 깊이 이상의 레벨까지 트렌치를 충전하고, 상기 트렌치의 저부, 측벽 및 상기 산화물 층 사이에 배치되는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀.An intermediate oxide layer filling the trench to a level above a maximum depth of the fourth terminal and disposed between the bottom, sidewalls and the oxide layer of the trench. 제 7 항에 있어서,The method of claim 7, wherein 상기 트렌치는 100 nm 내지 200 nm 범위의 깊이를 갖는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀.And wherein the trench has a depth in the range of 100 nm to 200 nm. 제 7 항에 있어서,The method of claim 7, wherein 상기 선택 트랜지스터의 제 3 단자 및 상기 데이터 저장 요소의 제 4 단자는 동일한 단자인 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀.And the third terminal of the selection transistor and the fourth terminal of the data storage element are the same terminal. 재프로그램가능한 비-휘발성 메모리 셀을 제조하는 방법에 있어서,A method of manufacturing a reprogrammable non-volatile memory cell, the method comprising: 기판을 제공하는 단계;Providing a substrate; 개시 구조체(initial structure)를 형성하는 단계를 포함하고, 상기 개시 구조체는:Forming an initial structure, the initial structure comprising: 상기 기판의 표면 상의 격리 층,An isolation layer on the surface of the substrate, 상기 격리 층 상의 제 1 단자,A first terminal on the isolation layer, 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 2 단자,A second terminal in the region below the first terminal and below the isolation layer, 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 3 단자를 포함하고, 상기 제 3 단자는 상기 제 2 단자로부터 이격되며, 및A third terminal in the region below the first terminal and below the isolation layer, the third terminal being spaced apart from the second terminal, and 상기 제 1 단자 아래의 영역 내의 콘택 영역을 포함하고, 상기 콘택 영역은 상기 제 2 단자로부터 이격되며 상기 제 3 단자에 전기적으로 연결되고,A contact region in an area below said first terminal, said contact region spaced from said second terminal and electrically connected to said third terminal, 상기 콘택 영역에서 상기 격리 층에 대해 실질적으로 수직인 콘택 영역을 형성함으로써 제 4 단자를 형성하는 단계;Forming a fourth terminal in the contact region by forming a contact region substantially perpendicular to the isolation layer; 상기 제 4 단자의 콘택 영역 상에 유전 층을 형성하는 단계; 및Forming a dielectric layer on the contact region of the fourth terminal; And 상기 유전 층에 제 5 단자를 형성하는 단계를 포함하고, 상기 제 5 단자는 상기 유전 층에 의해 상기 제 4 단자로부터 이격되는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀을 제조하는 방법.Forming a fifth terminal in the dielectric layer, wherein the fifth terminal is spaced apart from the fourth terminal by the dielectric layer. 제 13 항에 있어서,The method of claim 13, 상기 개시 구조체를 형성하는 단계는:Forming the initiation structure comprises: 상기 기판의 표면 상에 격리 층을 형성하는 단계,Forming an isolation layer on the surface of the substrate, 상기 격리 층 상에 제 1 단자를 형성하는 단계, 및Forming a first terminal on the isolation layer, and 상기 제 1 단자 아래의 영역에 또한 상기 격리 층 아래에 있는 제 2 단자, 제 3 단자 및 콘택 영역을 형성하는 단계를 포함하고, 상기 제 3 단자 및 상기 콘택 영역은 상기 제 2 단자로부터 이격되는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀을 제조하는 방법.Forming a second terminal, a third terminal and a contact region in the region below the first terminal and below the isolation layer, wherein the third terminal and the contact region are spaced apart from the second terminal. A method of manufacturing a reprogrammable non-volatile memory cell, characterized in that 제 13 항에 있어서,The method of claim 13, 상기 제 3 단자 및 상기 제 4 단자는 동일한 단자로서 형성되는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀을 제조하는 방법.And the third terminal and the fourth terminal are formed as the same terminal. 제 13 항에 있어서,The method of claim 13, 상기 유전 층은 상기 제 4 단자의 상기 콘택 영역 상에 형성된 산화물 층을 포함하는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀을 제조하는 방법.And wherein said dielectric layer comprises an oxide layer formed on said contact region of said fourth terminal. 제 13 항에 있어서,The method of claim 13, 상기 제 2 단자, 상기 제 3 단자, 상기 제 4 단자, 및 상기 콘택 영역은 각각 상기 기판을 도핑함으로써 형성되는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀을 제조하는 방법.And wherein said second terminal, said third terminal, said fourth terminal, and said contact region are each formed by doping said substrate. 재프로그램가능한 비-휘발성 메모리 셀을 제조하는 방법에 있어서,A method of manufacturing a reprogrammable non-volatile memory cell, the method comprising: 기판을 제공하는 단계;Providing a substrate; 개시 구조체를 형성하는 단계를 포함하고, 상기 개시 구조체는:Forming an initiation structure, the initiation structure: 상기 기판의 표면 상의 격리 층,An isolation layer on the surface of the substrate, 상기 격리 층 상의 제 1 단자,A first terminal on the isolation layer, 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 2 단자,A second terminal in the region below the first terminal and below the isolation layer, 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 3 단자를 포함하고, 상기 제 3 단자는 상기 제 2 단자로부터 이격되며, 및A third terminal in the region below the first terminal and below the isolation layer, the third terminal being spaced apart from the second terminal, and 상기 제 1 단자 아래에 있는 영역 내의 콘택 영역을 포함하고, 상기 콘택 영역은 상기 제 2 단자로부터 이격되며 상기 제 3 단자에 전기적으로 연결되고,A contact region in an area below said first terminal, said contact region spaced from said second terminal and electrically connected to said third terminal, 상기 격리 층에 대해 실질적으로 수직인 측벽을 갖는 콘택 영역의 영역 내에서 상기 기판 안으로 트렌치를 형성하는 단계에 의해 상기 격리 층에 대해 실질적으로 수직인 상기 콘택 영역을 갖는 제 4 단자를 형성하고, 상기 트렌치의 측벽은 상기 제 4 단자의 콘택 영역을 포함하며;Forming a fourth terminal having the contact region substantially perpendicular to the isolation layer by forming a trench into the substrate in an area of the contact region having a sidewall substantially perpendicular to the isolation layer, and Sidewalls of the trench include a contact region of the fourth terminal; 상기 제 4 단자의 콘택 영역 상에 유전 층을 형성하는 단계; 및Forming a dielectric layer on the contact region of the fourth terminal; And 상기 유전 층에서 제 5 단자를 형성하는 단계를 포함하고, 상기 제 5 단자는 상기 유전 층에 의해 상기 제 4 단자로부터 이격되는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀을 제조하는 방법.Forming a fifth terminal in the dielectric layer, wherein the fifth terminal is spaced apart from the fourth terminal by the dielectric layer. 제 18 항에 있어서,The method of claim 18, 상기 트렌치의 깊이는 상기 콘택 영역의 최대 깊이를 초과하는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀을 제조하는 방법.And the depth of the trench exceeds a maximum depth of the contact region. 제 18 항에 있어서,The method of claim 18, 상기 트렌치를 형성하는 단계 이후에,After forming the trench, 상기 트렌치 내에 산화물 층을 형성하는 단계를 포함하고, 상기 산화물 층은 상기 제 4 단자의 최대 깊이 이상의 레벨까지 상기 트렌치를 충전하며,Forming an oxide layer in the trench, the oxide layer filling the trench to a level above a maximum depth of the fourth terminal, 상기 제 4 단자의 상기 콘택 영역 상의 상기 산화물 층 위에 상기 유전 층을 형성하는 단계를 포함하는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀을 제조하는 방법.Forming the dielectric layer over the oxide layer on the contact region of the fourth terminal. 제 20 항에 있어서,The method of claim 20, 상기 트렌치 내에 산화물 층을 형성하는 단계는:The step of forming an oxide layer in the trench is: 상기 트렌치의 저부 및 측벽들 상에 중간 산화물 층을 형성하는 단계,Forming an intermediate oxide layer on the bottom and sidewalls of the trench, 상기 산화물 층의 산화 물질로 상기 트렌치를 충전하는 단계; 및Filling the trench with an oxidizing material of the oxide layer; And 상기 제 4 단자의 최대 깊이 이상의 레벨까지 상기 중간 산화물 층 및 산화 물질을 제거함에 따라, 상기 트렌치 내에 상기 산화물 층을 형성하는 단계를 포함하는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀을 제조하는 방법.Forming the oxide layer in the trench as the intermediate oxide layer and the oxidizing material are removed to a level above a maximum depth of the fourth terminal, wherein the oxide layer is formed within the trench. Way. 제 18 항에 있어서,The method of claim 18, 상기 제 3 단자 및 상기 제 4 단자는 동일한 단자로서 형성되는 것을 특징으로 하는 재프로그램가능한 비-휘발성 메모리 셀을 제조하는 방법.And the third terminal and the fourth terminal are formed as the same terminal. 메모리 셀 어레이에 있어서,In a memory cell array, 다수의 워드 라인들, 다수의 비트 라인들, 및 상기 워드 라인들 및 상기 비트 라인들의 대응하는 교차점들에 배치된 다수의 재프로그램가능한 비-휘발성 메모리 셀들을 포함하고, 각각의 메모리 셀들은:A plurality of word lines, a plurality of bit lines, and a plurality of reprogrammable non-volatile memory cells disposed at corresponding intersections of the word lines and the bit lines, each memory cell being: 선택 트랜지스터를 포함하고, 상기 선택 트랜지스터는:And a selection transistor, wherein the selection transistor is: 격리 층,Insulating layer, 상기 격리 층 상의 제 1 단자,A first terminal on the isolation layer, 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 2 단자, 및A second terminal in the region below the first terminal and below the isolation layer, and 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 3 단자를 포함하고, 상기 제 3 단자는 상기 제 2 단자로부터 이격되며; 및A third terminal in the region below the first terminal and below the isolation layer, the third terminal being spaced apart from the second terminal; And 데이터 저장 요소를 포함하고, 상기 데이터 저장 요소는:A data storage element, the data storage element: 제 4 단자,Fourth terminal, 제 5 단자, 및A fifth terminal, and 재프로그램가능한 유전 층을 포함하며,A reprogrammable dielectric layer, 메모리 셀의 상기 데이터 저장 요소의 제 4 단자 및 제 5 단자는 대응하는 재프로그램가능한 유전 층에 의해 서로 이격되고,The fourth and fifth terminals of the data storage element of the memory cell are spaced apart from each other by corresponding reprogrammable dielectric layers, 메모리 셀의 상기 선택 트랜지스터의 제 3 단자는 대응하는 메모리 셀의 상기 데이터 저장 요소의 제 4 단자에 전기적으로 연결되며,A third terminal of the select transistor of a memory cell is electrically connected to a fourth terminal of the data storage element of a corresponding memory cell, 메모리 셀의 상기 데이터 저장 요소의 재프로그램가능한 유전 층은 대응하는 메모리 셀의 상기 선택 트랜지스터의 격리 층에 대해 실질적으로 수직으로 배치되고,The reprogrammable dielectric layer of the data storage element of the memory cell is disposed substantially perpendicular to the isolation layer of the select transistor of the corresponding memory cell, 워드 라인은 메모리 셀의 상기 선택 트랜지스터의 제 1 단자에 연결되고,A word line is connected to a first terminal of said select transistor of a memory cell, 비트 라인은 메모리 셀의 상기 데이터 저장 요소의 제 5 단자에 연결되는 것을 특징으로 하는 메모리 셀 어레이.And a bit line is connected to a fifth terminal of said data storage element of a memory cell. 제 23 항에 있어서,The method of claim 23, 2 개씩 나란히 배치된 메모리 셀들 중 1 이상의 메모리 셀 쌍은 공통 제 5 단자를 갖는 것을 특징으로 하는 메모리 셀 어레이.And at least one pair of memory cells of two memory cells arranged side by side have a common fifth terminal. 제 23 항에 있어서,The method of claim 23, 2 개씩 나란히 배치된 메모리 셀들 중 1 이상의 메모리 셀 쌍은 공통 제 2 단자를 갖는 것을 특징으로 하는 메모리 셀 어레이.And at least one pair of memory cells of two memory cells arranged side by side have a common second terminal. 제 23 항에 있어서,The method of claim 23, 다수의 소스 라인들을 더 포함하고, 상기 소스 라인은 메모리 셀의 상기 선택 트랜지스터의 제 2 단자에 연결되는 것을 특징으로 하는 메모리 셀 어레이.And a plurality of source lines, said source lines being coupled to a second terminal of said select transistor of a memory cell. 메모리 셀 어레이에 있어서,In a memory cell array, 다수의 워드 라인들, 다수의 비트 라인들, 및 상기 워드 라인들 및 상기 비트 라인들의 대응하는 교차점들에 배치된 다수의 재프로그램가능한 비-휘발성 메모리 셀들을 포함하고, 각각의 메모리 셀들은:A plurality of word lines, a plurality of bit lines, and a plurality of reprogrammable non-volatile memory cells disposed at corresponding intersections of the word lines and the bit lines, each memory cell being: 선택 트랜지스터를 포함하고, 상기 선택 트랜지스터는:And a selection transistor, wherein the selection transistor is: 격리 층,Insulating layer, 상기 격리 층 상의 제 1 단자,A first terminal on the isolation layer, 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 2 단자, 및A second terminal in the region below the first terminal and below the isolation layer, and 상기 제 1 단자 아래의 영역에 있고 상기 격리 층 아래에 있는 제 3 단자를 포함하고, 상기 제 3 단자는 상기 제 2 단자로부터 이격되며; 및A third terminal in the region below the first terminal and below the isolation layer, the third terminal being spaced apart from the second terminal; And 데이터 저장 요소를 포함하고, 상기 데이터 저장 요소는:A data storage element, the data storage element: 제 4 단자,Fourth terminal, 제 5 단자, 및A fifth terminal, and 재프로그램가능한 유전 층을 포함하며,A reprogrammable dielectric layer, 메모리 셀의 상기 데이터 저장 요소의 제 4 단자 및 제 5 단자는 대응하는 재프로그램가능한 유전 층에 의해 서로 이격되고,The fourth and fifth terminals of the data storage element of the memory cell are spaced apart from each other by corresponding reprogrammable dielectric layers, 메모리 셀의 상기 선택 트랜지스터의 제 3 단자는 대응하는 메모리 셀의 상기 데이터 저장 요소의 제 4 단자에 전기적으로 연결되며,A third terminal of the select transistor of a memory cell is electrically connected to a fourth terminal of the data storage element of a corresponding memory cell, 메모리 셀의 상기 데이터 저장 요소의 제 4 단자는 대응하는 메모리 셀의 상기 선택 트랜지스터의 격리 층에 대해 실질적으로 수직인 콘택 영역을 포함하고,A fourth terminal of the data storage element of the memory cell includes a contact region substantially perpendicular to the isolation layer of the select transistor of the corresponding memory cell, 메모리 셀의 상기 데이터 저장 요소의 재프로그램가능한 유전 층은 상기 대응하는 콘택 영역 상에 있으며,The reprogrammable dielectric layer of the data storage element of the memory cell is on the corresponding contact region, 트렌치의 측벽은 메모리 셀의 상기 데이터 저장 요소의 제 4 단자의 콘택 영역을 포함하고, 상기 트렌치의 측벽은 상기 대응하는 메모리 셀의 격리 층에 대해 실질적으로 수직이며,The sidewalls of the trench include a contact region of a fourth terminal of the data storage element of the memory cell, the sidewalls of the trench are substantially perpendicular to the isolation layer of the corresponding memory cell, 워드 라인은 메모리 셀의 상기 선택 트랜지스터의 제 1 단자에 연결되고,A word line is connected to a first terminal of said select transistor of a memory cell, 비트 라인은 메모리 셀의 상기 데이터 저장 요소의 제 5 단자에 연결되는 것을 특징으로 하는 메모리 셀 어레이.And a bit line is connected to a fifth terminal of said data storage element of a memory cell.
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