KR20080006363A - Display device and method for driving the same - Google Patents

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KR20080006363A KR1020060065486A KR20060065486A KR20080006363A KR 20080006363 A KR20080006363 A KR 20080006363A KR 1020060065486 A KR1020060065486 A KR 1020060065486A KR 20060065486 A KR20060065486 A KR 20060065486A KR 20080006363 A KR20080006363 A KR 20080006363A
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박종국
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삼성전자주식회사
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Abstract

A display device and a driving method thereof are provided to prevent distortion of a gate drive signal due to signal delay in plural gate driving units by divisionally driving the gate driving units. A display panel(100) has plural gate lines(G1 to Gj+k). Plural gate driving units(201,202) supply a gate driving voltage signal to the gate lines sequentially, and are connected to at least one gate line. At least one control signal generating unit(401;402) supplies a start signal to the gate driving units to divisionally drive the gate driving unit. The control signal generating unit generates at least one start signal and clock signal, and an inverted clock signal in accordance with a vertical sync start signal, a gate turn-on voltage and a gate turn-off voltage.

Description

표시 장치 및 이의 구동 방법{DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}

도 1은 종래의 게이트 구동 신호의 왜곡을 설명하기 위한 도면.1 is a diagram for explaining distortion of a conventional gate driving signal.

도 2는 본 발명의 제 1 실시예에 따른 액정 표시 장치의 블록 개념도. 2 is a block diagram of a liquid crystal display according to a first exemplary embodiment of the present invention.

도 3은 제 1 실시예에 따른 액정 표시 패널과 게이트 구동부를 나타낸 상세 블록 개념도. 3 is a detailed block diagram illustrating a liquid crystal display panel and a gate driver according to a first embodiment.

도 4는 제 1 실시예에 따른 액정 표시 장치의 동작을 설명하기 위한 파형도.4 is a waveform diagram illustrating the operation of the liquid crystal display device according to the first embodiment.

도 5은 본 발명의 제 2 실시예에 따른 액정 표시 장치의 액정 표시 패널과 게이트 구동부를 나타낸 상세 블록 개념도.5 is a detailed block diagram illustrating a liquid crystal display panel and a gate driver of a liquid crystal display according to a second exemplary embodiment of the present invention.

도 6은 본 발명의 제 3 실시예에 따른 액정 표시 장치의 액정 표시 패널과 게이트 구동부를 나타낸 상세 블록 개념도.6 is a detailed block diagram illustrating a liquid crystal display panel and a gate driver of a liquid crystal display according to a third exemplary embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 표시 패널 300 : 데이터 구동부100: display panel 300: data driver

201, 202, 601, 602, 603, 604 : 게이트 구동부201, 202, 601, 602, 603, 604: gate driver

401, 402, 500, 701, 702, 703, 704 : 제어 신호 발생부401, 402, 500, 701, 702, 703, 704: control signal generator

본 발명은 표시 장치 및 이의 구동 방법에 관한 것으로, 게이트 구동부를 복수의 부분으로 분리 구동시켜 복수의 게이트 라인에 인가되는 게이트 턴온 신호의 왜곡을 방지할 수 있는 표시 장치 및 이의 구동 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device and a driving method thereof, and more particularly to a display device and a driving method thereof capable of preventing the distortion of a gate turn-on signal applied to a plurality of gate lines by separately driving a gate driver to a plurality of portions.

평판 표시 장치 중의 하나인 액정 표시 장치는 화소 전극과 공통 전극 사이에 액정이 마련된 액정 표시 패널의 두 전극 사이의 전계를 변화시켜 액정의 광 투과도를 조절함으로서 화상을 표시하는 장치이다. A liquid crystal display device, which is one of the flat panel display devices, is an apparatus that displays an image by changing an electric field between two electrodes of a liquid crystal display panel in which a liquid crystal is provided between a pixel electrode and a common electrode to adjust the light transmittance of the liquid crystal.

액정 표시 장치는 화상을 표시하는 액정 표시 패널과 액정 표시 패널을 구동시키기 위한 구동유닛으로 구성된다. The liquid crystal display device is composed of a liquid crystal display panel for displaying an image and a driving unit for driving the liquid crystal display panel.

이러한 구동 유닛중의 하나인 게이트 구동부는 외부의 클럭 신호와 반전된 클럭 신호, 제어신호인 프레임 시작 신호와 전단의 게이트 라인에 공급된 게이트 구동 신호에 따라 복수의 게이트 라인에 게이트 구동 신호를 인가한다.One of the driving units, the gate driver, applies a gate driving signal to a plurality of gate lines according to an external clock signal, an inverted clock signal, a control signal start frame signal, and a gate driving signal supplied to a previous gate line. .

예를 들어, 1024*768의 해상도를 갖는 액정 표시 패널의 경우 1024개의 게이트 라인을 포함한다. 이때, 제 1 내지 제 1024 게이트 라인에는 순차적으로 게이트 구동 신호인 게이트 턴온 전압이 인가된다. 이때, 제어 신호인 프레임 시작 신호에 따라 첫번째 게이트 라인에 게이트 구동 신호를 공급한 다음 이 게이트 구동 신호를 제어신호로 이용하여 다음 두번째 게이트 라인에 게이트 구동 신호를 공급한다. 이와 같이 전단의 게이트 라인에 공급되는 게이트 구동 신호를 제어신호로 사용하기 때문에 제어신호가 공급되는 박막 트랜지스터의 기생 커패시턴스에 의해 게이트 구동 신호가 변화하게 된다. For example, a liquid crystal display panel having a resolution of 1024 * 768 includes 1024 gate lines. In this case, a gate turn-on voltage, which is a gate driving signal, is sequentially applied to the first to 1024 gate lines. At this time, the gate driving signal is supplied to the first gate line according to the frame start signal as the control signal, and then the gate driving signal is supplied to the next second gate line using the gate driving signal as a control signal. In this way, since the gate driving signal supplied to the gate line of the front end is used as the control signal, the gate driving signal is changed by the parasitic capacitance of the thin film transistor to which the control signal is supplied.

이로인해 도 1에 도시된 바와 같이 첫번째 게이트 라인(G1)에 공급되는 게이트 구동 신호에 비하여 마지막 번째 게이트 라인(G1024)에 공급되는 게이트 구동 신호의 진폭이 줄어드는 신호 왜곡 현상이 발생한다. As a result, as shown in FIG. 1, a signal distortion phenomenon in which the amplitude of the gate driving signal supplied to the last gate line G1024 is reduced compared to the gate driving signal supplied to the first gate line G1.

이와 같은 신호 왜곡으로 인해 첫번째 게이트 라인(G1)에 접속된 박막 트랜지스터와, 마지막 번째 게이트 라인(G1024)에 접속되는 박막 트랜지스터의 턴온 시간이 달라지게 되어 픽셀의 충전 능력차가 발생하게 되고, 충전 능력차로 인해 화질 불량이 야기된다. 더욱이 이러한 충전 능력차는 해상도가 높아 질수록 더욱 심화되는 문제가 있다. As a result of the signal distortion, the turn-on time of the thin film transistor connected to the first gate line G1 and the thin film transistor connected to the last gate line G1024 is changed, resulting in a difference in charge capacity of the pixel. This results in poor image quality. In addition, such a charging capacity difference has a problem that the deeper the resolution.

따라서, 본 발명은 상기의 문제점을 해결하기 위해 도출된 것으로서, 게이트 라인에 게이트 구동 신호를 인가하는 게이트 구동부를 복수의 부분으로 분할하고, 이들을 각기 분할 구동시켜 게이트 구동 신호의 왜곡을 방지할 수 있는 표시 장치 및 이의 구동 방법을 제공하는 것을 그 목적으로 한다. Accordingly, the present invention was derived to solve the above problems, and the gate driver for applying the gate driving signal to the gate line is divided into a plurality of parts, and each of them is divided and driven to prevent distortion of the gate driving signal. It is an object of the present invention to provide a display device and a driving method thereof.

본 발명에 따른 복수의 게이트 라인을 갖는 표시 패널과, 복수의 게이트 라인에 순차적으로 게이트 구동 전압 신호를 공급하고, 적어도 하나의 게이트 라인에 접속된 복수의 게이트 구동부와, 상기 복수의 게이트 구동부에 각기 시작 신호를 공급하여 상기 복수의 게이트 구동부를 각기 분할 구동시키는 적어도 하나의 제어 신호 발생부를 포함하는 표시 장치를 제공한다. A display panel having a plurality of gate lines according to the present invention, a plurality of gate drivers connected to at least one gate line by sequentially supplying gate driving voltage signals to the plurality of gate lines, and the plurality of gate drivers, respectively. A display device includes at least one control signal generator configured to supply a start signal to separately drive the plurality of gate drivers.

여기서, 상기의 제어 신호 발생부는 수직 동기 시작 신호, 게이트 턴온 전압 및 게이트 턴오프 전압에 따라 적어도 하나의 시작 신호와 클럭 신호 및 반전된 클럭 신호를 생성하는 것이 바람직하다. The control signal generator may generate at least one start signal, a clock signal, and an inverted clock signal according to the vertical synchronization start signal, the gate turn on voltage, and the gate turn off voltage.

상기의 복수의 게이트 구동부의 개수와 상기 제어 신호 발생부의 개수가 동일한 것이 바람직하다. It is preferable that the number of the plurality of gate drivers is the same as the number of the control signal generators.

물론 상기 복수의 게이트 구동부는 상기 복수의 게이트 라인 중 절반의 게이트 라인에 접속된 제 1 게이트 구동부와, 나머지 절반의 게이트 라인에 접속된 제 2 게이트 구동부를 포함하는 것이 효과적이다. Of course, the plurality of gate drivers may include a first gate driver connected to half of the gate lines and a second gate driver connected to the other half of the gate lines.

이때, 상기 제 1 및 제 2 게이트 구동부는 각기 제 1 및 제 2 제어 신호 발생부의 상기 제 1 및 제 2 시작 신호에 따라 구동하거나, 단일의 제어 신호 발생부의 제 1 및 제 2 시작 신호에 따라 구동하는 것이 바람직하다. 상기의 제 1 및 제 2 게이트 구동부는 1/2 프레임 동안 상기 게이트 구동 전압 신호를 상기 게이트 라인들에 공급하는 것이 바람직하다. 물론 상기 제 1 및 제 2 게이트 구동부는 순차적으로 동작하는 것이 효과적이다. In this case, the first and second gate drivers are driven according to the first and second start signals of the first and second control signal generators, respectively, or driven according to the first and second start signals of a single control signal generator. It is desirable to. Preferably, the first and second gate drivers supply the gate driving voltage signal to the gate lines for 1/2 frame. Of course, it is effective to operate the first and second gate drivers sequentially.

상기의 복수의 게이트 구동부는 상기 표시 패널의 일측 영역에 마련되는 것 이 바람직하다. 그리고, 상기 제어 신호 발생부는 인쇄 회로 기판 상에 마련되고, 상기 인쇄 회로 기판은 상기 복수의 게이트 구동부와 전기적으로 접속되는 것이 바람직하다. The plurality of gate drivers may be provided in one region of the display panel. Preferably, the control signal generator is provided on a printed circuit board, and the printed circuit board is electrically connected to the plurality of gate drivers.

또한, 본 발명에 따른 복수의 게이트 라인과, 상기 게이트 라인과 접속된 복수의 박막 트랜지스터와, 상기 박막 트랜지스터와 접속된 화소 전극이 마련된 하부 기판과, 상기 화소 전극과 대응하는 공통 전극이 마련된 상부 기판과, 상기 상부 기판과 하부 기판 사이에 마련된 액정층을 포함하는 표시 패널과, 적어도 하나의 게이트 라인에 접속되어 게이트 라인에 게이트 구동 전압 신호를 공급하는 복수의 게이트 구동부와, 상기 복수의 게이트 구동부를 각기 구동시키기 위한 시작 신호를 상기 복수의 게이트 구동부에 각기 공급하는 제어 신호 발생부가 마련된 인쇄 회로 기판과, 상기 표시 패널 하측에 마련된 광원을 포함하는 표시 장치를 제공한다. Further, an upper substrate provided with a plurality of gate lines according to the present invention, a plurality of thin film transistors connected to the gate lines, a lower substrate provided with pixel electrodes connected to the thin film transistors, and a common electrode corresponding to the pixel electrodes. And a display panel including a liquid crystal layer provided between the upper substrate and the lower substrate, a plurality of gate drivers connected to at least one gate line to supply a gate driving voltage signal to the gate lines, and the plurality of gate drivers. A display device includes a printed circuit board provided with a control signal generator for supplying a start signal for driving the plurality of gate signals to the plurality of gate drivers, and a light source provided under the display panel.

여기서, 상기 복수의 게이트 구동부는 상기 하부 기판 또는 상기 인쇄 회로 기판 상에 마련되는 것이 바람직하다. Here, the plurality of gate drivers are preferably provided on the lower substrate or the printed circuit board.

또한, 본 발명에 따른 복수의 게이트 라인을 두개 이상의 게이트 라인을 포함하는 다수의 게이트 라인 그룹으로 분리하고, 각 게이트 라인 그룹에 접속된 다수의 게이트 구동부를 갖는 표시 패널을 마련하는 단계와, 상기 다수의 게이트 구동부를 구동시키기 위한 시작 신호를 순차적으로 공급하여 상기 복수의 게이트 라인에 게이트 구동 전압 신호를 공급하는 단계를 포함하는 표시 장치의 구동 방법을 제공한다. The method may further include dividing a plurality of gate lines into a plurality of gate line groups including two or more gate lines, and providing a display panel having a plurality of gate drivers connected to each gate line group. And sequentially supplying a start signal for driving a gate driver of the gate driver to supply a gate driving voltage signal to the plurality of gate lines.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you.

도 2는 본 발명의 제 1 실시예에 따른 액정 표시 장치의 블록도이다. 도 3은 제 1 실시예에 따른 액정 표시 패널과 게이트 구동부를 나타낸 상세 블록도이다. 도 4는 제 1 실시예에 따른 액정 표시 장치의 동작을 설명하기 위한 파형도이다. 2 is a block diagram of a liquid crystal display according to a first embodiment of the present invention. 3 is a detailed block diagram illustrating a liquid crystal display panel and a gate driver according to the first embodiment. 4 is a waveform diagram illustrating the operation of the liquid crystal display according to the first embodiment.

도 2 내지 도 4를 참조하면, 본 실시예에 따른 액정 표시 장치는 복수의 화소(P)가 매트릭스 배열된 액정 표시 패널(liquid crystal panel; 100)과, 액정 표시 패널(100)에 접속된 제 1 및 제 2 게이트 구동부(201, 202)와 액정 표시 패널(100)에 접속된 데이터 구동부(300)와, 상기 제 1 및 제 2 게이트 구동부(200) 각기에 접속되어 제어신호를 공급하는 제 1 및 제 2 제어신호 발생부(401, 402)를 포함한다. 2 to 4, the liquid crystal display according to the present exemplary embodiment includes a liquid crystal panel 100 in which a plurality of pixels P are arranged in a matrix, and an agent connected to the liquid crystal display panel 100. The first and second gate drivers 201 and 202 and the data driver 300 connected to the liquid crystal display panel 100 and the first and second gate drivers 200 are respectively connected to supply a control signal. And second control signal generators 401 and 402.

또한, 상기 데이터 구동부(300)에 계조 전압을 공급하는 계조 전압 생성부(미도시)와, 상기 액정 표시 패널(100)에 공통 전압을 인가하는 공통 전압 인가부(미도시)와 외부로부터 영상 신호(R, G, B)와, 프레임 구별 신호인 수직 동기 신호(Vsync), 수평 동기 신호(Hsync)를 공급하는 신호 제어부(미도시)를 더 포함한다.In addition, a gray voltage generator (not shown) for supplying a gray voltage to the data driver 300, a common voltage applying unit (not shown) for applying a common voltage to the liquid crystal display panel 100, and an image signal from the outside. And a signal control unit (not shown) for supplying (R, G, B), a vertical synchronizing signal Vsync and a horizontal synchronizing signal Hsync which are frame discrimination signals.

상술한 액정 표시 패널(100)은 행 방향으로 형성된 복수의 게이트 라인(G1 내지 Gj+k)과 열 방향으로 형성된 복수의 데이터 라인(D1 내지 Dm)을 포함한다. 여기서 j, k 및 m은 1 이상의 자연수이다. 상기의 게이트 라인(G1 내지 Gj+k)은 대략 행 방향으로 뻗어 있고, 데이터 라인(D1 내지 Dm)은 대략 열 방향으로 뻗어 있다. 그리고, 상기 게이트 라인(G1 내지 Gj+k)과 데이터 라인(D1 내지 Dm)에 의해 둘러 쌓인 화소 영역에 단위 화소(P)들이 마련된다. The liquid crystal display panel 100 described above includes a plurality of gate lines G1 to Gj + k formed in a row direction and a plurality of data lines D1 to Dm formed in a column direction. Where j, k and m are one or more natural numbers. The gate lines G1 to Gj + k extend substantially in the row direction, and the data lines D1 to Dm extend substantially in the column direction. In addition, unit pixels P are provided in the pixel area surrounded by the gate lines G1 to Gj + k and the data lines D1 to Dm.

각 화소(P)는 도 3에 도시된 바와 같이 액정 커패시터(liquid crystal capacitor; Clc)와, 유지 커패시터(storage capacitor; Cst)를 포함한다. 이때, 액정 커패시터(Clc)는 화소 전극과 공통 전극을 포함하고, 유지 커패시터(Cst)는 유지 전극과 화소 전극을 포함한다. 여기서, 유지 커패시터(Cst)는 필요에 따라 생략할 수도 있다. 그리고, 상기 화소(P)는 게이트 라인(G1 내지 Gj+k) 신호에 따라 데이터 라인 신호(D1 내지 Dm)를 상기 액정 커패시터(Clc) 및 유지 커패시터(Cst)의 일단자 즉, 화소 전극에 인가하는 박막 트랜지스터(Thin Film Transistor; TFT)를 포함한다. 한편 각 단위 화소(P)는 삼원색(R, G, B) 중 하나를 고유하게 표시한다. Each pixel P includes a liquid crystal capacitor Clc and a storage capacitor Cst as shown in FIG. 3. In this case, the liquid crystal capacitor Clc includes a pixel electrode and a common electrode, and the storage capacitor Cst includes a storage electrode and a pixel electrode. Here, the holding capacitor Cst may be omitted as necessary. The pixel P applies the data line signals D1 to Dm to one terminal of the liquid crystal capacitor Clc and the sustain capacitor Cst, that is, the pixel electrode according to the gate lines G1 to Gj + k signals. And a thin film transistor (TFT). Meanwhile, each unit pixel P uniquely displays one of the three primary colors R, G, and B.

상술한 액정 표시 패널(100)은 복수의 게이트 라인(G1 내지 Gj+k), 데이터 라인(D1 내지 Dm), 박막 트랜지스터(T) 및 액정 커패시터(Clc)의 화소 전극이 마련된 하부 기판과, 액정 커패시터(Clc)의 공통 전극이 마련된 상부 기판을 포함한다. 상기 하부 기판과 상부 기판 사이에는 액정 층이 마련된다.The liquid crystal display panel 100 described above includes a lower substrate provided with pixel electrodes of the plurality of gate lines G1 to Gj + k, the data lines D1 to Dm, the thin film transistor T, and the liquid crystal capacitor Clc, and a liquid crystal. The upper substrate includes a common electrode of the capacitor Clc. A liquid crystal layer is provided between the lower substrate and the upper substrate.

상술한 데이터 구동부(300)는 액정 표시 패널(100)의 복수의 데이터 라인(D1 내지 Dm)에 접속되어 계조 전압 신호 즉, 데이터 신호를 데이터 라인(D1 내지 Dm)에 인가한다. 데이터 구동부(300)는 액정 표시 패널과 전기적으로 접속된 별도의 인쇄 회로 기판 상에 마련된다. 이러한 데이터 구동부(300)는 IC 칩 형태로 인쇄 회로 기판 상에 실장되는 것이 바람직하다. 데이터 구동부(300)는 별도의 금속 라인을 통해 하부 기판 상에 마련된 복수의 데이터 라인(D1 내지 Dm)과 전기적으로 접속된다. The data driver 300 is connected to the plurality of data lines D1 to Dm of the liquid crystal display panel 100 to apply a gray voltage signal, that is, a data signal to the data lines D1 to Dm. The data driver 300 is provided on a separate printed circuit board electrically connected to the liquid crystal display panel. The data driver 300 is preferably mounted on a printed circuit board in the form of an IC chip. The data driver 300 is electrically connected to the plurality of data lines D1 to Dm provided on the lower substrate through separate metal lines.

제 1 제어신호 발생부(401)는 제 1 수직 동기 시작 신호(STV1)와, 게이트 턴온 전압(Von) 및 게이트 턴오프 전압(Voff)을 인가 받아 제 1 시작 신호(STVP1), 제 1 클럭 신호(CKV1) 및 제 1 반전된 클럭 신호(CKVB1)를 제 1 게이트 구동부(201)에 공급한다. 제 2 제어신호 발생부(402)는 제 2 수직 동기 시작 신호(STV2)와 게이트 턴온 전안(Von) 및 게이트 턴오프 전압(Voff)을 인가 받아 제 2 시작 신호(STVP2), 제 2 클럭 신호(CKV2) 및 제 2 반전된 클럭 신호(CKVB2)를 제 2 게이트 구동부(202)에 공급한다. 제 1 및 제 2 반전된 클럭 신호(CKVB1, CKVB2)는 제 1 및 제 2 클럭 신호와 진폭은 같고 위상이 반대인 신호이다. 이때, 제 1 클럭 신호(CKV1)와 제 2 클럭 신호(CKV2)는 동일한 진폭과 주기를 갖는 신호인 것이 바람직하다. 그리고, 제 1 및 제 2 클럭 신호(CKV1, CKV2)와 제 1 및 제 2 반전된 클럭 신호(CKVB1, CKVB2) 진폭의 최대 값은 게이트 턴온 전압(Von)과 동일한 것이 바람직하다. 이와 같이 본 실시예에서는 두개의 제어 신호 발생부(401, 402)를 사용하여 두개의 게이트 구동부(201, 202)에 각기 시작 신호(STVP1, STVP2)와 클럭 및 반전된 클럭 신호(CKV1, CKV2, CKVB1, CKVB2)를 인가하여 복수의 게이트 라인(G1 내지 Gj+k)에 게이트 구동 신호(Vg1 내지 Vgj+k)를 순차적으로 공급한다. 물론 이에 한정되지 않고 복수의 제어 신호 발생부를 통해 복수의 게이트 구동부에 시작 신호와 클럭 및 반전된 클럭 신호를 공급할 수 있다. 이 경우 상기 제어 신호 발생부의 숫자와 게이트 구동부의 숫자가 동일한 것이 바람직하다. 물론 이에 한정되지 않고, 상기 게이트 구동부의 숫자가 더 많을 수도 있다. 여기서, 상기 제 1 및 제 2 제어신호 발생부(401, 402)는 칩 형태로 액정 표시 패널과 전기적으로 접속되는 인쇄 회로 기판 상에 마련되는 것이 바람직하다. The first control signal generator 401 receives the first vertical synchronization start signal STV1, the gate turn-on voltage Von and the gate turn-off voltage Voff, and receives the first start signal STVP1 and the first clock signal. CKV1 and the first inverted clock signal CKVB1 are supplied to the first gate driver 201. The second control signal generator 402 receives the second vertical synchronization start signal STV2, the gate turn-on voltage Von, and the gate turn-off voltage Voff to receive the second start signal STVP2 and the second clock signal ( CKV2 and the second inverted clock signal CKVB2 are supplied to the second gate driver 202. The first and second inverted clock signals CKVB1 and CKVB2 are the same in amplitude and opposite in phase to the first and second clock signals. At this time, the first clock signal CKV1 and the second clock signal CKV2 are preferably signals having the same amplitude and period. In addition, the maximum values of the amplitudes of the first and second clock signals CKV1 and CKV2 and the first and second inverted clock signals CKVB1 and CKVB2 are preferably the same as the gate turn-on voltage Von. As described above, in the present exemplary embodiment, the start signals STVP1 and STVP2 and the clock and inverted clock signals CKV1 and CKV2, respectively, are provided to the two gate drivers 201 and 202 using the two control signal generators 401 and 402. CKVB1 and CKVB2 are applied to sequentially supply gate driving signals Vg1 to Vgj + k to the plurality of gate lines G1 to Gj + k. Of course, the present invention is not limited thereto, and the start signal, the clock, and the inverted clock signal may be supplied to the plurality of gate drivers through the plurality of control signal generators. In this case, the number of the control signal generator and the number of the gate driver are preferably the same. Of course, the present invention is not limited thereto, and the number of the gate drivers may be greater. The first and second control signal generators 401 and 402 may be provided on a printed circuit board electrically connected to the liquid crystal display panel in a chip form.

제 1 및 제 2 게이트 구동부(201, 202)는 액정 표시 패널의 복수의 게이트 라인(G1 내지 Gj+k)에 각기 접속되어 게이트 구동 신호(Vg1 내지 Vgj+k)를 복수의 게이트 라인(G1 내지 Gj+k)에 각기 순차적으로 공급한다. The first and second gate drivers 201 and 202 are connected to the plurality of gate lines G1 to Gj + k of the liquid crystal display panel, respectively, and the gate driving signals Vg1 to Vgj + k are connected to the plurality of gate lines G1 to G1. Gj + k) is supplied sequentially.

본 실시예에서는 복수의 게이트 라인(G1 내지 Gj+k)을 두개의 그룹으로 분리한다. 상기의 제 1 게이트 구동부(201)는 제 1 시작 신호(STVP1)에 의해 동작하여 제 1 그룹의 게이트 라인(G1 내지 Gj)에 게이트 구동 신호(Vg1 내지 Vgj)를 순차적으로 공급하고, 제 2 게이트 구동부(202)는 제 2 시작 신호(STVP2)에 의해 동작하여 제 2 그룹의 게이트 라인(Gj+1 내지 Gj+k)에 게이트 구동 신호(Vgj+1 내지 Vgj+k)를 순차적으로 공급한다. 물론 본 발명은 이에 한정되지 않고, 상기 복수의 게이트 라인(G1 내지 Gj+k)을 복수의 그룹으로 분리하고, 이 그룹 각각에 접속되는 복수의 게이트 구동부를 구비할 수도 있다. In the present embodiment, the plurality of gate lines G1 to Gj + k are divided into two groups. The first gate driver 201 operates by the first start signal STVP1 to sequentially supply the gate driving signals Vg1 to Vgj to the first group of gate lines G1 to Gj, and the second gate. The driving unit 202 operates by the second start signal STVP2 to sequentially supply the gate driving signals Vgj + 1 to Vgj + k to the second group of gate lines Gj + 1 to Gj + k. Of course, the present invention is not limited thereto, and the plurality of gate lines G1 to Gj + k may be divided into a plurality of groups, and a plurality of gate drivers connected to each of the groups may be provided.

상기 제 1 게이트 구동부(201)는 제 1 제어신호 발생부(401)의 제 1 시작 신호(STVP1)와 제 1 클럭 신호(CKV1) 및 제 1 반전 클럭 신호(CKVB1)에 따라 제 1 내 지 제 j 게이트 라인(G1 내지 Gj)에 순차적으로 게이트 구동 신호(Vg1 내지 Vgj)를 공급한다. 제 2 게이트 구동부(202)는 제 2 제어신호 발생부(402)의 제 2 시작 신호(STVP2)와 제 2 클럭 신호(CKV2) 및 제 2 반전 클럭 신호(CKVB2)에 따라 제 j+1 내지 j+k 게이트 라인(Gj+1 내지 Gj+k)에 순차적으로 게이트 구동 신호(Vgj+1 내지 Vgj+k)를 공급한다. 이때, 제 1 게이트 구동부(201)과 제 2 게이트 구동부(202)가 순차적으로 동작한다. 이를 통해 전체 게이트 라인(G1 내지 Gj+k)에 순차적으로 게이트 구동 신호(Vg1 내지 Vgj+k)를 공급한다. The first gate driver 201 may be configured to include a first to first control signal according to the first start signal STVP1, the first clock signal CKV1, and the first inverted clock signal CKVB1 of the first control signal generator 401. The gate driving signals Vg1 to Vgj are sequentially supplied to the j gate lines G1 to Gj. The second gate driver 202 generates j + 1 to j according to the second start signal STVP2, the second clock signal CKV2, and the second inverted clock signal CKVB2 of the second control signal generator 402. The gate driving signals Vgj + 1 to Vgj + k are sequentially supplied to the + k gate lines Gj + 1 to Gj + k. At this time, the first gate driver 201 and the second gate driver 202 operate sequentially. As a result, the gate driving signals Vg1 to Vgj + k are sequentially supplied to all the gate lines G1 to Gj + k.

상술한 제 1 및 제 2 게이트 구동부(201, 202) 각각은 복수의 아몰퍼스 실리콘 게이트부(210-1 내지 210-k+j)를 포함한다. 제 1 게이트 구동부(201)에는 제 1 내지 제 j 게이트 라인(G1 내지 Gj)에 각기 접속된 제 1 내지 제 j 아몰퍼스 실리콘 게이트부(210-1 내지 210-j)를 포함하고, 제 2 게이트 구동부(202)는 제 j+1 내지 제 j+k 게이트 라인(Gj+1 내지 Gj+K)에 각기 접속된 제 j+1 내지 j+k 아몰퍼스 실리콘 게이트부(210-j+1 내지 210-j+k)를 포함한다. Each of the first and second gate drivers 201 and 202 described above includes a plurality of amorphous silicon gate parts 210-1 to 210-k + j. The first gate driver 201 includes first to j-th amorphous silicon gates 210-1 to 210-j respectively connected to the first to j-th gate lines G1 to Gj, and the second gate driver 202 is a j + 1 to j + k amorphous silicon gate portion 210-j + 1 to 210-j respectively connected to the j + 1 to j + k gate lines Gj + 1 to Gj + K. + k).

이때, 제 1 게이트 구동부(201)의 제 1 아몰퍼스 실리콘 게이트부(210-1)는 제 1 시작 신호(STVP1)를 인가 받아 동작하여 제 1 게이트 라인(G1)에 제 1 게이트 구동 신호(Vg1)를 인가한다. 제 2 내지 제 j 아몰퍼스 실리콘 게이트부(210-2 내지 210-j)는 전단 아몰퍼스 실리콘 게이트부의 게이트 구동 신호를 인가 받아 동작하여 제 2 내지 제 j 게이트 라인(G2 내지 Gj)에 게이트 구동 신호를 순차적으로 공급한다. 즉, 제 2 아몰퍼스 실리콘 게이트부(210-2)는 전단에 마련된 제 1 아몰퍼스 실리콘 게이트부(210-1)의 제 1 게이트 구동 신호(Vg1)에 따라 동작하여 제 2 게이트 라인(G2)에 제 2 게이트 구동 신호(Vg2)를 인가한다. 제 j 아몰 퍼스 실리콘 게이트부(210-j)는 전단에 마련된 제 j-1 아몰퍼스 실리콘 게이트부(210-j-1)의 제 j-1 게이트 구동 신호(Vgj-1)를 인가 받아 제 j 게이트 라인(Gj)에 제 j 게이트 구동 신호(Vgj)를 인가한다. At this time, the first amorphous silicon gate 210-1 of the first gate driver 201 operates by receiving the first start signal STVP1 to operate the first gate driving signal Vg1 on the first gate line G1. Apply. The second to j-th amorphous silicon gate parts 210-2 to 210-j operate by receiving a gate driving signal of the front-end amorphous silicon gate part to sequentially process the gate driving signal to the second to j-th gate lines G2 to Gj. To supply. That is, the second amorphous silicon gate part 210-2 operates in response to the first gate driving signal Vg1 of the first amorphous silicon gate part 210-1 provided at the front end thereof, so that the second amorphous silicon gate part 210-2 is applied to the second gate line G2. The two gate driving signal Vg2 is applied. The j-th amorphous silicon gate unit 210-j receives the j-th gate driving signal Vgj-1 of the j-1 amorphous silicon gate unit 210-j-1 provided at the front end and receives the j-th gate. The j th gate driving signal Vgj is applied to the line Gj.

또한, 제 2 게이트 구동부(202)의 제 j+1 아몰퍼스 실리콘 게이트부(210-j+1)는 제 2 시작 신호(STVP2)를 인가 받아 동작하여 제 j+1 게이트 라인(Gj+1)에 제 j+1 게이트 구동 신호(Vgj+1)를 인가한다. 제 j+2 내지 제 j+k 아몰퍼스 실리콘 게이트부(210-j+2 내지 210-j+k)는 전단 아몰퍼스 실리콘 게이트부의 게이트 구동 신호를 인가 받아 동작한다. 즉, 제 j+2 아몰퍼스 실리콘 게이트부(210-j+2)는 전단에 마련된 제 j+1 아몰퍼스 실리콘 게이트부(210-j+1)의 제 j+1 게이트 구동 신호(Vgj+1)에 따라 동작하여 제 j+2 게이트 라인(Gj+2)에 제 j+2 게이트 구동 신호(Vgj+2)를 인가한다. 이와 같이 제 j+2 내지 제 j+k 아몰퍼스 실리콘 게이트부(210-j+2 내지 210-j+k)는 전단의 게이트 구동 신호에 따라 제 j+2 내지 제 j+k 게이트 라인(Gj+2 내지 Gj+k)에 제 j+2 내지 제 j+k 게이트 구동 신호(Vgj+2 내지 Vgj+k)를 인가한다. In addition, the j + 1 amorphous silicon gate portion 210-j + 1 of the second gate driver 202 is operated by receiving the second start signal STVP2 to operate on the j + 1 gate line Gj + 1. The j + 1 th gate driving signal Vgj + 1 is applied. The j + 2 to j + k amorphous silicon gate parts 210-j + 2 to 210-j + k operate by receiving a gate driving signal of the previous amorphous silicon gate part. That is, the j + 2 amorphous silicon gate portion 210-j + 2 is connected to the j + 1 gate driving signal Vgj + 1 of the j + 1 amorphous silicon gate portion 210-j + 1 provided at the front end. In accordance with the operation, the j + 2 th gate driving signal Vgj + 2 is applied to the j + 2 th gate line Gj + 2. As described above, the j + 2 to j + k amorphous silicon gate parts 210-j + 2 to 210-j + k have the j + 2 to j + k gate lines Gj + according to the gate driving signal of the previous stage. J + 2 to j + k gate driving signals Vgj + 2 to Vgj + k are applied to 2 to Gj + k.

여기서, 상기 제 1 내지 제 j+k 아몰퍼스 실리콘 게이트부(210-1 내지 210-j+k)는 제 1 및 제 2 시작 신호(STVP1, STVP2) 또는 전단 게이트 구동 신호에 따라 구동하여 클럭 신호(CKV1, CKV2) 또는 반전된 클럭 신호(CKVB1, CKVB2)를 이와 접속된 게이트 라인(G1 내지 Gj+k)에 게이트 구동 신호(Vg1 내지 Vgj+k)로 공급한다. 그리고, 상술한 제 2 내지 제 j+k 아몰퍼스 실리콘 게이트부(210-2 내지 210-j+k) 의 출력 신호를 통해 전단의 제 1 내지 제 j+k-1 아몰퍼스 실리콘 게이트부(210-1 내지 210-j+k-1)를 리셋시킨다. 마지막 제 j+k 아몰퍼스 실리콘 게이트부(210-j+k)는 별도의 더미 아몰퍼스 실리콘 게이트부에 의해 리셋될 수도 있고, 별도의 리셋 신호에 의해 리셋될 수도 있다. 이때, 홀수 번째 아몰퍼스 실리콘 게이트부는 클럭 신호(CKV1, CKV2)를 게이트 구동 신호로 공급하고, 짝수 번째 아몰퍼스 실리콘 게이트부는 반전된 클럭 신호(CKVB1, CKVB2)를 게이트 구동 신호로 공급한다. 이를 통해 도 4에 도시된 바와 같이 클럭 신호(CKV1, CKV2) 및 반전된 클럭 신호(CKVB1, CKVB2)의 반주기 동안 게이트 구동 신호(Vg1 내지 Vgj+k)가 게이트 라인(G1 내지 Gj+k)에 공급된다. 게이트 구동 신호(Vg1 내지 Vgj+k)에 의해 박막 트랜지스터가 구동하여 게이트 라인(G1 내지 Gj+k)에 접속된 화소 전극에 계조 전압을 차징시킨다. 물론 이에 한정되지 않고, 상기 게이트 구동 신호(Vg1 내지 Vgj+k)는 인접한 게이트 라인에 인가되는 게이트 구동 신호와 그 일부가 중첩될 수도 있다. 즉, 중첩 영역의 프리 차징을 통해 화소 전극의 계조 전압 차징 시간을 늘릴 수 있다. Here, the first to j + k amorphous silicon gate parts 210-1 to 210-j + k are driven in response to the first and second start signals STVP1 and STVP2 or the front gate driving signal to generate a clock signal. The CKV1 and CKV2 or the inverted clock signals CKVB1 and CKVB2 are supplied to the gate lines G1 to Gj + k connected thereto as the gate driving signals Vg1 to Vgj + k. The first through j + k−1 amorphous silicon gate parts 210-1 in front of the second through j + k amorphous silicon gate parts 210-2 through 210-j + k are output. 210-j + k-1). The last j + k amorphous silicon gate portion 210-j + k may be reset by a separate dummy amorphous silicon gate portion or may be reset by a separate reset signal. At this time, the odd-numbered amorphous silicon gate part supplies the clock signals CKV1 and CKV2 as the gate driving signal, and the even-numbered amorphous silicon gate part supplies the inverted clock signals CKVB1 and CKVB2 as the gate driving signal. As a result, as shown in FIG. 4, the gate driving signals Vg1 to Vgj + k are applied to the gate lines G1 to Gj + k during the half period of the clock signals CKV1 and CKV2 and the inverted clock signals CKVB1 and CKVB2. Supplied. The thin film transistor is driven by the gate driving signals Vg1 to Vgj + k to charge the gray voltage to the pixel electrode connected to the gate lines G1 to Gj + k. Of course, the present invention is not limited thereto, and the gate driving signals Vg1 to Vgj + k may overlap with the gate driving signals applied to adjacent gate lines. That is, the gray voltage charging time of the pixel electrode can be increased by precharging the overlapping region.

하기에서는 도면을 참조하여 상술한 구성의 본 실시예에 따른 액정 표시 장치의 동작을 설명한다. Hereinafter, an operation of the liquid crystal display according to the exemplary embodiment of the above-described configuration will be described with reference to the drawings.

먼저 제 1 제어 신호 발생부(401)는 제 1 수직 동기 시작 신호(STV1)와 게이트 턴온 전압(Von) 및 게이트 턴오프 전압(Voff)을 인가 받아 도 4에 도시된 바와 같이 제 1 시작 신호(STVP1), 제 1 클럭 신호(CKV1) 및 제 1 반전된 클럭 신호(CKVB1)를 생성한다. 제 1 시작 신호(STVP1)는 제 1 아몰퍼스 실리콘 게이트부(210-1)에 공급된다. 제 1 클럭 신호(CKV1) 및 제 1 반전된 클럭 신호(CKVB1)는 제 1 내지 제 j 아몰퍼스 실리콘 게이트부(210-1 내지 210-j)에 공급된다. 제 1 시작 신호(STVP1)를 인가 받은 제 1 아몰퍼스 실리콘 게이트부(210-1)는 제 1 클럭 신호(CKV1)의 로직 하이 구간동안 제 1 게이트 라인(G1)에 제 1 게이트 구동 신호(Vg1)를 공급한다. 이를 통해 제 1 게이트 라인(G1)에 접속된 박막 트랜지스터가 구동하여 데이터 라인으로 공급되는 계조 전압을 화소 전극에 공급한다. 이때, 상기 제 1 게이트 구동 신호(Vg1)는 제 2 아몰퍼스 실리콘 게이트부(210-2)에 공급되어 이를 구동시킨다. 제 1 게이트 구동 신호(Vg1)를 인가 받은 제 2 아몰퍼스 실리콘 게이트부(210-2)는 제 1 반전된 클럭 신호(CKVB1)의 로직 하이 구간 동안 제 2 게이트 라인(G2)에 제 2 게이트 구동 신호(Vg2)를 공급한다. 이를 통해 제 2 게이트 라인(Vg2)에 접속된 박막 트랜지스터가 구동하여 데이터 라인으로 공급되는 계조 전압을 화소 전극에 공급한다. 이후, 제 3 내지 제 j 아몰퍼스 실리콘 게이트부(210-3 내지 210-j)는 전단의 게이트 구동 신호 즉, 제 2 내지 제 j-1 게이트 구동 신호(Vg2 내지 Vgj-1)에 따라 각기 구동하여 각기 제 1 클럭 신호(CKV1) 및 제 1 반전된 클럭 신호(CKVB1)에 따라 제 3 내지 제 j 게이트 라인(G3 내지 Gj)에 제 3 내지 제 j 게이트 구동 신호(Vg3 내지 Vgj)를 공급한다. 이와 같이 제 1 내지 제 j 게이트 라인(G1 내지 Gj)에 제 1 내지 제 j 게이트 구동 신호(Vg1 내지 Vgj)를 순차적으로 공급하여 제 1 내지 제 j 게이트 라인(G1 내지 Gj)에 각기 접속된 박막 트랜지스터를 순차적으로 턴온시킨다. 턴온된 박막 트랜지스터에 의해 데이터 라인에 순차적으로 공급되는 계조 전압을 화소 전극에 인가한다. 이 경우 앞서 설명한 바와 같이 제 2 내지 제 j 아몰퍼스 실리콘 게이트부(210-2 내지 210-j)의 출력 신호인 제 2 내지 제 j 게이트 구동 신호(Vg2 내지 Vgj)를 이용하여 전단의 제 1 내지 제 j-1 아몰퍼스 실리콘 게이트부(210-1 내지 210-j-1)을 리셋시킨다. First, the first control signal generator 401 receives the first vertical synchronization start signal STV1, the gate turn-on voltage Von, and the gate turn-off voltage Voff, as shown in FIG. 4. STVP1) generates a first clock signal CKV1 and a first inverted clock signal CKVB1. The first start signal STVP1 is supplied to the first amorphous silicon gate portion 210-1. The first clock signal CKV1 and the first inverted clock signal CKVB1 are supplied to the first to j-th amorphous silicon gate parts 210-1 to 210-j. The first amorphous silicon gate unit 210-1 receiving the first start signal STVP1 receives the first gate driving signal Vg1 from the first gate line G1 during the logic high period of the first clock signal CKV1. To supply. As a result, the thin film transistor connected to the first gate line G1 is driven to supply the gray voltage supplied to the data line to the pixel electrode. In this case, the first gate driving signal Vg1 is supplied to the second amorphous silicon gate unit 210-2 to drive it. The second amorphous silicon gate portion 210-2 receiving the first gate driving signal Vg1 receives a second gate driving signal on the second gate line G2 during a logic high period of the first inverted clock signal CKVB1. Supply (Vg2). As a result, the thin film transistor connected to the second gate line Vg2 is driven to supply the gray voltage supplied to the data line to the pixel electrode. Thereafter, the third to j-th amorphous silicon gate parts 210-3 to 210-j are respectively driven according to the gate driving signals of the front stage, that is, the second to j-1 gate driving signals Vg2 to Vgj-1. The third to j th gate driving signals Vg3 to Vgj are supplied to the third to j th gate lines G3 to Gj according to the first clock signal CKV1 and the first inverted clock signal CKVB1, respectively. The thin films connected to the first to jth gate lines G1 to Gj by sequentially supplying the first to jth gate driving signals Vg1 to Vgj to the first to jth gate lines G1 to Gj as described above. Turn on the transistors sequentially. The gray voltage sequentially supplied to the data line by the turned-on thin film transistor is applied to the pixel electrode. In this case, as described above, the first through the first through the second through j-th gate driving signals Vg2 through Vgj which are the output signals of the second through j-th amorphous silicon gate parts 210-2 through 210-j are used. The j-1 amorphous silicon gate portions 210-1 to 210-j-1 are reset.

이후, 제 2 제어 신호 발생부(402)는 제 2 수직 동기 시작 신호(STV2)와 게이트 턴온 전압(Von) 및 게이트 턴오프 전압(Voff)을 인가 받아 제 2 시작 신호(STVP2), 제 2 클럭 신호(CKV2) 및 제 2 반전된 클럭 신호(CKVB2)를 생성한다. 제 2 시작 신호(STVP2)는 제 j+1 아몰퍼스 실리콘 게이트부(210-j+1)에 공급된다. 제 2 클럭 신호(CKV2) 및 제 2 반전된 클럭 신호(CKVB2)는 제 j+1 내지 제 j+k 아몰퍼스 실리콘 게이트부(210-j+1 내지 210-j+k)에 공급된다. 그리고, 제 2 시작 신호(STVP2)를 인가 받은 제 j+1 아몰퍼스 실리콘 게이트부(210-j+1)는 제 2 클럭 신호(CKV2)의 로직 하이 구간동안 제 j+1 게이트 라인(Gj+1)에 제 j+1 게이트 구동 신호(Vgj+1)를 공급한다. 이때, 제 j+1 게이트 구동 신호(Vgj+1)는 그 후단의 제 j+2 아몰퍼스 실리콘 게이트부(210-j+2)에 공급되어 이를 구동시킨다. 또한 제 j+1 게이트 구동 신호(Vgj+1)는 그 전단에 위치한 제 1 게이트 구동부(201)의 제 j 아몰퍼스 실리콘 게이트부(210-j)에 공급되어 이를 리셋시킨다. 여기서, 제 j+1 게이트 구동 신호(Vgj+1)에 의해 구동된 제 j+2 아몰퍼스 실리콘 게이트부(210-j+2)는 제 2 반전 클럭 신호(CKVB2)의 로직 하이 구간 동안 제 j+2 게이트 라인(Gj+2)에 제 j+2 게이트 구동 신호(Vgj+2)를 공급한다. 이후, 제 j+3 내지 제 j+k 아몰퍼스 실리콘 게이트부(210-j+3 내지 210-j+k)는 전단의 제 j+2 내지 제 j+k-1 아몰퍼스 실리콘 게이트부(210-j+2 내지 210-j+k-1)의 제 j+2 내지 제 j+k-1 게이트 구동 신호(Vgj+2 내지 Vgj+k-1)에 따라 각기 구동하여 각기 제 2 클럭 신호(CKV2) 및 제 2 반전된 클럭 신호(CKVB2)에 따라 제 j+3 내지 제 j+k 게이트 라인(Gj+3 내지 Gj+k)에 제 j+3 내지 제 j+k 게이트 구동 신호(Vgj+3 내지 Vgj+k)를 공급한다. 이와 같이 제 j+1 내지 제 j+k 게이트 라인(Gj+1 내지 Gj+k)에 제 j+1 내지 제 j+k 게이트 구동 신호(Vgj+1 내지 Vgj+k)를 순차적으로 공급하여 제 j+1 내지 제 j+k 라인(Gj+1 내지 Gj+k)에 각기 접속된 박막 트랜지스터를 순차적으로 턴온시킨다. 턴온된 박막 트랜지스터에 의해 데이터 라인에 순차적으로 공급되는 계조 전압을 화소 전극에 인가한다. Thereafter, the second control signal generator 402 receives the second vertical synchronization start signal STV2, the gate turn-on voltage Von, and the gate turn-off voltage Voff to receive the second start signal STVP2 and the second clock. The signal CKV2 and the second inverted clock signal CKVB2 are generated. The second start signal STVP2 is supplied to the j + 1 amorphous silicon gate portion 210-j + 1. The second clock signal CKV2 and the second inverted clock signal CKVB2 are supplied to the j + 1 to j + k amorphous silicon gate parts 210-j + 1 to 210-j + k. The j + 1 amorphous silicon gate unit 210-j + 1 receiving the second start signal STVP2 receives the j + 1 gate line Gj + 1 during the logic high period of the second clock signal CKV2. ) Is supplied with the j + 1 th gate driving signal Vgj + 1. In this case, the j + 1 th gate driving signal Vgj + 1 is supplied to and driven by the j + 2 amorphous silicon gate portion 210-j + 2 at a later stage thereof. In addition, the j + 1 th gate driving signal Vgj + 1 is supplied to the j amorphous silicon gate portion 210-j of the first gate driver 201 located at the front end thereof to reset it. Here, the j + 2 amorphous silicon gate portion 210-j + 2 driven by the j + 1 th gate driving signal Vgj + 1 is connected to the j ++ during the logic high period of the second inverted clock signal CKVB2. The j + 2 th gate driving signal Vgj + 2 is supplied to the second gate line Gj + 2. Thereafter, the j + 3 to j + k amorphous silicon gate portions 210-j + 3 to 210-j + k are the j + 2 to j + k-1 amorphous silicon gate portions 210-j of the front end. The second clock signal CKV2 is driven by driving according to the j + 2 to j + k-1 gate driving signals Vgj + 2 to Vgj + k-1 of +2 to 210-j + k-1. And j + 3 to j + k gate driving signals Vgj + 3 to j + 3 to j + k gate lines Gj + 3 to Gj + k according to the second inverted clock signal CKVB2. Vgj + k). As such, the j + 1 to j + k gate driving signals Vgj + 1 to Vgj + k are sequentially supplied to the j + 1 to j + k gate lines Gj + 1 to Gj + k. The thin film transistors respectively connected to the j + 1 to j + k lines Gj + 1 to Gj + k are sequentially turned on. The gray voltage sequentially supplied to the data line by the turned-on thin film transistor is applied to the pixel electrode.

이를 통해 제 1 내지 제 j+k 게이트 라인(G1 내지 Gj+k)에 접속된 화소 커패시터 양단의 전계가 변화하고, 액정의 배열이 변화된다. 액정 배열의 변화를 통해 하부 기판 하측에 마련된 백라이트의 광 투과량이 각 조절된다. 광 투과량 조절에 의해 상부 기판에 마련된 컬러 필터를 투과하는 광량이 조절되어 목표로 하는 화상을 표시하게 된다. As a result, the electric fields across the pixel capacitors connected to the first to j + k gate lines G1 to Gj + k are changed, and the arrangement of the liquid crystals is changed. The amount of light transmission of the backlight provided under the lower substrate is adjusted by changing the liquid crystal array. The amount of light passing through the color filter provided on the upper substrate is adjusted by adjusting the amount of light transmitted to display a target image.

이때, 본 실시예에서는 1 프레임 동안 제 1 내지 제 j+k 게이트 라인(G1 내지 Gj+k)에 제 1 내지 제 j+k 게이트 구동 신호(Vg1 내지 Vgj+k)를 공급하는 것이 바람직하다. 제 1 및 제 2 게이트 구동부(201, 202) 각각에 접속된 게이트 라인이 전체 게이트 라인의 절반씩 접속되는 경우 1/2 프레임 동안 제 1 내지 제 j 게이트 라인(G1 내지 Gj)에 게이트 구동 신호를 순차적으로 공급하고, 나머지 1/2 프레임 동안 제 j+1 내지 제 j+k 게이트 라인(Gj+1 내지 Gj+k)에 게이트 구동 신호를 순차적으로 공급한다. 이때, 제 j+1 게이트 라인(Gj+1)에 게이트 구동 신호를 공급하기 위해 제 j+1 게이트 라인(Gj+1)과 접속된 제 j+1 아몰퍼스 실리콘 게이트부(210- j+1)는 별도의 제어 신호 발생부를 통해 시작 신호를 공급 받는다. In this embodiment, it is preferable to supply the first to j + k gate driving signals Vg1 to Vgj + k to the first to j + k gate lines G1 to Gj + k for one frame. When the gate lines connected to each of the first and second gate drivers 201 and 202 are connected to each other by half of the entire gate lines, the gate driving signals are applied to the first to jth gate lines G1 to Gj for 1/2 frame. The gate driving signal is sequentially supplied to the j + 1 to j + k gate lines Gj + 1 to Gj + k for the remaining 1/2 frame. In this case, the j + 1 amorphous silicon gate portion 210-j + 1 connected to the j + 1 gate line Gj + 1 to supply a gate driving signal to the j + 1 gate line Gj + 1. The start signal is supplied through a separate control signal generator.

본 실시예에서는 제 j+1 아몰퍼스 실리콘 게이트부(210-j+1)를 구동시키기 위해 전단의 제 j 아몰퍼스 실리콘 게이트부(210-j)의 출력인 제 j 게이트 구동 신호(Vgj)를 사용하지 않고, 별도의 제어신호 발생부(402)를 통해 공급되는 제 2 시작 신호(STVP2)를 사용한다. 이는 제 1 게이트 라인(G1)에 공급되었던 제 1 게이트 구동 신호(Vg)는 복수의 아몰퍼스 실리콘 게이트부를 지나면서 그 파형이 변화될 수 있다. 즉, 아몰퍼스 실리콘 게이트부 내부의 박막 트랜지스터를 거치면서 그 신호가 딜레되어 왜곡될 수 있다. 그러나 본 실시예에서는 제 2 제어 신호 발생부(401)의 제 2 시작 신호(STVP2)를 이용하여 제 j+1 게이트 라인(Gj+1)에 제 j+1 게이트 구동 신호(Vgj+1)를 공급한다. 이때, 제 j+1 게이트 구동 신호(Vgj+1)는 앞선 제 1 게이트 구동 신호(Vg1)와 동일한 신호를 공급한다. 이를 통해 대략 중간 지점의 게이트 라인에 초기 게이트 구동 신호와 동일한 게이트 구동 신호를 공급하고, 이 게이트 구동 신호를 이용하여 나머지 아몰퍼스 실리콘 게이트부를 구동시켜 게이트 구동 신호의 왜곡을 방지할 수 있다. In the present embodiment, the j-th gate driving signal Vgj, which is the output of the j-th amorphous silicon gate portion 210-j, is not used to drive the j + 1 amorphous silicon gate portion 210-j + 1. Instead, the second start signal STVP2 supplied through the separate control signal generator 402 is used. This is because the waveform of the first gate driving signal Vg supplied to the first gate line G1 passes through a plurality of amorphous silicon gate portions. That is, the signal may be delayed and distorted while passing through the thin film transistor inside the amorphous silicon gate part. However, in the present exemplary embodiment, the j + 1 th gate driving signal Vgj + 1 is applied to the j + 1 th gate line Gj + 1 using the second start signal STVP2 of the second control signal generator 401. Supply. In this case, the j + 1 th gate driving signal Vgj + 1 supplies the same signal as the first gate driving signal Vg1 described above. As a result, a gate driving signal identical to the initial gate driving signal may be supplied to a gate line at an intermediate point, and the remaining amorphous silicon gate may be driven using the gate driving signal to prevent distortion of the gate driving signal.

예를 들어 1024 개의 게이트 라인에 게이트 구동 신호를 공급하기 위해, 먼저 512개의 게이트 라인은 제 1 수직 동기 시작 신호(STV1)에 의해 구동하는 제 1 게이트 구동부(201)에 의해 게이트 구동 신호를 인가 받고, 나머지 512개의 게이트 라인은 제 2 수직 동기 시작 신호(STV2)에 따라 구동하는 제 2 게이트 구동부(202)에 의해 게이트 구동 신호를 인가 받는다. For example, in order to supply the gate driving signals to the 1024 gate lines, first, the 512 gate lines are applied with the gate driving signals by the first gate driver 201 driven by the first vertical synchronization start signal STV1. In addition, the remaining 512 gate lines receive the gate driving signal by the second gate driver 202 driving according to the second vertical synchronization start signal STV2.

여기서, 상기 제 1 및 제 2 제어 신호 발생부(401, 402) 중 어느 하나의 제 어 신호 발생부를 통해 제 1 내지 제 j+k 게이트 라인(G1 내지 Gj+k)에 클럭 신호 및 반전된 클럭 신호를 공급할 수 있다. 예를 들어 제 1 제어 신호 발생부(401)를 이용하여 모든 게이트 라인에 클럭 신호와 반전된 클럭 신호를 각기 공급할 수 있다. 이때, 제 2 제어 신호 발생부(402)는 클럭 신호는 생성하지 않고, 단지 제 2 시작 신호(STVP2)만을 제 2 게이트 구동부(202)의 제 j+1 아몰퍼스 실리콘 게이트부(210-j+1)에 공급할 수도 있다. Here, a clock signal and an inverted clock are applied to the first to j + k gate lines G1 to Gj + k through one of the control signal generators of the first and second control signal generators 401 and 402. Can supply the signal. For example, the clock signal and the inverted clock signal may be supplied to all the gate lines using the first control signal generator 401, respectively. In this case, the second control signal generator 402 does not generate a clock signal, and only the second start signal STVP2 is the j + 1 amorphous silicon gate part 210-j + 1 of the second gate driver 202. ) Can also be supplied.

또한, 본 발명은 이에 한정되지 않고, 하나의 제어 신호 발생부를 통해 각기 제 1 및 제 2 게이트 구동부에 클럭 신호와 제 1 및 제 2 시작 신호를 공급할 수도 있다. 하기에서는 멀티 채널을 갖는 다채널의 제어 신호 발생부를 이용한 본 발명의 제 2 실시예에 따른 액정 표시 장치 및 이의 구동 방법을 설명한다. 후술되는 설명 중 상술한 실시예의 설명과 중복되는 설명은 생략한다. 후술되는 설명의 기술은 앞서 설명한 실시예에 적용될 수 있다. In addition, the present invention is not limited thereto, and the clock signal and the first and second start signals may be supplied to the first and second gate drivers through one control signal generator, respectively. Hereinafter, a liquid crystal display and a driving method thereof according to a second exemplary embodiment of the present invention using a multi-channel control signal generator having a multi-channel will be described. The description overlapping with the description of the above-described embodiment of the description will be omitted. The description of the following description can be applied to the above-described embodiment.

도 5은 본 발명의 제 2 실시예에 따른 액정 표시 장치의 액정 표시 패널과 게이트 구동부를 나타낸 상세 블록도이다.5 is a detailed block diagram illustrating a liquid crystal display panel and a gate driver of a liquid crystal display according to a second exemplary embodiment of the present invention.

도 5를 참조하면, 본 실시예에 따른 액정 표시 장치는 액정 표시 패널(100)과, 제 1 및 제 2 게이트 구동부(201, 202)와, 상기 제 1 및 제 2 게이트 구동부(201, 202)에 클럭 및 반전된 클럭 신호(CKV, CKVB)를 인가하고, 상기 제 1 및 제 2 게이트 구동부(201, 202)에 각기 제 1 및 제 2 시작 신호(STVP1, STVP2)를 공급하는 제어 신호 발생부(500)를 포함한다. Referring to FIG. 5, the liquid crystal display according to the present exemplary embodiment includes a liquid crystal display panel 100, first and second gate drivers 201 and 202, and first and second gate drivers 201 and 202. A control signal generator for applying clocks and inverted clock signals CKV and CKVB to the first and second gate drivers 201 and 202, respectively, and supplying first and second start signals STVP1 and STVP2 to the first and second gate drivers 201 and 202, respectively. 500.

상기의 제 1 게이트 구동부(201)는 제어 신호 발생부(500)의 제 1 시작 신 호(STVP1)와 클럭 신호(CKV) 및 반전된 클럭 신호(CKVB)에 따라 동작하여 제 1 내지 제 j 게이트 라인(G1 내지 Gj)에 순차적으로 게이트 구동 신호(Vg1 내지 Vgj)를 인가한다. 이때, 제 1 게이트 구동부(201)는 제 1 내지 제 j 게이트 라인(G1 내지 Gj)에 각기 접속된 제 1 내지 제 j 아몰퍼스 실리콘 게이트부(210-1 내지 210-j)를 포함한다. 상기의 제 1 시작 신호(STVP1)와 클럭 및 반전된 클럭 신호(CKV, CKVB)에 따라 제 1 아몰퍼스 실리콘 게이트부(210-1)가 구동하여 제 1 게이트 구동 신호(Vg1)를 제 1 게이트 라인(G1)에 공급한다. 그리고, 제 2 내지 제 j 아몰퍼스 실리콘 게이트부(210-2 내지 210-j)는 전단의 제 1 내지 제 j-1 아몰퍼스 실리콘 게이트부(210-1 내지 210-j-1)의 제 1 내지 제 j-1 게이트 구동 신호(Vg1 내지 Vgj-1)에 따라 제 2 내지 제 j 게이트 라인(G2 내지 Gj)에 제 2 내지 제 j 게이트 구동 신호(Vg2 내지 Vgj)를 공급한다. The first gate driver 201 operates according to the first start signal STVP1, the clock signal CKV, and the inverted clock signal CKVB of the control signal generator 500 to operate the first to j th gates. The gate driving signals Vg1 to Vgj are sequentially applied to the lines G1 to Gj. In this case, the first gate driver 201 includes first to j-th amorphous silicon gate parts 210-1 to 210-j respectively connected to the first to j-th gate lines G1 to Gj. According to the first start signal STVP1 and the clock and inverted clock signals CKV and CKVB, the first amorphous silicon gate 210-1 is driven to drive the first gate driving signal Vg1 to the first gate line. Supply to (G1). The second to j-th amorphous silicon gate parts 210-2 to 210-j may include the first to the first to j-th amorphous silicon gate parts 210-1 to 210-j-1 of the front end. The second to j th gate driving signals Vg2 to Vgj are supplied to the second to j th gate lines G2 to Gj according to the j-1 gate driving signals Vg1 to Vgj-1.

상기의 제 2 게이트 구동부(201)는 제어 신호 발생부(500)의 제 2 시작 신호(STVP2)와 클럭 신호(CKV) 및 반전된 클럭 신호(CKVB)에 따라 동작하여 제 j+1 내지 제 j+k 게이트 라인(Gj+1 내지 Gj+k)에 순차적으로 게이트 구동 신호를 인가한다. 이때, 제 2 게이트 구동부(201)는 제 j+1 내지 제 j+k 게이트 라인(Gj+1 내지 Gj+k)에 각기 접속된 제 j+1 내지 제 j+k 아몰퍼스 실리콘 게이트부(210-j+1 내지 210-j+k)를 포함한다. 제 2 시작 신호(STVP2)와 클럭 및 반전된 클럭 신호(CKV, CKVB)에 따라 제 j+1 아몰퍼스 실리콘 게이트부(210-j+1)가 구동하여 제 j+1 게이트 라인(Gj+1)에 제 j+1 게이트 구동 신호(Vgj+1)를 인가한다. 이후, 제 j+2 내지 제 j+k 아몰퍼스 실리콘 게이트부(210j+2 내지 210j+k)는 전단의 제 j+1 내지 제 j+k-1 게이트 구동 신호(Vgj+1 내지 Vgj+k-1)에 따라 구동하여 제 j+2 내지 제 j+k 게이트 라인(Gj+2 내지 Gj+k)에 제 j+2 내지 제 j+k 게이트 구동 신호(Vgj+1 내지 Vgj+k)를 공급한다. The second gate driver 201 operates according to the second start signal STVP2, the clock signal CKV, and the inverted clock signal CKVB of the control signal generator 500, thereby performing j + 1 to j-ths. The gate driving signals are sequentially applied to the + k gate lines Gj + 1 to Gj + k. In this case, the second gate driver 201 is a j + 1 to j + k amorphous silicon gate unit 210-connected to the j + 1 to j + k gate lines Gj + 1 to Gj + k, respectively. j + 1 to 210-j + k). The j + 1 amorphous silicon gate unit 210-j + 1 is driven according to the second start signal STVP2 and the clock and inverted clock signals CKV and CKVB to drive the j + 1 gate line Gj + 1. The j + 1 th gate driving signal Vgj + 1 is applied to the. Thereafter, the j + 2 to j + k amorphous silicon gate parts 210j + 2 to 210j + k have the j + 1 to j + k-1 gate driving signals Vgj + 1 to Vgj + k− of the previous stage. Driving according to 1), the j + 2 to j + k gate driving signals Vgj + 1 to Vgj + k are supplied to the j + 2 to j + k gate lines Gj + 2 to Gj + k. do.

상술한 바와 같이 본 실시예에서는 단일의 제어 신호 발생부(500)를 통해 제 1 및 제 2 게이트 구동부(201, 202)의 제 1 내지 제 j+k 아몰퍼스 실리콘 게이트부(210-1 내지 210-j+k)에 클럭 신호(CKV)와 반전된 클럭 신호(CKVB)를 인가한다. 그리고, 제 1 게이트 구동부(201)에 제 1 시작 신호(STVP1)를 인가하고, 제 2 게이트 구동부(202)에 제 2 시작 신호(STVP2)를 인가한다. 이를 통해 제 1 게이트 구동부(201)와 제 2 게이트 구동부(202)가 각기 분할되어 동작할 수 있도록 하는 것이 바람직하다. 물론 상기 제 1 게이트 구동부(201)와 제 2 게이트 구동부(202)는 순차적으로 동작하는 것이 바람직하다. As described above, in the present embodiment, the first to j + k amorphous silicon gate parts 210-1 to 210-of the first and second gate drivers 201 and 202 are provided through a single control signal generator 500. The clock signal CKV and the inverted clock signal CKVB are applied to j + k). The first start signal STVP1 is applied to the first gate driver 201 and the second start signal STVP2 is applied to the second gate driver 202. As a result, it is preferable that the first gate driver 201 and the second gate driver 202 can be divided and operate. Of course, it is preferable that the first gate driver 201 and the second gate driver 202 operate sequentially.

상기 제어 신호 발생부(500)는 멀티 채널을 갖는 IC 칩 형태로 인쇄 회로 기판 상에 실장되어 있고, 소정의 배선을 통해 상기 액정 표시 패널(100)의 제 1 및 제 2 게이트 구동부(201, 202)와 접속되는 것이 바람직하다. 이때 제어 신호 발생부(500)는 멀티 채널을 갖고 있기 때문에 제 1 시작 신호(STVP1)를 출력하는 제 1 출력부와, 제 2 시작 신호(STVP2)를 출력하는 제 2 출력부를 포함한다. 제 1 출력부는 제 1 게이트 구동부(201)의 제 1 아몰퍼스 실리콘 게이트부(210-1)에 접속되고, 제 2 출력부는 제 2 게이트 구동부(202)의 제 j+1 아몰퍼스 실리콘 게이트부(210-j+1)에 접속되는 것이 효과적이다. The control signal generator 500 is mounted on a printed circuit board in the form of an IC chip having a multi-channel, and the first and second gate drivers 201 and 202 of the liquid crystal display panel 100 through predetermined wirings. Is preferably connected. In this case, the control signal generator 500 includes a first output unit for outputting the first start signal STVP1 and a second output unit for outputting the second start signal STVP2 because the control signal generator 500 has multiple channels. The first output portion is connected to the first amorphous silicon gate portion 210-1 of the first gate driver 201, and the second output portion is the j + 1 amorphous silicon gate portion 210-of the second gate driver 202. j + 1) is effective.

이와 같이 본 실시예에서는 제 1 및 제 2 게이트 구동부(201, 202)의 첫번째 아몰퍼스 실리콘 게이트부 즉, 제 1 및 제 j+1 아몰퍼스 실리콘 게이트부(210-1, 210-j+1)가 단일의 제어 신호 발생부(500)에 의해 각기 동작된다. 이를 통해 복수의 게이트 라인에 각기 접속된 아몰퍼스 실리콘 게이트부를 분리 구동할 수 있게 되어 아몰퍼스 실리콘 게이트부로 인한 신호 지연과 같은 게이트 구동 신호의 왜곡을 방지할 수 있다. As such, in the present embodiment, the first amorphous silicon gate portions of the first and second gate drivers 201 and 202, that is, the first and j + 1 amorphous silicon gate portions 210-1 and 210-j + 1 are single. The control signal generator 500 is operated respectively. As a result, it is possible to separately drive the amorphous silicon gate parts connected to the plurality of gate lines, thereby preventing distortion of the gate driving signal such as a signal delay caused by the amorphous silicon gate parts.

또한, 본 발명은 복수의 게이트 라인을 순차적으로 구동시키기 위해 복수의 게이트 구동부를 포함하고, 이들 각각의 동작을 제어하는 복수의 제어 신호 발생부를 포함할 수도 있다. 하기에서는 도면을 참조하여 복수의 게이트 구동부와 복수의 제어 신호 발생부를 포함하는 본 발명의 제 3 실시예에 따른 액정 표시 장치를 설명한다. 후술되는 설명중 상술한 설명과 중복되는 설명은 생략한다. 또한, 후술되는 설명의 기술은 상술한 실시예들에 적용될 수도 있다. In addition, the present invention may include a plurality of gate drivers to sequentially drive the plurality of gate lines, and may include a plurality of control signal generators to control the respective operations. Hereinafter, a liquid crystal display according to a third exemplary embodiment of the present invention including a plurality of gate drivers and a plurality of control signal generators will be described with reference to the drawings. The description overlapping with the above description will be omitted. In addition, the description of the following description may be applied to the above-described embodiments.

도 6은 본 발명의 제 3 실시예에 따른 액정 표시 장치의 액정 표시 패널과 게이트 구동부를 나타낸 상세 블록도이다.6 is a detailed block diagram illustrating a liquid crystal display panel and a gate driver of a liquid crystal display according to a third exemplary embodiment of the present invention.

도 6을 참조하면, 본 실시예에 따른 액정 표시 장치는 액정 표시 패널(100)과, 액정 표시 패널(100)의 복수의 게이트 라인(G1 내지 Ga+b+c+d)에 각기 접속되어 복수의 게이트 라인(G1 내지 Ga+b+c+d)에 순차적으로 게이트 구동 신호를 제공하는 제 1 내지 제 4 게이트 구동부(601, 602, 603, 604)와, 상기 제 1 내지 제 4 게이트 구동부(601, 602, 603, 604)에 각기 접속된 제 1 내지 제 4 제어 신호 발생부(701, 702, 703, 704)를 포함한다. Referring to FIG. 6, the liquid crystal display according to the present exemplary embodiment is connected to the liquid crystal display panel 100 and the plurality of gate lines G1 to Ga + b + c + d of the liquid crystal display panel 100, respectively. First to fourth gate drivers 601, 602, 603, and 604 sequentially providing gate driving signals to the gate lines G1 to Ga + b + c + d of the first and fourth gate drivers First to fourth control signal generators 701, 702, 703, 704 connected to 601, 602, 603, 604, respectively.

상기 제 1 내지 제 4 게이트 구동부(601, 602, 603, 604) 각각에 접속된 게 이트 라인 수는 서로 동일한 것이 바람직하다. 즉, 전체 게이트 라인 중 1/4 개의 게이트 라인(G1 내지 Ga, Ga+1 내지 Ga+b, Ga+b+1 내지 Ga+b+c, Ga+b+c+1 내지 Ga+b+c+d)이 각기 제 1 내지 제 4 게이트 구동부(601, 602, 603, 604)에 각기 접속된다. 물론 이에 한정되지 않고, 제 1 내지 제 4 게이트 구동부(601, 602, 603, 604)에 접속되는 게이트 라인의 개수는 서로 다를 수 있다. 이때, 상기 제 1 내지 제 4 게이트 구동부(601, 602, 603, 604)는 적어도 두 개 이상의 게이트 라인과 접속되는 것이 바람직하다. 본 실시예서는 복수의 게이트 라인을 4개의 그룹으로 분리하고, 각 그룹의 게이트 라인이 각기 제 1 내지 제 4 게이트 구동부(601, 602, 603, 604)에 각기 접속된다. 제 1 내지 제 4 게이트 구동부(601, 602, 603, 604)는 순차적으로 구동하여 복수의 게이트 라인을 1 프레임 동안 순차적으로 턴온 시키는 것이 바람직하다. It is preferable that the number of gate lines connected to each of the first to fourth gate drivers 601, 602, 603, and 604 is equal to each other. That is, one-quarter gate lines G1 to Ga, Ga + 1 to Ga + b, Ga + b + 1 to Ga + b + c, and Ga + b + c + 1 to Ga + b + c of all the gate lines. + d) is connected to the first to fourth gate drivers 601, 602, 603, and 604, respectively. Of course, the present invention is not limited thereto, and the number of gate lines connected to the first to fourth gate drivers 601, 602, 603, and 604 may be different from each other. In this case, the first to fourth gate drivers 601, 602, 603, and 604 may be connected to at least two gate lines. In this embodiment, the plurality of gate lines are divided into four groups, and the gate lines of each group are respectively connected to the first to fourth gate drivers 601, 602, 603, and 604. The first to fourth gate drivers 601, 602, 603, and 604 may be sequentially driven to sequentially turn on the plurality of gate lines for one frame.

상기의 제 1 내지 제 4 제어 신호 발생부(701, 702, 703, 704)는 각기 제 1 내지 제 4 게이트 구동부(601, 602, 603, 604)에 접속되어 제 1 내지 제 4 게이트 구동부(601, 602, 603, 604)를 순차적으로 구동시킨다. 제 1 제어 신호 발생부(701)는 제 1 수직 동기 시작 신호(STV1)와 게이트 턴온 전압(Von) 및 게이트 턴오프 전압(Voff)을 인가 받아 제 1 시작 신호(STVP1)와 제 1 클럭 신호(CKV1) 및 제 1 반전된 클럭 신호(CKVB1)를 제 1 게이트 구동부(601)에 공급한다. 이를 통해 제 1 게이트 구동부(601)에 접속된 제 1 그룹의 게이트 라인(G1 내지 Ga)을 순차적으로 턴온시킨다. 제 2 제어 신호 발생부(702)는 제 2 수직 동기 시작 신호(STV2)와 게이트 턴온 전압(Von) 및 게이트 턴오프 전압(Voff)을 인가 받아 제 2 시작 신 호(STVP2)와 제 2 클럭 신호(CKV2) 및 제 2 반전된 클럭 신호(CKVB2)를 제 2 게이트 구동부(602)에 공급한다. 이를 통해 제 2 게이트 구동부(602)에 접속된 제 2 그룹의 게이트 라인(Ga+1 내지 Ga+b)을 순차적으로 턴온시킨다. 제 3 및 제 4 제어 신호 발생부(703, 704)도 앞선 설명과 동일하게 각기 제 3 및 제 4 수직 동기 시작 신호(STV3, STV4)와 게이트 턴온 전압(Von) 및 게이트 턴오프 전압(Voff)을 인가 받아 제 3 및 제 4 시작 신호(STVP3, STVP4)와 제 3 및 제 4 클럭 신호(CKV3, CKV4)와 제 3 및 제 4 반전된 클럭 신호(CKVB3, CKVB4)를 제 3 및 제 4 게이트 구동부(603, 604)에 공급한다. 이를 통해 제 3 및 제 4 게이트 구동부(603, 604)에 접속된 제 3 및 제 4 그룹의 게이트 라인(Ga+b+1 내지 Ga+b+c, Ga+b+c+1 내지 Ga+b+c+d)을 순차적으로 턴온시킨다. The first to fourth control signal generators 701, 702, 703, and 704 are connected to the first to fourth gate drivers 601, 602, 603, and 604, respectively, and the first to fourth gate driver 601, respectively. , 602, 603, and 604 are sequentially driven. The first control signal generator 701 receives the first vertical synchronization start signal STV1, the gate turn-on voltage Von, and the gate turn-off voltage Voff to receive the first start signal STVP1 and the first clock signal ( CKV1 and the first inverted clock signal CKVB1 are supplied to the first gate driver 601. As a result, the first group of gate lines G1 to Ga connected to the first gate driver 601 are sequentially turned on. The second control signal generator 702 receives the second vertical synchronization start signal STV2, the gate turn-on voltage Von, and the gate turn-off voltage Voff to receive the second start signal STVP2 and the second clock signal. CKV2 and the second inverted clock signal CKVB2 are supplied to the second gate driver 602. As a result, the second group of gate lines Ga + 1 to Ga + b connected to the second gate driver 602 are sequentially turned on. The third and fourth control signal generators 703 and 704 also have the third and fourth vertical synchronization start signals STV3 and STV4, the gate turn-on voltage Von, and the gate turn-off voltage Voff, respectively, as described above. The third and fourth start signals STVP3 and STVP4, the third and fourth clock signals CKV3 and CKV4, and the third and fourth inverted clock signals CKVB3 and CKVB4 are applied to the third and fourth gates. It supplies to the drive part 603,604. As a result, the third and fourth groups of gate lines Ga + b + 1 to Ga + b + c and Ga + b + c + 1 to Ga + b connected to the third and fourth gate drivers 603 and 604. Turn on + c + d) sequentially.

이와 같이 본 실시예에서는 게이트 라인을 4개의 그룹으로 분리하고 이들 각각을 4개의 게이트 구동부에 접속시켰다. 그리고, 4개의 게이트 구동부를 각기 다른 수직 동기 시작 신호를 통해 구동시켜, 게이트 구동부의 신호 딜레이에 의한 게이트 구동 신호(즉, 게이트 턴온 전압 신호)의 왜곡을 방지할 수 있다. Thus, in this embodiment, the gate lines were divided into four groups, and each of them was connected to four gate drivers. In addition, the four gate drivers may be driven through different vertical synchronization start signals to prevent distortion of the gate driving signal (ie, the gate turn-on voltage signal) caused by the signal delay of the gate driver.

상술한 바와 같이, 본 발명은 복수의 게이트 라인에 접속된 복수의 게이트 구동부를 각기 분할 구동시켜 게이트 구동부 내의 신호 딜레이에 의한 게이트 구동 신호의 왜곡을 방지할 수 있다. As described above, the present invention can prevent the distortion of the gate driving signal due to the signal delay in the gate driver by separately driving the plurality of gate drivers connected to the plurality of gate lines.

또한, 게이트 구동 신호의 왜곡을 방지하여 충전성 가로줄 및 고온 저주파 노이즈 현상등을 방지할 수 있다. In addition, the distortion of the gate driving signal may be prevented to prevent a charge line and a high temperature low frequency noise phenomenon.

또한, 복수의 신호 제어 발생부를 통해 복수의 게이트 구동부를 분할 구동 시킬 수 있다. In addition, the plurality of gate drivers may be dividedly driven by the plurality of signal control generators.

또한, 다수의 제어 신호를 생성하는 단일의 신호 제어 발생부을 통해 복수의 게이트 구동부를 분할 구동 시킬 수 있다. In addition, the plurality of gate drivers may be divided and driven through a single signal control generator that generates a plurality of control signals.

본 발명을 첨부 도면과 전술된 바람직한 실시예를 참조하여 설명하였으나, 본 발명은 그에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명을 다양하게 변형 및 수정할 수 있다. Although the invention has been described with reference to the accompanying drawings and the preferred embodiments described above, the invention is not limited thereto, but is defined by the claims that follow. Accordingly, one of ordinary skill in the art may variously modify and modify the present invention without departing from the spirit of the following claims.

Claims (12)

복수의 게이트 라인을 갖는 표시 패널;A display panel having a plurality of gate lines; 복수의 게이트 라인에 순차적으로 게이트 구동 전압 신호를 공급하고, 적어도 하나의 게이트 라인에 접속된 복수의 게이트 구동부;A plurality of gate drivers connected to at least one gate line, the gate driving voltage signals being sequentially supplied to the plurality of gate lines; 상기 복수의 게이트 구동부에 각기 시작 신호를 공급하여 상기 복수의 게이트 구동부를 각기 분할 구동시키는 적어도 하나의 제어 신호 발생부를 포함하는 표시 장치. And at least one control signal generator configured to supply a start signal to the plurality of gate drivers, respectively, to separately drive the plurality of gate drivers. 청구항 1에 있어서, The method according to claim 1, 상기의 제어 신호 발생부는 수직 동기 시작 신호, 게이트 턴온 전압 및 게이트 턴오프 전압에 따라 적어도 하나의 시작 신호와 클럭 신호 및 반전된 클럭 신호를 생성하는 표시 장치. And the control signal generator generates at least one start signal, a clock signal, and an inverted clock signal according to a vertical synchronization start signal, a gate turn on voltage, and a gate turn off voltage. 청구항 1에 있어서, The method according to claim 1, 상기 복수의 게이트 구동부의 개수와 상기 제어 신호 발생부의 개수가 동일한 표시 장치. A display device having the same number of gate drivers as those of the plurality of gate drivers. 청구항 1에 있어서,The method according to claim 1, 상기 복수의 게이트 구동부는 상기 복수의 게이트 라인 중 절반의 게이트 라인에 접속된 제 1 게이트 구동부와, 나머지 절반의 게이트 라인에 접속된 제 2 게이트 구동부를 포함하는 표시 장치. The plurality of gate drivers includes a first gate driver connected to half of the gate lines and a second gate driver connected to the other half of the gate lines. 청구항 4에 있어서, The method according to claim 4, 상기 제 1 및 제 2 게이트 구동부는 각기 제 1 및 제 2 제어 신호 발생부의 상기 제 1 및 제 2 시작 신호에 따라 구동하거나, 단일의 제어 신호 발생부의 제 1 및 제 2 시작 신호에 따라 구동하는 표시 장치. A display in which the first and second gate drivers are driven according to the first and second start signals of the first and second control signal generators, respectively, or driven according to the first and second start signals of a single control signal generator. Device. 청구항 4에 있어서, The method according to claim 4, 상기 제 1 및 제 2 게이트 구동부는 1/2 프레임 동안 상기 게이트 구동 전압 신호를 상기 게이트 라인들에 공급하는 표시 장치. And the first and second gate drivers supply the gate driving voltage signal to the gate lines for 1/2 frame. 청구항 4에 있어서, The method according to claim 4, 상기 제 1 및 제 2 게이트 구동부는 순차적으로 동작하는 표시 장치. And the first and second gate drivers are sequentially operated. 청구항 1에 있어서, The method according to claim 1, 상기 복수의 게이트 구동부는 상기 표시 패널의 일측 영역에 마련된 표시 장치. The display device of claim 1, wherein the gate driver is provided in one region of the display panel. 청구항 1에 있어서, The method according to claim 1, 상기 제어 신호 발생부는 인쇄 회로 기판 상에 마련되고, 상기 인쇄 회로 기판은 상기 복수의 게이트 구동부와 전기적으로 접속된 표시 장치. And the control signal generator is provided on a printed circuit board, and the printed circuit board is electrically connected to the plurality of gate drivers. 복수의 게이트 라인과, 상기 게이트 라인과 접속된 복수의 박막 트랜지스터와, 상기 박막 트랜지스터와 접속된 화소 전극이 마련된 상부 기판과, 상기 화소 전극과 대응하는 공통 전극이 마련된 하부 기판과, 상기 상부 기판과 하부 기판 사이에 마련된 액정층을 포함하는 표시 패널;A lower substrate provided with a plurality of gate lines, a plurality of thin film transistors connected to the gate lines, a pixel substrate connected with the thin film transistors, a lower substrate provided with a common electrode corresponding to the pixel electrodes, A display panel including a liquid crystal layer between the lower substrates; 적어도 하나의 게이트 라인에 접속되어 게이트 라인에 게이트 구동 전압 신호를 공급하는 복수의 게이트 구동부;A plurality of gate drivers connected to at least one gate line to supply a gate driving voltage signal to the gate lines; 상기 복수의 게이트 구동부를 각기 구동시키기 위한 시작 신호를 상기 복수의 게이트 구동부에 각기 공급하는 제어 신호 발생부가 마련된 인쇄 회로 기판;A printed circuit board provided with a control signal generator for supplying start signals for driving the plurality of gate drivers respectively to the plurality of gate drivers; 상기 표시 패널 하측에 마련된 광원을 포함하는 표시 장치. And a light source disposed under the display panel. 청구항 10에 있어서, The method according to claim 10, 상기 복수의 게이트 구동부는 상기 하부 기판 또는 상기 인쇄 회로 기판 상에 마련된 표시 장치. And the gate drivers are provided on the lower substrate or the printed circuit board. 복수의 게이트 라인을 두개 이상의 게이트 라인을 포함하는 다수의 게이트 라인 그룹으로 분리하고, 각 게이트 라인 그룹에 접속된 다수의 게이트 구동부를 갖는 표시 패널을 마련하는 단계;Separating a plurality of gate lines into a plurality of gate line groups including two or more gate lines, and providing a display panel having a plurality of gate drivers connected to each gate line group; 상기 다수의 게이트 구동부를 구동시키기 위한 시작 신호를 순차적으로 공급하여 상기 복수의 게이트 라인에 게이트 구동 전압 신호를 공급하는 단계를 포함하는 표시 장치의 구동 방법.And sequentially supplying start signals for driving the plurality of gate drivers to supply gate driving voltage signals to the plurality of gate lines.
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