KR20070120221A

KR20070120221A - 소스 드라이버의 출력 회로 및 방법

Info

Publication number: KR20070120221A
Application number: KR1020060054684A
Authority: KR
Inventors: 김형태; 백승환
Original assignee: 삼성전자주식회사
Priority date: 2006-06-19
Filing date: 2006-06-19
Publication date: 2007-12-24
Also published as: US20070290983A1; KR100795687B1

Abstract

슬루 레이트(slew rate)를 조절할 수 있는 소스 드라이버의 출력 회로가 개시된다. 소스 드라이버의 출력 회로는 제1 버퍼, 제2 버퍼, 쉐어링 신호 생성부, 제1 스위치, 제2 스위치, 쉐어링 스위치를 포함한다. 쉐어링 신호 생성부는 제1 버퍼의 출력 전압과 제2 버퍼의 출력 전압이 기준 레벨에 도달할 때 비활성화되는 쉐어링 신호를 생성한다.

Description

소스 드라이버의 출력 회로 및 방법{Output circuit and method of source driver}

도 1은 통상적인 소스 드라이버의 출력 회로를 나타내는 도면이다.

도 2는 도 1의 소스 드라이버의 출력 회로의 동작을 설명하는 타이밍도이다.

도 3은 하나의 출력 전압(OUT1)에 연결되는 박막 트랜지스터형 액정 표시 장치의 패널을 모델링 한 것이다.

도 4a 및 도 4b는 본 발명의 실시예에 따른 소스 드라이버의 출력 회로를 나타낸다.

도 5는 본 발명의 실시예에 따른 소스 드라이버의 출력 회로에서 도 4b의 쉐어링 신호 생성부가 없을 때의 쉐어링 신호(SH)와 스위칭 신호(S)에 응답하는 제1 서브 전압(Vs1)과 제2 서브 전압(vs2)와 제1 출력 전압(OUT1)과 제2 출력 전압(OUT2)의 타이밍도이다.

도 6은 도 4b의 쉐어링 신호 생성부가 있을 때 쉐어링 신호(SH)와 스위칭 신호(S)에 응답하는 제1 서브 전압(Vs1)과 제2 서브 전압(vs2)와 제1 출력 전압(OUT1)과 제2 출력 전압(OUT2)의 타이밍도이다.

도 7은 본 발명의 실시예에 따른 소스 드라이버의 출력회로에서 버퍼의 바이어스 레벨에 따른 슬루 레이트의 변화를 보여주는 타이밍도이다.

도 8a는 은 기존의 소스 드라이버의 출력 회로의 파워 노드에 나타나는 노이즈와 본 발명의 실시예에 따른 소스 드라이버의 출력 회로의 파워 노드에 나타나는 노이즈를 시뮬레이션 한 것이다.

도 8b는 기존의 소스 드라이버의 출력 회로에 나타나는 EMI와 본 발명의 실시예에 따른 소스 드라이버의 출력 회로에 나타나는 EMI를 시뮬레이션 한 것이다.

도 9는 본 발명의 실시예에 따른 소스 드라이버의 출력 회로를 포함하는 액정 디스플레이 장치를 나타내는 블록도이다.

<도면의 주요 부분에 대한 부호 설명>

410 : 제1 버퍼 420 : 제2 버퍼

430 : 쉐어링 신호 생성부 440 : 제1 스위치

450 : 제2 스위치 460 : 쉐어링 스위치

본 발명은 박막 트랜지스터(Thin Film Transistor: TFT)형 액정 표시 장치(Liquid Crystal Display: LCD)에 관한 것으로, 보다 상세하게는, 액정 표시 장치의 소스 드라이버의 출력 회로에 관한 것이다.

일반적으로 액정 표시 장치의 패널을 구동하기 위해서 액정 표시 장치 드라 이버는 게이트 라인들(또는 로우 라인들)을 구동하기 위한 게이트 드라이버와 소스 라인들(또는 칼럼 라인들)을 구동하기 위한 소스 드라이버를 포함한다. 게이트 드라이버가 액정 표시 장치에 고전압을 인가하여 박막 트랜지스터를 턴 온 상태로 만들어 주면, 소스 드라이버는 색을 표시하기 위한 소스 구동 신호를 각 소스 라인에 인가함으로써 액정 표시 장치에 화면이 표시된다.

색을 표시하기 위한 소스 구동 신호를 패널(미도시)로 공급하기 위하여 소스 드라이버의 출력 회로(100)는 입력 전압(Vin1)을 수신한다. 이 때, 입력 전압(Vin1)은 한 번은 높은 전압으로, 한 번은 낮은 전압으로 입력된다. 즉, 소정의 전압을 기준으로 하여 한 번은 기준 전압보다 높은 전압으로, 한 번은 기준 전압보다 낮은 전압으로 입력된다. 이는 액정 표시 장치에 주입되는 액정의 물질 특성이 나빠지는 것을 방지하기 위해서이다. 소스 드라이버 출력 회로(100)로 입력된 입력 전압(Vin1)은 전압 발생 장치(110)로 인가된다. 전압 발생 장치(110)로는 보통 볼티지 팔로우어(voltage follower)가 사용된다. 소스 드라이버 출력 회로(100) 입력되는 입력되는 입력 전압(Vin1)은 보통 적은 전류량을 가지므로 볼티지 팔로우어(110)를 이용하여 동일한 전압 레벨을 가지면서도 많은 전류량을 가지는 전압으로 변환된다.

볼티지 팔로우어(110)에서 출력된 전압은 스위치(120)를 통과하여 출력 전압(OUT1)으로 발생된다. 이 때, 스위치(120)는 입력 전압(Vin1)의 레벨이 변화될 때 잠시동안 입력 전압(Vin1)을 출력하지 못 하도록 턴 오프된다. 입력 전 압(Vin1)의 레벨이 급격히 변화되면 출력 전압(OUT1)도 급격히 변화되고, 이러한 변화는 패널(미도시)에 영향을 미쳐 영상에 잡음이 발생하거나 흔들리게 된다. 이러한 잡음이나 영상의 흔들림을 방지하기 위하여 스위치(120)는 입력 전압의 레벨이 변화될 때 잠시동안 턴 오프 되는 것이다.

스위치(120)는 제어 신호(SW1)를 게이트로 수신하여 턴 온 또는 턴 오프되는 엔모스 트랜지스터와 반전 제어 신호(SWB1)를 게이트로 수신하여 턴 온 또는 턴 오프되는 엔모스 트랜지스터로 구성된다.

패널(300)은 저항들(R1, R2, R3)과 커패시터들(C1, C2, C3)로 이루어지는데 각각의 저항들(R1, R2, R3)은 서로 다른 저항 값을 가지며, 각각의 커패시터들(C1, C2, C3)도 서로 다른 커패시턴스를 가진다. 패널(300)로 입력된 입력 전압(Vin1)이 서로 다른 저항들(R1, R2, R3)의 저항 값과 커패시턴스에 의하여 커패시터들(C1, C2, C3)에 충전된다. 커패시터들(C1, C2, C3)에 충전되는 서로 다른 전하량에 의하여 색상이 달라지게 된다.

그런데, 박막 트랜지스터형 액정 표시장치가 당면한 문제점 중의 하나가 출력 회로에서 순간적인 전류 증가로 인한 EMI(electromagnetic interference)문제와 소스 드라이버로부터 패널로 입력되는 신호의 슬루 레이트(slew rate) 문제이다.

상기 문제점을 해결하기 위한 본 발명의 제1 목적은 슬루 레이트(slew rate) 를 조절할 수 있는 소스 드라이버의 출력 회로를 제공하는 데 있다.

본 발명의 제2 목적은 슬루 레이트를 조절할 수 있는 소스드라이버의 출력 방법을 제공하는데 있다.

본 발며의 제3 목적은 슬루 레이트를 조절할 수 있는 소스 드라이버의 출력 회로를 포함하는 액정 디스플레이 장치를 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 소스 드라이버의 출력 회로는 제1 전압을 인가받아 제1 서브 전압을 출력하는 제1 버퍼, 상기 제1 전압과 상보적인 제2 전압을 인가 받아 상기 제1 서브 전압과 상보적인 제2 서브 전압을 출력하는 제2 버퍼, 상기 제1 서브 전압 및 상기 제2 서브 전압의 레벨의 변화 시점에 동기되어 활성화되고, 상기 제1 서브 전압 및 상기 제2 서브 전압이 기준 레벨에 도달할 때 비활성화되는 쉐어링 신호를 생성하는 쉐어링 신호 생성부, 상기 제1 버퍼의 출력단을 제1 출력 라인에 연결 또는 차단시키는 제1 스위치, 상기 제2 버퍼의 출력단을 제2 출력 라인에 연결 또는 차단시키는 제2 스위치 및 상기 제1 및 제2 스위치가 차단될 때, 상기 쉐어링 신호에 응답하여 상기 제1 출력 라인과 상기 제2 출력 라인을 연결시키는 쉐어링 스위치를 포함한다.

실시예에서, 상기 제1 버퍼 및 상기 제2 버퍼는 볼티지 팔로우어(voltage follower) 타입의 증폭기로 구성될 수 있다.

실시예에서, 상기 제1 서브 전압 및 제2 서브 전압의 기준 레벨은 상기 제1 서브 전압 및 제2 서브 전압의 하프 레벨(half level)일 수 있다.

실시예에서, 상기 쉐어링 신호의 비활성화 되는 타이밍은 상기 증폭기의 바이어스 레벨에 의하여 조절할 수 있다.

실시예에서, 상기 쉐어링 신호 생성부는 상기 제1 서브 전압 및 상기 제2 서브 전압을 비교하여 그 결과를 출력하는 비교기 및 상기 비교기의 출력과 외부 클럭 신호를 입력 받아 상기 쉐어링 신호와 상기 쉐어링 신호의 반전 신호를 출력하는 논리회로를 포함할 수 있다. 상기 논리 회로는 상기 쉐어링 신호의 반전 신호을 출력하는 낸드 게이트(NAND gate)일 수 있다. 상기 논리 회로는 상기 낸드 게이트의 출력을 반전시켜 상기 쉐어링 신호를 출력하는 제3 버퍼를 포함할 수 있다.

실시예에서, 상기 제1 스위치 및 상기 제2 스위치는 모두 p형 MOSFET 및 n형 MOSFET로 구성되는 트랜스미션 게이트일 수 있다.

상기 쉐어링 스위치는 p형 MOSFET 및 n형 MOSFET로 구성되는 트랜스미션 게이트일 수 있다.

본 발명의 실시예에 따른 소스 드라이버의 출력 방법은 제1 전압을 인가받아 제1 서브 전압을 출력하는 단계, 상기 제1 전압과 상보적인 제2 전압을 인가받아 상기 제1 서브 전압과 상보적인 제2 서브 전압을 출력하는 단계, 상기 제1 서브 전압 및 상기 제2 서브 전압의 레벨의 변화 시점에 동기되어 활성화 되고, 상기 제1 서브 전압 및 상기 제2 서브 전압이 기준 레벨에 도달할 때 비활성화되는 쉐어링 신호를 생성하는 단계, 상기 제1 서브 전압을 제1 출력 라인에 공급 또는 차단시키는 단계, 상기 제2 서브 전압을 제2 출력 라인에 공급 또는 차단시키는 단계 및 상기 제1 서브 전압 및 상기 제2 서브 전압이 차단될 때, 상기 쉐어링 신호에 응답하 여 상기 제1 출력 라인과 상기 제2 출력 라인을 전기적으로 연결시키는 단계를 포함한다.

실시예에서, 상기 제1 서브 전압 및 제2 서브 전압을 출력하는 단계는 모두 볼티지 팔로우어(voltage follower) 형태의 증폭기에 의하여 이루어 질 수 있다.

실시예에서, 상기 쉐어링 신호의 비활성화 시점은 상기 증폭기의 바이어스 레벨로 조절할 수 있다.

실시예에서, 상기 제1 서브 전압 및 제2 서브 전압의 기준 레벨은 상기 제1 서브 전압 및 제2 서브 전압의 해프 레벨(half level)일 수 있다.

실시예에서, 상기 쉐어링 신호를 생성하는 단계는 상기 제1 서브 전압 및 상기 제2 서브 전압을 비교하여 그 결과를 출력하는 단계 및 상기 비교된 출력과 외부 클럭 신호를 입력 받아 상기 쉐어링 신호와 상기 쉐어링 신호의 반전 신호를 출력하는 단계를 포함할 수 있다.

본 발명의 실시예에 따른 소스 드라이버의 출력 회로를 포함하는 액정 디스플레이 장치는 복수개의 게이트 라인들과 복수개의 데이터 라인들을 포함하는 액정 디스플레이 패널, 상기 액정 디스플레이 패널의 게이트 라인들을 구동하기 위한 게이트 드라이버 및 상기 액정 디스플레이 패널의 데이터 라인들을 구동하기 위한 소스 드라이버를 포함한다. 상기 소스 드라이버는 제1 전압을 인가받아 제1 서브 전압을 출력하는 제1 버퍼, 상기 제1 전압과 상보적인 제2 전압을 인가 받아 상기 제1 서브 전압과 상보적인 제2 서브 전압을 출력하는 제2 버퍼, 상기 제1 서브 전압 및 상기 제2 서브 전압의 레벨의 변화 시점에 동기되어 활성화되고, 상기 제1 서브 전압 및 상기 제2 서브 전압이 기준 레벨에 도달할 때 비활성화되는 쉐어링 신호를 생성하는 쉐어링 신호 생성부 상기 제1 버퍼의 출력단을 제1 출력 라인에 연결 또는 차단시키는 제1 스위치 상기 제2 버퍼의 출력단을 제2 출력 라인에 연결 또는 차단시키는 제2 스위치 및 상기 제1 및 제2 스위치가 차단될 때, 상기 쉐어링 신호에 응답하여 상기 제1 출력 라인과 상기 제2 출력 라인을 연결시키는 쉐어링 스위치를 포함한다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 4a 및 도 4b를 참조하면, 본 발명의 실시예에 따른 소스 드라이버의 출력 회로는 제1 버퍼(410), 제2 버퍼(420), 쉐어링 신호 생성부(430), 제1 스위치(440), 제2 스위치(450) 및 쉐어링 스위치(460)를 포함한다. 제1 버퍼(410), 제 2 버퍼(420), 제1 스위치(430) 및 제2 스위치(440)는 N 비트 디지털 데이터를 처리하는 소스 드라이버의 출력 회로 중 설명의 편의 상 2 개만을 설명한다. 즉, N 비트 소스 드라이버 출력 회로에는 제1 버퍼(410), 제2 버퍼(420), 제1 스위치(430) 및 제2 스위치(440)는 각각 N 개씩 있다. 쉐어링 스위치(460)는 실시예에 따라 달리 구현될 수 있다.

제1 버퍼(410)는 V1 전압을 인가받아 Vs1 전압을 출력한다. 제2 버퍼(420)는 V2 전압을 인가받아 Vs2 전압을 출력한다. 여기서 제1 버퍼(410)와 제2 버퍼(420)는 모두 이득이 1인 버퍼, 즉 볼티지 팔로우어 타입의 증폭기이다. 그러므로, V1 전압의 크기와 Vs1 전압의 크기는 동일하다. V2 전압의 크기와 Vs2 전압의 크기도 동일하다.

제1 스위치(440)와 제2 스위치(450)는 인가되는 신호(S, SB)에 응답하여 각각 Vs1 전압과 Vs2 전압을 제1 출력라인과 제2 출력라인에 연결 또는 차단시킨다. 제1 스위치(440)와 제2 스위치(450)는 p형 MOSFET와 n형 MOSFET로 구성되는 트랜스미션 게이트이다. 스위치들의 p형 MOSFET에는 SB 신호가 인가되고 n형 MOSFET에는 SB 신호가 인가된다. S 신호는 쉐어링 신호의 반전 신호인 SHB 신호와 같고 SB 신호는 쉐어링 신호인 SH 신호와 같다.

쉐어링 신호 생성부(430)는 비교기(431)와 논리 회로(433)를 포함한다. 비교기(431)는 Vs1 전압과 Vs2 전압을 입력받아 양 전압의 크기를 비교하여 논리 '1'또는 논리 '0'을 출력한다. 도 4b를 참조하면, Vs1 전압과 Vs2 전압은 비교기의 양의 단자와 음의 단자 어느 쪽으로 입력되어도 출력은 변화가 없다. 논리 회 로(433)는 비교기(431)의 출력과 외부 클럭신호(CLK)를 입력 받아 쉐어링 신호(SH)와 쉐어링 신호의 반전 신호(SHB)를 출력한다. 논리 회로(433)는 낸드(NAND) 게이트(435)와 버퍼(437)를 포함한다. 낸드 게이트(435)는 반전된 쉐어링 신호(SHB)를 출력하고 버퍼(437)는 인버터로서 반전된 쉐어링 신호(SHB)를 반전하여 쉐어링 신호(SH)를 출력한다.

쉐어링 스위치(460)는 제1 스위치(440) 및 제2 스위치(450)가 모두 차단될 때 제1 출력 라인과 제2 출력라인을 전기적으로 연결한다.

도 5는 본 발명의 실시예에 따른 소스 드라이버의 출력 회로에서 도 4b의 쉐어링 신호 생성부(430)가 없을 때의 쉐어링 신호(SH)와 스위칭 신호(S)에 응답하는 제1 서브 전압(Vs1)과 제2 서브 전압(vs2)와 제1 출력 전압(OUT1)과 제2 출력 전압(OUT2)의 타이밍도이다. 도 5에서도 스위칭 신호(S)와 쉐어링 신호(SH)는 서로 상보적인 신호이다.

설명의 편의를 위하여 도 4a 및 도 4b를 참조하여 도 5를 설명한다.

T1 시간에 스위칭 신호(S)는 논리 '1'상태이고 있고 쉐어링 신호(SH)는 논리 '0' 상태이다. 그러므로 제1 스위치(440) 및 제2 스위치(450)는 모두 닫혀 있고 Vs1 전압과 Vs2 전압은 각각 제1 출력 라인과 제2 출력라인을 통하여 제1 출력 전압과(OUT1)과 제2 출력 전압(OUT2)으로 나타난다. 즉 제1 출력에 나타나는 전압은 Vs1이고 제2 출력에 나타나는 전압은 Vs2이다. P1 구간에도 이 상태가 계속된다.

T2 시간에 Vs1 전압과 Vs2 전압의 레벨이 변하면, 스위칭 신호(S)는 논리 '0'으로 변하게 된다. 그러면, 제1 스위치(440)과 제2 스위치(450)는 모두 열리게 되어 Vs1 전압과 Vs2 전압이 각각 제1 출력 라인과 제2 출력라인에서 끊기게 된다. 이 때, Vs1 전압과 Vs2 전압은 각각 기생 커패시턴스에 의하여 제1 출력 라인과 제2 출력 라인에 저장된다. 이 때, 스위칭 신호(S)와 상보적인 쉐어링 신호(SH)는 논리 '1'로 변하게 된다. 따라서, 쉐어링 스위치(460)는 닫히게 되어 제1 출력라인과 제 2 출력라인이 전기적으로 연결되게 된다. 그러면 제1 출력라인과 제2 출력라인 각각에 저장되어 있던 전압들이 서로 차지(charge)를 공유하고 이 값들이 제1 출력전압(OUT1)과 제2 출력전압(OUT2)으로 출력된다. 이 상태는 P2 구간 동안 계속된다. 따라서 P2 구간에서 제1 출력전압(OUT1)과 제2 출력 전압(OUT2)은 Vs1 전압과 Vs2 전압을 따라가지 못하고 서로 만나게 된다.

T3 시간에 스위칭 신호(S)는 논리 '1'상태로 변하게 되고 쉐어링 신호(SH)는 논리 '0'으로 변한다. 그러면, Vs1 전압과 Vs2 전압은 각각 제1 출력라인과 제2 출력라인에 연결되어 기생 커패시턴스에 의하여 저장되어 있던 제1 출력 전압(OUT1)과 제2 출력 전압(OUT2)과 전기적으로 단락되게 된다. 그러면 제1 출력 전압(OUT1)과 제2 출력 전압(OUT2)의 출력 레벨이 매우 급하게 목표 레벨에 도달하게 되어 노이즈(noise)가 발생하게 되고 오동작 및 파워 리플(power ripple)이 발생한다. 이는 피크 커런트(peak current)의 증가로 인하여 EMI 악화로 나타난다. T3 시간에 이러한 문제점이 발생하는 것은 제1 버퍼(410) 및 제2 버퍼(420)로 사용되는 증폭기의 슬루 레이(slew rate)보다 쉐어링 신호(SH)의 토글링 펄스(toggling pulse)가 길기 때문이다. 즉, T3 시간에 증폭기의 슬루 동작은 끝이나서 증폭기의 출력(Vs1, Vs2)은 목표 전압에 이미 도달하여 있다. 이 때 쉐어링 신호(SH)의 하 강 에지에서 스위치들(440, 450)이 연결되면 이 출력 레벨이 그대로 출력되는 것이다.

상기의 문제점을 방지하기 위하여 본 발명의 실시예에 따른 소스 드라이버의 출력 회로는 도 4b의 쉐어링 신호 생성부를 구비한다.

도 6은 도 4b의 쉐어링 신호 생성부(430)가 있을 때 쉐어링 신호(SH)와 스위칭 신호(S)에 응답하는 제1 서브 전압(Vs1)과 제2 서브 전압(vs2)와 제1 출력 전압(OUT1)과 제2 출력 전압(OUT2)의 타이밍도이다.

설명의 편의를 위하여 도 4a 및 도 4b를 참조하여 도 6을 설명한다. 도 5에서와 마찬가지로 스위칭 신호(S)와 쉐어링 신호(SH)는 서로 상보적인 신호이다.

T2 시간에 Vs1 전압과 Vs2 전압의 레벨이 변하면, 스위칭 신호(S)는 논리 '0'으로 변하게 된다. 그러면, 제1 스위치(440)과 제2 스위치(450)는 모두 열리게 되어 Vs1 전압과 Vs2 전압이 각각 제1 출력 라인과 제2 출력라인에서 끊기게 된다. 이 때, Vs1 전압과 Vs2 전압은 각각 기생 커패시턴스에 의하여 제1 출력 라인과 제2 출력 라인에 저장된다. 이 때, 스위칭 신호(S)와 상보적인 쉐어링 신호(SH)는 논리 '1'로 변하게 된다. 따라서, 쉐어링 스위치(460)는 닫히게 되어 제1 출력라 인과 제 2 출력라인이 전기적으로 연결되게 된다. 그러면 제1 출력라인과 제2 출력라인 각각에 저장되어 있던 전압들이 서로 차지(charge)를 공유하고 이 값들이 제1 출력전압(OUT1)과 제2 출력전압(OUT2)으로 출력된다. 이 상태는 P2 구간 동안 계속된다. 따라서 P2 구간에서 제1 출력전압(OUT1)과 제2 출력 전압(OUT2)은 Vs1 전압과 Vs2 전압을 따라가지 못하고 서로 만나게 된다. 그런데 P1 구간과 P2 구간에서 쉐어링 신호 생성부(430)의 동작을 살펴보자. Vs1이 비교기의 양의 단자로 입력되고 Vs2가 비교기의 음의 단자로 입력되면 P1 구간과 P2 구간에서 비교기(431)의 출력은 논리 '1'이 된다. 이 때 논리 회로(433)의 낸드 게이트(435)에는 외부 클럭 신호(CLK)와 비교기(431)의 출력이 입력된다. 그러므로, 쉐어링 신호는 외부 클럭(CLK)이나 비교기(431)의 출력중 어느 하나가 논리 '0'이 되면 논리 '0'으로 변하게 된다.

T3 시간에 Vs1과 Vs2의 크기가 서로 역전되므로 쉐어링 신호(SH)는 논리 '0'으로 변하게 된다. 그러면 쉐어링 스위치(460)는 열리게 되고 제1 스위치(440) 및 제2 스위치(450)는 닫히게 된다. 이 때 제1 출력라인과 제2 출력라인에는 다시 Vs1 전압과 Vs2 전압이 연결되게 된다. 따라서, 쉐어링 스위치(460)를 열기전에 제1 출력 전압(OUT1)과 제2 출력전압(OUT2)의 전압 레벨은 각각 쉐어링 스위치(460)를 닫은 직후의 Vs1과 Vs2의 전압레벨과 거의 비슷하다. 그러므로 도 5에서와 같이 전압 레벨이 서로 달라서 발생하는 순간적인 피크 커런트를 줄여 EMI의 발생을 감소시킬 수 있다. 또한 출력 버퍼(410, 420)가 동시에 동작범위의 최대값에서 동작할 때 발생하는 노이즈 또한 감소시킬 수 있다.

도 7은 본 발명의 실시예에 따른 소스 드라이버의 출력회로에서 버퍼(410, 420)의 바이어스 레벨에 따른 슬루 레이트의 변화를 보여주는 타이밍도이다.

도 7을 참조하면, 본 발명의 실시예에 따른 버퍼의 슬루 레이트는 버퍼의 바이어스 레벨을 조절하여 쉐어링 스위치(460)의 오프(off) 타이밍을 조절할 수 있다.

도 8a를 참조하면 본 발명의 실시예에 따른 소스 드라이버의 출력 회로는 노이즈가 상당히 감소하였음을 알 수 있다.

도 8b를 참조하면 본 발명의 실시예에 따른 소스 드라이버의 출력 회로순간적인 전류의 증가를 막아 EMI가 상당히 감소한 것을 알 수 있다.

도 9를 참조하면, 본 발명의 실시예에 따른 소스 드라이버의 출력 회로를 포함하는 액정 디스플레이 장치는 소스 드라이버(910), 게이트 드라이버(920) 및 액정 디스플레이 패널(930)을 포함한다.

상술한 바와 같이 소스 드라이버(810)는 도 4a와 도 4b의 출력회로를 포함한 다. 물론, 2 개의 버퍼 및 2 개의 스위치 만을 포함하는 것이 아니라 소스 드라이버의 채널의 수와 같은 버퍼 및 스위치를 포함하여 구성된다. 쉐어링 신호 생성부는 실시예에 따라서

하나를 포함하여 쉐어링 신호를 생성할 수 있다.

상술한 바와 같이, 본 발명의 실시예에 따른 소스 드라이버의 출력 회로 및 출력 방법 및 상기 출력 회로를 포함한 액정 디스플레이 장치는 슬루 레이트를 조절할 수 있고 피크 커런트를 감소 시켜 EMI의 영향을 감소시킬 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

제1 전압을 인가받아 제1 서브 전압을 출력하는 제1 버퍼;

상기 제1 전압과 상보적인 제2 전압을 인가 받아 상기 제1 서브 전압과 상보적인 제2 서브 전압을 출력하는 제2 버퍼;

상기 제1 서브 전압 및 상기 제2 서브 전압의 레벨의 변화 시점에 동기되어 활성화되고, 상기 제1 서브 전압 및 상기 제2 서브 전압이 기준 레벨에 도달할 때 비활성화되는 쉐어링 신호를 생성하는 쉐어링 신호 생성부;

상기 제1 버퍼의 출력단을 제1 출력 라인에 연결 또는 차단시키는 제1 스위치;

상기 제2 버퍼의 출력단을 제2 출력 라인에 연결 또는 차단시키는 제2 스위치; 및

상기 제1 및 제2 스위치가 차단될 때, 상기 쉐어링 신호에 응답하여 상기 제1 출력 라인과 상기 제2 출력 라인을 연결시키는 쉐어링 스위치를 포함하는 소스 드라이버의 출력 회로.
제 1 항에 있어서, 상기 제1 버퍼 및 상기 제2 버퍼는 볼티지 팔로우어(voltage follower) 타입의 증폭기로 구성되는 것을 특징으로 하는 소스 드라이버의 출력 회로.
제 1 항에 있어서, 상기 제1 서브 전압 및 제2 서브 전압의 기준 레벨은 상기 제1 서브 전압 및 제2 서브 전압의 하프 레벨(half level)인 것을 특징으로 하는 소스 드라이버의 출력 회로.
제 3 항에 있어서, 상기 쉐어링 신호의 비활성화 되는 타이밍은 상기 증폭기의 바이어스 레벨에 의하여 조절되는 것을 특징으로 하는 소스 드라이버의 출력 회로.
제 1 항에 있어서, 상기 쉐어링 신호 생성부는,

상기 제1 서브 전압 및 상기 제2 서브 전압을 비교하여 그 결과를 출력하는 비교기; 및

상기 비교기의 출력과 외부 클럭 신호를 입력 받아 상기 쉐어링 신호와 상기 쉐어링 신호의 반전 신호를 출력하는 논리회로를 포함하는 것을 특징으로 하는 소스 드라이버의 출력 회로.
제 5 항에 있어서, 상기 논리 회로는 상기 쉐어링 신호의 반전 신호을 출력하는 낸드 게이트(NAND gate)를 포함하는 것을 특징으로 하는 소스 드라이버의 출력 회로.
제 6 항에 있어서, 상기 낸드 게이트의 출력을 반전시켜 상기 쉐어링 신호 를 출력하는 제3 버퍼를 포함하는 것을 특징으로 하는 소스 드라이버의 출력 회로.
제 7 항에 있어서, 상기 제1 스위치와 상기 제2 스위치는 모두 상기 쉐어링 신호와 상기 쉐어링 신호의 반전 신호에 의하여 컨트롤 되는 것을 특징으로 하는 소스 드라이버의 출력 회로.
제 8 항에 있어서, 상기 제1 스위치 및 상기 제2 스위치는 모두 p형 MOSFET 및 n형 MOSFET로 구성되는 트랜스미션 게이트인 것을 특징으로 하는 소스 드라이버의 출력 회로.
제 1 항에 있어서, 상기 쉐어링 스위치는 p형 MOSFET 및 n형 MOSFET로 구성되는 트랜스미션 게이트인 것을 특징으로 하는 소스 드라이버의 출력 회로.
제1 전압을 인가받아 제1 서브 전압을 출력하는 단계;

상기 제1 전압과 상보적인 제2 전압을 인가받아 상기 제1 서브 전압과 상보적인 제2 서브 전압을 출력하는 단계;

상기 제1 서브 전압 및 상기 제2 서브 전압의 레벨의 변화 시점에 동기되어 활성화 되고, 상기 제1 서브 전압 및 상기 제2 서브 전압이 기준 레벨에 도달할 때 비활성화되는 쉐어링 신호를 생성하는 단계;

상기 제1 서브 전압을 제1 출력 라인에 공급 또는 차단시키는 단계;

상기 제2 서브 전압을 제2 출력 라인에 공급 또는 차단시키는 단계; 및

상기 제1 서브 전압 및 상기 제2 서브 전압이 차단될 때, 상기 쉐어링 신호에 응답하여 상기 제1 출력 라인과 상기 제2 출력 라인을 전기적으로 연결시키는 단계를 포함하는 소스 드라이버의 출력 방법.
제 11 항에 있어서, 상기 제1 서브 전압 및 제2 서브 전압을 출력하는 단계는 모두 볼티지 팔로우어(voltage follower) 형태의 증폭기에 의하여 이루어지는 것을 특징으로 하는 소스 드라이버의 출력 방법.
제 12 항에 있어서, 상기 쉐어링 신호의 비활성화 시점은 상기 증폭기의 바이어스 레벨로 조절하는 것을 특징으로 하는 소스 드라이버의 출력 방법.
제 11 항에 있어서, 상기 제1 서브 전압 및 제2 서브 전압의 기준 레벨은 상기 제1 서브 전압 및 제2 서브 전압의 해프 레벨(half level)인 것을 특징으로 하는 소스 드라이버의 출력 방법.
제 11 항에 있어서, 상기 쉐어링 신호를 생성하는 단계는,

상기 제1 서브 전압 및 상기 제2 서브 전압을 비교하여 그 결과를 출력하는 단계; 및

상기 비교된 출력과 외부 클럭 신호를 입력 받아 상기 쉐어링 신호와 상기 쉐어링 신호의 반전 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 소스 드라이버의 출력 방법.
복수개의 게이트 라인들과 복수개의 데이터 라인들을 포함하는 액정 디스플레이 패널;

상기 액정 디스플레이 패널의 게이트 라인들을 구동하기 위한 게이트 드라이버;

상기 액정 디스플레이 패널의 데이터 라인들을 구동하기 위한 소스 드라이버를 포함하고, 상기 소스 드라이버는,

제1 전압을 인가받아 제1 서브 전압을 출력하는 제1 버퍼;

상기 제1 전압과 상보적인 제2 전압을 인가 받아 상기 제1 서브 전압과 상보적인 제2 서브 전압을 출력하는 제2 버퍼;

상기 제1 서브 전압 및 상기 제2 서브 전압의 레벨의 변화 시점에 동기되어 활성화되고, 상기 제1 서브 전압 및 상기 제2 서브 전압이 기준 레벨에 도달할 때 비활성화되는 쉐어링 신호를 생성하는 쉐어링 신호 생성부;

상기 제1 버퍼의 출력단을 제1 출력 라인에 연결 또는 차단시키는 제1 스위치;

상기 제2 버퍼의 출력단을 제2 출력 라인에 연결 또는 차단시키는 제2 스위치; 및

상기 제1 및 제2 스위치가 차단될 때, 상기 쉐어링 신호에 응답하여 상기 제 1 출력 라인과 상기 제2 출력 라인을 연결시키는 쉐어링 스위치를 포함하는 액정 디스플레이 장치.
제 16 항에 있어서, 상기 제1 버퍼 및 상기 제2 버퍼는 볼티지 팔로우어(voltage follower) 형태의 증폭기로 구성되는 것을 특징으로 하는 액정 디스플레이 장치.
제 17 항에 있어서, 상기 쉐어링 신호의 비활성화 타이밍은 상기 증폭기의 바이어스 레벨에 의하여 조절하는 것을 특징으로 하는 액정 디스플레이 장치.
제 16 항에 있어서, 상기 쉐어링 신호 생성부는,

상기 제1 서브 전압 및 상기 제2 서브 전압을 비교하여 그 결과를 출력하는 비교기; 및

상기 비교기의 출력과 외부 클럭 신호를 입력 받아 상기 쉐어링 신호와 상기 쉐어링 신호의 반전 신호를 출력하는 논리 회로를 포함하는 것을 특징으로 하는 액정 디스플레이 장치.
제 19 항에 있어서, 상기 제1 스위치와 상기 제2 스위치는 모두 상기 쉐어링 신호와 상기 쉐어링 신호의 반전 신호에 의해서 컨트롤 되는 것을 특징으로 하는 액정 디스플레이 장치.
제 20 항에 있어서, 상기 제1 스위치 및 상기 제2 스위치는 모두 p형 MOSFET 및 n형 MOSFET로 구성되는 트랜스미션 게이트인 것을 특징으로 하는 액정 디스플레이 장치.
제 21 항에 있어서, 상기 쉐어링 스위치는 p형 MOSFET 및 n형 MOSFET로 구성되는 트랜스미션 게이트인 것을 특징으로 하는 액정 표시 장치.