KR20070110629A

KR20070110629A - Flash memory cell

Info

Publication number: KR20070110629A
Application number: KR1020060043326A
Authority: KR
Inventors: 이근우
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-05-15
Filing date: 2006-05-15
Publication date: 2007-11-20

Abstract

A flash memory cell is provided to enable a tradeoff of a program speed and interference effect and improve the program speed by optimizing an interval between polysilicon floating gates and a height of the polysilicon floating gate. A flash memory cell includes a plurality of gates that are formed on a semiconductor substrate(10) wherein a tunnel oxide layer(11), a polysilicon floating gate(12), a dielectric layer(13) and a control gate(14) are stacked in the plurality of gates. The flash memory cell satisfies a relation of S<=H<=2S wherein H is a height of the polysilicon floating gate and S is an interval between adjacent polysilicon floating gates.

Description

플래쉬 메모리 셀{flash memory cell}Flash memory cell

도 1은 플로팅 게이트 높이 변화에 따른 플로팅 게이트들간 커패시턴스(Cfg) 및 커플링비(CR) 변화를 나타내는 그래프1 is a graph illustrating a change in capacitance Cfg and coupling ratio CR between floating gates according to a floating gate height change.

도 2는 본 발명에 따른 폴리실리콘 플로팅 게이트를 갖는 플래쉬 메모리 셀의 단면도2 is a cross-sectional view of a flash memory cell with a polysilicon floating gate in accordance with the present invention.

도 3은 SONOS 플래쉬 메모리 셀의 단면도3 is a cross-sectional view of a SONOS flash memory cell

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 반도체 기판 11 : 터널 산화막10 semiconductor substrate 11 tunnel oxide film

12 : 폴리실리콘 플로팅 게이트12: polysilicon floating gate

13 : 유전체막13: dielectric film

14 : 컨트롤 게이트14: control gate

본 발명은 플래쉬 메모리 셀에 관한 것으로, 특히 칩 사이즈 감소 따른 프로 그램 스피드 저하 및 간섭 효과 증가 문제를 해결하고 제품 개발 기간을 단축시키기 위한 플래쉬 메모리 셀에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory cell, and more particularly, to a flash memory cell for solving the problem of program speed reduction and increased interference effect due to chip size reduction and shortening the product development period.

잘 알려진 바와 같이, 플래쉬 메모리 셀의 게이트는 반도체 기판상에 적층된 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트로 구성된다. As is well known, the gate of a flash memory cell consists of a tunnel oxide film, a floating gate, a dielectric film and a control gate stacked on a semiconductor substrate.

기존에는 플래쉬 메모리 셀의 사이즈가 컸기 때문에 플로팅 게이트 높이(H)가 플로팅 게이트들간 스페이스(S)보다 월등히 작아 이웃하는 플로팅 게이트들간 간섭(interference)의 영향은 거의 없었다. 그러나, 집적도 증가로 소자 사이즈가 감소됨에 따라서 소자 성능이 저하되는 문제가 발생되고 있다. 특히, 프로그램 스피드(program speed) 저하가 심하게 발생되는데 이를 극복하기 위해서는 높은 커플링비(coupling ratio)가 필요하다. 커플링비를 높이는 가장 간단한 방법은 플로팅 게이트의 높이를 증가시키는 방법이다. 그러나, 플로팅 게이트의 높이가 증가되면 주변 셀에 의한 영향 즉, 간섭 효과(interference effect)가 증가된다. In the past, since the size of the flash memory cell was large, the floating gate height H was much smaller than the space S between the floating gates, so that there was little effect of interference between neighboring floating gates. However, as the device size is reduced due to the increase in the degree of integration, device performance is deteriorated. In particular, the program speed degradation is severely generated. In order to overcome this, a high coupling ratio is required. The simplest way to increase the coupling ratio is to increase the height of the floating gate. However, when the height of the floating gate is increased, the influence by the surrounding cells, that is, the interference effect, is increased.

간섭 효과란, 인접 셀이 소거 상태인지 프로그램 상태인지 여부에 따라서 기준 셀의 문턱전압이 달라지는 것으로, 간섭 효과가 커지면 셀 분포(distribution)가 넓어지게 되고, P/E 사이클링(Program/Erase cycling)에 따른 문턱전압 쉬프트(shift)값이 증가되게 되어 제품 불량이 초래된다.The interference effect is that the threshold voltage of the reference cell varies depending on whether the adjacent cell is in the erased state or the programmed state. As the interference effect increases, the cell distribution becomes wider, and P / E cycling (Program / Erase cycling) The threshold voltage shift value is increased, resulting in product defects.

따라서, 프로그램 스피드와 간섭 효과 사이에 적절한 트레이드오프(trade-off)가 가능하도록 플로팅 게이트의 높이를 설정하는 것이 중요하다.Therefore, it is important to set the height of the floating gate so that proper trade-off is possible between program speed and interference effects.

따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 칩 사이즈 감소 따른 프로그램 스피드 저하 및 간섭 효과 증가 문제를 해결하고 제품 개발 기간을 단축시키기 위한 플래쉬 메모리 셀을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a flash memory cell that solves the problem of lowering program speed and increasing interference effect due to chip size reduction and shortening a product development period. There is this.

본 발명의 실시예 따른 플래쉬 메모리 셀은 반도체 기판상에 적층된 터널 산화막, 폴리실리콘 플로팅 게이트, 유전체막 및 컨트롤 게이트로 이루어진 게이트를 다수개 구비하며, 상기 폴리실리콘 플로팅 게이트의 높이를 H, 상기 이웃하는 폴리실리콘 플로팅 게이트들간 간격을 S라 할 때, S≤H≤2S의 관계를 만족한다.A flash memory cell according to an embodiment of the present invention may include a plurality of gate oxide layers, a polysilicon floating gate, a dielectric layer, and a control gate stacked on a semiconductor substrate, wherein the height of the polysilicon floating gate is H, When the spacing between the polysilicon floating gates is S, a relationship of S ≦ H ≦ 2S is satisfied.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1은 폴리실리콘 플로팅 게이트 높이(H)에 따른 폴리실리콘 플로팅 게이트들간 커패시턴스(Cfg)와 커플링비(CR)를 나타낸 도면이다.1 is a diagram illustrating capacitance Cfg and coupling ratio CR between polysilicon floating gates according to polysilicon floating gate height H. Referring to FIG.

도 1을 참조하면, 폴리실리콘 플로팅 게이트 높이(H)가 증가할수록 폴리실리콘 플로팅 게이트들간 커패시턴스(Cfg)와 커플링비(CR)는 증가되는 경향을 나타낸 다. 커플링비(CR)가 증가되면 프로그램 속도 측면에서는 유리하지만, 커플링비(CR) 증가를 위해 플로팅 게이트 높이(H)를 높이면 폴리실리콘 플로팅 게이트들간 커패시턴스(Cfg)가 증가되어 간섭 효과가 커지게 되어, 그 결과 플래쉬 메모리 셀의 문턱전압 분포가 와이드(wide)해져 제품 불량이 초래하게 된다. Referring to FIG. 1, as the polysilicon floating gate height H increases, the capacitance Cfg and the coupling ratio CR between the polysilicon floating gates increase. Increasing the coupling ratio (CR) is advantageous in terms of program speed, but increasing the floating gate height (H) to increase the coupling ratio (CR) increases the capacitance (Cfg) between the polysilicon floating gates, thereby increasing the interference effect. As a result, the threshold voltage distribution of the flash memory cell becomes wide, resulting in product defects.

따라서, 기존에는 간섭 효과를 줄이기 위하여 폴리실리콘 플로팅 게이트의 높이(H)를 감소시켜, 플로팅 게이트들간 간격(S) 대비 플로팅 게이트의 높이(H) 즉,

를 최소화시켜 제품을 만들었다. 그러나, 간섭 효과를 줄이기 위해 플로팅 게이트의 높이(H)를 무작정 낮출 수 없다. 특히,

가 1보다 작을 경우 커플링비(CR)가 크게 감소되어 플래쉬 메모리 셀의 성능이 많이 떨어져 제품 품질 저하가 초래된다. 이에, 본 발명에서는

가 1.0 내지 2.0이 되도록 즉, S≤H≤2S가 되도록 디자인 룰을 설정할 것을 제안한다.Accordingly, in order to reduce the interference effect, the height H of the polysilicon floating gate is reduced, so that the height H of the floating gate relative to the distance S between the floating gates, that is,

Minimized the product. However, in order to reduce the interference effect, the height H of the floating gate cannot be lowered inadvertently. Especially,

If is less than 1, the coupling ratio (CR) is greatly reduced, causing the performance of the flash memory cell to be degraded, resulting in product quality degradation. Therefore, in the present invention

It is proposed to set the design rule so that is 1.0 to 2.0, that is, S≤H≤2S.

도 2는 본 발명에 따른 폴리실리콘 플로팅 게이트를 갖는 플래쉬 메모리 셀의 단면도이다. 2 is a cross-sectional view of a flash memory cell having a polysilicon floating gate in accordance with the present invention.

도 2를 참조하면, 본 발명에 따른 플래쉬 메모리 셀은 반도체 기판(10)상에 터널 산화막(11), 폴리실리콘 플로팅 게이트(12), 유전체막(13) 및 컨트롤 게이트(14)로 구성되는 게이트를 다수개 구비하며, 플로팅 게이트(12)의 높이를 H, 플로팅 게이트(12)들간 간격을 S라 할 때 S≤H≤2S의 관계를 만족한다.Referring to FIG. 2, a flash memory cell according to the present invention includes a gate oxide film 11, a polysilicon floating gate 12, a dielectric film 13, and a control gate 14 on a semiconductor substrate 10. It is provided with a plurality of, satisfies the relationship of S≤H≤2S when the height of the floating gate 12 is H, the interval between the floating gate 12 is S.

표 1은 120nm 내지 50nm 테크놀로지(technology)에서 본 발명에 따른 플래쉬 메모리 셀의 플로팅 게이트 높이(H), 플로팅 게이트들간 간격(S) 및

를 나타낸다.Table 1 shows the floating gate height (H), spacing (S) between floating gates of flash memory cells according to the present invention in 120 nm to 50 nm technology.

Indicates.

테크놀로지[nm]Technology [nm] 플로팅 게이트 높이(H)[nm]Floating Gate Height (H) [nm] 플로팅 게이트들간 간격(S)[nm]Spacing between floating gates (nm) [nm] H/SH / S 120120 23002300 11501150 2.02.0 9090 17001700 900900 1.91.9 7070 11001100 700700 1.61.6 6060 800800 700700 1.11.1 5050 800800 600600 1.31.3

표 1을 참조하면, 120nm 내지 50nm 테크놀로지의 플래쉬 메모리 셀 제조시 폴리실리콘 플로팅 게이트들간 간격(S)과 폴리실리콘 플로팅 게이트의 높이(H)의 비율 즉,

는 1.0 내지 2.0의 값을 갖는다. Referring to Table 1, the ratio of the spacing (S) between the polysilicon floating gates and the height (H) of the polysilicon floating gates in manufacturing a flash memory cell of 120 nm to 50 nm technology,

Has a value from 1.0 to 2.0.

한편, 50nm 테크놀로지 미만에서는 간섭 효과로 인하여 폴리실리콘 플로팅 게이트를 사용하는 플래쉬 메모리 셀을 만드는 것이 더 이상 불가능하게 되었다. 이에, 간섭 효과를 최소화할 수 있는 SONOS(Silicon Oxide Nitride Oxide Silicon) 구조, 퀀텀 도트(quantum dot)를 이용한 메모리, 나노크리스탈(nano-crystal) 메모리가 제안된 바 있다.On the other hand, below 50nm technology, interference effects make it impossible to make flash memory cells using polysilicon floating gates. Accordingly, a silicon oxide nitride oxide (SONOS) structure, a memory using quantum dots, and a nano-crystal memory have been proposed to minimize interference effects.

도 3은 SONOS 구조의 플래쉬 메모리 셀의 단면도로, SONOS 플래쉬 메모리 셀은반도체 기판(20)상에 적층된 터널 산화막(21), 전하가 축적될 트랩 질화막(22), 차단 산화막(23) 및 게이트 전극(22)으로 구성되는 게이트를 갖는다.3 is a cross-sectional view of a flash memory cell having a SONOS structure, wherein the SONOS flash memory cell includes a tunnel oxide film 21 stacked on a semiconductor substrate 20, a trap nitride film 22, a blocking oxide film 23, and a gate on which charges are to be accumulated. It has a gate composed of an electrode 22.

잘 알려진 바와 같이 SONOS 플래쉬 메모리 셀은 산화막과 질화막 사이의 전기적 포텐셜(potential) 차이를 이용하여 트랩 질화막(22)에 축적된 전자가 아래 위의 터널 산화막(21)과 차단 산화막(23)에 의한 포텐셜 장벽(potential barrier)에 의해 전원이 꺼져도 소실되지 않고 비휘발성의 특성을 유지하는 원리로, 플로팅 게이트 역할을 하는 질화막(22)의 높이를 200Å 미만으로 사용하고 있다. 도시하지는 않았지만 퀀텀 도트를 이용한 메모리 및 나노크리스탈 메모리도 SONOS 플래쉬 메모리 셀과 유사하게 플로팅 게이트 역할을 하는 부분의 높이가 매우 작다. As is well known, in the SONOS flash memory cell, electrons accumulated in the trap nitride film 22 by using the electrical potential difference between the oxide film and the nitride film are stored in the potential of the upper and lower tunnel oxide film 21 and the blocking oxide film 23. In order to maintain the non-volatile characteristics without losing power even when the power is turned off by a potential barrier, the height of the nitride film 22 serving as the floating gate is used to be less than 200 μs. Although not shown, the memory and the nanocrystal memory using the quantum dots also have a very small height that serves as a floating gate, similar to a SONOS flash memory cell.

따라서, 이 같은 셀 구조에서는 플로팅 게이트의 높이보다 플로팅 게이트들간 간격이 훨씬 커서 간섭 효과를 최소화할 수 있으며 셀 성능 측면에서도 문제가 없다. 그러므로, 플로팅 게이트의 역할을 하는 부분의 높이를 H', 플로팅 게이트의 역할을 하는 부분들간 간격을 S'이라 할 때, H'<S'인 기존의 디자인 룰을 그대로 적용토록 한다.Therefore, in such a cell structure, the spacing between the floating gates is much larger than the height of the floating gate, thereby minimizing interference effects and there is no problem in terms of cell performance. Therefore, when the height of the portion serving as the floating gate is H 'and the interval between the portions serving as the floating gate is S', the existing design rule of H '<S' is applied as it is.

상술한 바와 같이, 본 발명은 폴리실리콘 플로팅 게이트들간 간격과 폴리실리콘 플로팅 게이트의 높이의 비율을 최적화하여 프로그램 스피드와 간섭 효과간에 트레이드오프가 가능하므로 프로그램 스피드를 향상시킬 수 있고 간섭 효과로 인한 제품의 품질 저하를 방지하여 제품의 품질을 향상시킬 수 있다. As described above, the present invention optimizes the ratio of the distance between the polysilicon floating gates and the height of the polysilicon floating gate, so that the trade-off between the program speed and the interference effect is possible, so that the program speed can be improved and the product due to the interference effect The quality of the product can be improved by preventing the deterioration.

또한, 플로팅 게이트들간 간격과 플로팅 게이트의 높이에 대한 디자인 룰을 설정해 놓음으로써 제품 개발 기간을 단축시킬 수 있다.In addition, the product development period can be shortened by setting design rules for the spacing between the floating gates and the height of the floating gate.

Claims

반도체 기판상에 적층된 터널 산화막, 폴리실리콘 플로팅 게이트, 유전체막 및 컨트롤 게이트로 이루어진 게이트를 다수개 구비하며, A plurality of gates including a tunnel oxide film, a polysilicon floating gate, a dielectric film, and a control gate stacked on a semiconductor substrate,

상기 폴리실리콘 플로팅 게이트의 높이를 H, 상기 이웃하는 폴리실리콘 플로팅 게이트들간 간격을 S라 할 때, S≤H≤2S의 관계를 만족하는 플래쉬 메모리 셀.And a relationship between S ≦ H ≦ 2S when the height of the polysilicon floating gate is H and the interval between neighboring polysilicon floating gates is S.