KR20070108726A

KR20070108726A - Surface-mounted chip type electronic device and sheet for stacking therefor

Info

Publication number: KR20070108726A
Application number: KR1020060041107A
Authority: KR
Inventors: 김태성
Original assignee: 주식회사 쎄라텍
Priority date: 2006-05-08
Filing date: 2006-05-08
Publication date: 2007-11-13

Abstract

A surface-mounted chip type electronic device and a sheet for stacking for the same are provided to improve quality of various electronic apparatuses by enhancing an electrical characteristic and a quality factor at a specific frequency. A sheet for stacking for a surface-mounted chip type electronic device includes an electrode pattern(20) composed of a conductive material on a sheet made of a magnetic material or a dielectric material. The electrode pattern has a closed diagram type and a part of the diagram is removed. A removed region(25) corresponds to an electrically insulated region of the electrode pattern on the same plane. Further, the electrode pattern has an end part centering on the removed region of the electrode pattern, on which the electrode patterns of the upper sheet and the lower sheet are electrically connected reciprocally. The proportion of the removed region is ranged from 0 to 30% compared with the entire closed diagram.

Description

표면 실장형 칩 타입 전자 부품 및 적층 시트{SURFACE-MOUNTED CHIP TYPE ELECTRONIC DEVICE AND SHEET FOR STACKING THEREFOR} Surface Mount Chip Type Electronic Components & Stacking Sheets {SURFACE-MOUNTED CHIP TYPE ELECTRONIC DEVICE AND SHEET FOR STACKING THEREFOR}

도 1a 및 1b는 종래의 칩 타입 전자 부품의 일례를 도시한 단면도 및 전개 사시도.1A and 1B are a sectional view and an exploded perspective view showing an example of a conventional chip type electronic component.

도 2는 인덕터의 구조를 모식적으로 나타낸 사시도.2 is a perspective view schematically showing the structure of an inductor.

도 3a 내지 3d는 다양한 전극 패턴을 도시한 평면도. 3A-3D are plan views illustrating various electrode patterns.

도 4는 본 발명에 따른 칩 타입 전자 부품의 적층용 단위 시트를 보인 평면도. 4 is a plan view showing a unit sheet for laminating a chip type electronic component according to the present invention;

도 5는 본 발명의 일실시예에 따른 칩 타입 전자 부품의 적층 모습을 도시한 전개 사시도.5 is an exploded perspective view illustrating a stacking state of a chip type electronic component according to an exemplary embodiment of the present disclosure.

도 6은 본 발명의 다른 실시예에 따른 칩 타입 전자 부품의 적층 모습을 도시한 전개 사시도.6 is an exploded perspective view illustrating a stacking state of a chip type electronic component according to another exemplary embodiment of the present disclosure.

도 7a 및 7b는 각각 단위 시트들을 적층한 모습 및 외부 전극을 형성한 모습을 보인 사시도.7A and 7B are perspective views illustrating a state in which unit sheets are stacked and an external electrode is formed, respectively.

도 8 는 내적의 크기에 따른 품질계수 변화를 보인 그래프.8 is a graph showing a change in the quality coefficient according to the size of the inner product.

도 9 는 Turn 수 증가 시 내적의 크기에 따른 품질계수 변화를 보인 그래프9 is a graph showing the change of the quality coefficient according to the size of the inner product when the number of turns increases

*** 도면의 주요 부분에 대한 부호의 설명 ****** Explanation of symbols for the main parts of the drawing ***

10:(단위) 시트 20:전극 패턴10: (unit) Sheet 20: electrode pattern

22a:제1영역 22b:제2영역22a: first area 22b: second area

22c:제3영역 24:제4영역22c: third area 24: fourth area

25:제거 부위 30:관통홀 25: removal part 30: Through hole

본 발명은 표면 실장형 칩 타입 전자 부품 및 그 제조를 위한 단위 적층 시트에 관한 것으로, 상세하게는 전극 패턴의 형태를 변화시켜 특성을 개선시킨 칩 타입 전자 부품에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a surface mounted chip type electronic component and a unit laminated sheet for manufacturing the same, and more particularly, to a chip type electronic component having improved characteristics by changing the shape of an electrode pattern.

칩(chip) 타입의 바리스터, 비드(bead), 인덕터 등은 컴퓨터의 각종 부품, 휴대용 통신 기기, 기타 다양한 전자 제품에 사용되는 전자 부품으로서, 최근 각종 전자기기가 소형화, 경량화됨에 따라서 이를 구성하는 전자부품이 경박, 단소화될 것을 요구하고 있다. 또한 대부분의 전자 부품들이 제조공정의 자동화를 위하여 인쇄 기판 상에 표면 실장될 것이 요구되고 있다. Chip type varistors, beads, inductors, etc. are electronic components used in various parts of computers, portable communication devices, and various other electronic products. It is required to make the parts light and short. In addition, most electronic components are required to be surface mounted on printed boards for the automation of manufacturing processes.

일반적으로, 내부에 코일을 포함하는 전자 부품은 여러 가지 종류가 있으며, 그 중의 한 가지로서 인덕터를 예로 들면, 권선형과 적층형의 두 가지 종류로 분류되는데, 각각은 적용범위뿐만 아니라 그 제조방법도 차이가 있다.In general, there are many types of electronic components including coils, and one of them is classified into two types, for example, an inductor, a winding type and a laminated type, each of which includes not only an application range but also a manufacturing method thereof. There is a difference.

권선형 인덕터의 경우 코일간에 부유용량, 즉 도선간의 정전용량이 발생하므 로 고용량의 인덕턴스를 얻기 위해 권선수를 증가시키면 그에 따라서 고주파 특성이 열화되는 단점이 있다.In the case of the winding type inductor, stray capacitance, ie, capacitance between conductors, is generated between coils, so that the number of windings is increased to obtain high inductance.

한편, 적층형 인덕터의 경우에 모재는 권선형과 동일하나 코일 대신에 나선형으로 내부전극이 인쇄된 그린시트(green sheet)를 적층, 가압, 소결한 후 상기 모재의 양측부에 외부전극이 도포되어 형성된다. 도 1에 도시한 바와 같은 적층형 인덕터는 바디(1) 내부에 전극층(2)이 형성되어 있고 표면에는 외부 전극(3)이 형성된 구조를 갖는다. 적층형 인덕터는 표면 실장되어 회로에서 노이즈 제거용 등으로 적용되는 칩부품으로서, 대량생산에 적합하다는 장점이 있고, 내부 전극이 은(Ag)으로 구성되기 때문에 고주파 특성이 우수하다. 반면에 전극의 적층수가 한정되므로 얻을 수 있는 인덕턴스에 한계가 있고, 특히 내부 전극의 폭이 제한되어 충분한 허용전류를 얻을 수 없다는 단점이 있다. 따라서, 전원용으로는 사용하기 어렵고 주로 저전압, 저전류 회로부분으로 한정되어 사용된다. 이에 더해서, 제조공정 자체가 까다롭고 설비비가 많이 소요되는 등의 단점도 있다.On the other hand, in the case of a multilayer inductor, the base material is the same as the winding type, but instead of the coils, a green sheet in which the inner electrode is printed is laminated, pressed, and sintered, and then external electrodes are applied to both sides of the base material. do. The stacked inductor shown in FIG. 1 has a structure in which an electrode layer 2 is formed inside the body 1 and an external electrode 3 is formed on the surface thereof. The multilayer inductor is a chip component that is surface-mounted and applied for noise removal in a circuit. The multilayer inductor has an advantage of being suitable for mass production, and because the internal electrode is made of silver (Ag), the high frequency characteristic is excellent. On the other hand, since the number of stacked electrodes is limited, there is a limit to the inductance that can be obtained, and in particular, the width of the internal electrode is limited so that a sufficient allowable current cannot be obtained. Therefore, it is difficult to use for the power supply and is mainly limited to the low voltage and low current circuit parts. In addition, there are disadvantages, such as the manufacturing process itself is difficult and expensive equipment costs.

이러한 문제점을 해결하기 위해서 원주형의 소체 위에 금속막을 형성하고 트리밍에 의해 상기 금속막으로 코일 패턴을 형성한 인덕터가 제안된바 있으나, 이는 표면 실장화에 문제점이 있었다. 한편, 표면실장에 유리한 각형인 인덕터는 소체표면의 금속막을 레이저로 트리밍할 경우 설비 비용이 증가하고 가공 시간이 과다하게 소요되며, 레이저 수광량의 변동이 커서 균일한 홈을 형성할 수 없어 전기적인 특성이 저하되는 등 신뢰성을 기본으로 하는 전자부품에 치명적인 결과를 초래하는 문제점이 있었다.In order to solve this problem, an inductor has been proposed in which a metal film is formed on a columnar body and a coil pattern is formed by the metal film by trimming, but this has a problem in surface mounting. On the other hand, the rectangular inductor, which is advantageous for surface mounting, increases the equipment cost and excessive processing time when trimming the metal film on the body surface with a laser. There is a problem that causes a fatal result to the electronic component based on the reliability, such as lowering.

최근의 전자 제품의 소형화 추세 및 제조 비용 절감 차원에서 볼 때, 내부에 실장되는 전자 부품은 표면 실장의 용이성을 위하여 칩 타입으로 형성되는 것이 바람직하며, 가능하면 극소형이 요구되고 전기적 특성 또한 우수할 것이 요구된다. In view of the recent trend of miniaturization of electronic products and reduction of manufacturing costs, the electronic components mounted inside are preferably formed in a chip type for ease of surface mounting, and if possible, require a small size and have excellent electrical characteristics. Is required.

도 1a에 도시된 종래의 칩 타입 전자 부품의 단위 시트들의 적층 모습을 도 1b를 참조하여 살펴보면, 단위 시트(1’) 표면에 형성되어 있는 전극 패턴(2)이 상부 및 하부의 전극 패턴과 전기적으로 연결되어 나선형의 코일을 형성하고 있다. 그런데, 이와 같은 형태의 칩 타입 전자 부품은 크기가 초소형화됨에 따라 요구되는 전기적인 특성 등이 저하되어 문제가 되고 있다. Referring to FIG. 1B, the stacking of the unit sheets of the conventional chip type electronic component illustrated in FIG. 1A is described. The electrode patterns 2 formed on the surface of the unit sheet 1 ′ are electrically connected to the upper and lower electrode patterns. Connected to form a spiral coil. However, as the chip type electronic component of such a form is miniaturized, required electrical characteristics and the like are deteriorated, which is a problem.

따라서, 칩 타입 전자 부품의 초소형화에 부응하는 최적의 특성을 갖출 수 있도록 부품의 개선이 요구되고 있다.Accordingly, there is a demand for improvement of components so as to have optimum characteristics corresponding to miniaturization of chip type electronic components.

본 발명은 이와 같은 기술적 배경 하에 안출된 것으로서, 표면 실장이 용이한 칩 타입의 초박형 전자 부품을 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made under such a technical background, and an object thereof is to provide an ultra-thin electronic component of a chip type that is easily mounted on a surface.

또한, 본 발명의 다른 목적은 제조가 용이하며 특성이 향상된 칩 타입 전자 부품을 제공하는데 목적이 있다.Another object of the present invention is to provide a chip type electronic component that is easy to manufacture and has improved characteristics.

기타 본 발명의 다른 목적 및 특징은 이하의 상세한 설명에서 더욱 구체적으로 제시될 것이다.Other objects and features of the present invention will be presented in more detail in the following detailed description.

상기 목적을 달성하기 위하여, 본 발명의 일 관점에 의하면, 표면에 전극 패턴이 형성되어 있는 시트들을 포함하여 적층 형성된 칩 타입 전자 부품에 있어서, 상기 전극 패턴이 폐쇄 도형의 일부분이 제거된 형태로서 제거된 부분의 비율은 폐쇄 도형 대비 0% 초과 ~ 30% 미만이고, 전극 패턴의 제거된 부분의 위치가 서로 다른 시트들이 적어도 5층 이상 연속적으로 적층되어 있는 것을 특징으로 하는 표면 실장형 칩 타입 전자부품을 제공한다.In order to achieve the above object, according to an aspect of the present invention, in the chip-type electronic component formed by stacking the sheet including the electrode pattern is formed on the surface, the electrode pattern is removed as a form in which a part of the closed figure is removed The surface-mounted chip type electronic component is characterized in that the ratio of the portion to which the portion is removed is greater than 0% to less than 30%, and sheets having different positions of the removed portion of the electrode pattern are stacked at least five layers in succession. To provide.

상기 시트는 전극 패턴이 형성된 영역에 적어도 하나의 관통홀이 있으며, 이 관통홀을 통하여 상부 시트의 전극 패턴의 일단이 하부 시트의 전극 패턴의 일단과 전기적으로 도통된다. 상부 시트의 전극 패턴과 하부 시트의 전극 패턴은 전기적으로 연결되어 나선형 코일을 형성한다.The sheet has at least one through hole in an area where an electrode pattern is formed, and one end of the electrode pattern of the upper sheet is electrically connected to one end of the electrode pattern of the lower sheet through the through hole. The electrode pattern of the upper sheet and the electrode pattern of the lower sheet are electrically connected to form a spiral coil.

상기 전극 패턴은 사각 형태인 것이 바람직하지만, 반드시 이에 한정될 필요는 없으며, 부분적으로 곡선부를 포함하거나 원형, 타원형 등으로 변형될 수도 있다. The electrode pattern is preferably in the form of a square, but is not necessarily limited thereto, and may partially include a curved portion or be deformed into a circle, an ellipse, or the like.

본 발명의 다른 관점에 의하면, 표면에 전극 패턴이 형성되어 있는 시트들을 포함하여 적층 형성된 칩 타입 전자 부품에 있어서, 상기 전극 패턴은 제1영역과, 상기 제1영역과 실질적으로 직교하는 제2영역과, 상기 제2영역과 직교하면서 상기 제1영역과 평행한 제3영역과, 상기 제3영역과 직교하면서 상기 제2영역과 평행한 제4영역을 포함하며, 상기 제1영역 내지 제4영역 중 두 영역은 전기적으로 단절되어 있으며, 상기 전극 패턴이 형성되어 있는 시트들이 적어도 5층 이상 연속적으로 적층되어 있는 것을 특징으로 하는 표면 실장형 칩 타입 전자부품을 제공한다.According to another aspect of the present invention, in a chip-type electronic component formed by stacking sheets including an electrode pattern formed on a surface thereof, the electrode pattern may include a first region and a second region that is substantially orthogonal to the first region. And a third region perpendicular to the second region and parallel to the first region, and a fourth region orthogonal to the third region and parallel to the second region, wherein the first region to the fourth region Two of the regions are electrically disconnected, and the surface-mount chip type electronic component is provided, wherein the sheets on which the electrode pattern is formed are continuously stacked on at least five layers.

상기 시트는 전극 패턴이 형성된 영역에 적어도 하나의 관통홀이 있으며, 이 관통홀을 통하여 상부 시트의 전극 패턴의 일부분이 하부 시트의 전극 패턴의 일부 분과 전기적으로 연결되어 나선형 코일을 형성한다.The sheet has at least one through hole in an area where an electrode pattern is formed, and through the through hole, a part of the electrode pattern of the upper sheet is electrically connected to a part of the electrode pattern of the lower sheet to form a spiral coil.

본 발명은 또 다른 관점에 의하면, 칩 타입 전자 부품의 단위 적층 시트로서, 이 시트는 표면에 전극 패턴을 포함하며, 상기 전극 패턴은 단위 패턴으로서 a) 제1영역과, b) 상기 제1영역과 실질적으로 직교하는 제2영역과, c) 상기 제2영역과 직교하면서 상기 제1영역과 평행한 제3영역과, d) 상기 제3영역과 직교하면서 상기 제2영역과 평행한 제4영역을 포함하며 상기 제1영역 내지 제4영역 중 두 영역은 전기적으로 단절되어 있는 단위 패턴과, 이 단위 패턴이 x축, y축 및 원점에 대하여 각각 대칭인 패턴들을 포함하는 것을 특징으로 하는 칩 타입 전자 부품의 적층 시트를 제공한다.According to another aspect of the present invention, there is provided a unit laminated sheet of a chip type electronic component, the sheet including an electrode pattern on the surface, the electrode pattern being a unit pattern as a unit pattern, and b) the first region. A second region substantially orthogonal to the c region; c) a third region orthogonal to the second region and parallel to the first region; and d) a fourth region orthogonal to the third region and parallel to the second region. And two of the first to fourth regions are unit patterns electrically disconnected, and the unit patterns include patterns symmetrical with respect to the x-axis, y-axis, and origin, respectively. Provided is a laminated sheet of electronic components.

본 발명에 따른 칩 타입 전자 부품은 내부에 전극을 포함하는 표면 실장형 적층형 전자 부품에 다양하게 적용될 수 있으며, 편의상, 이하에서는 칩 타입 인덕터를 예로 들어 본 발명을 더욱 구체적으로 설명하지만, 본 발명은 칩 타입 인덕터에 한정되지 않는다.The chip type electronic component according to the present invention may be variously applied to a surface mounted multilayer electronic component including an electrode therein. For convenience, the present invention will be described in more detail below using a chip type inductor as an example. It is not limited to the chip type inductor.

코일형 내부 전극을 포함하는 표면실장형 적층 칩 타입 전자 부품의 특성을 향상시키기 위해서는 내부 전극의 패턴 형상이 매우 중요하다. 그 이유는 내부 전극이 임피던스 및 인덕턴스에 큰 영향을 미치기 때문이다. 특히 초소형 부품, 예를 들어 0603 사이즈 (단면적 0.6mm × 0.3mm) 이하의 부품에서 내부 전극의 형태에 따라 부품 특성이 크게 좌우된다. 따라서, 본 발명은 0603 사이즈 이하의 부품에 특히 적합하다.The pattern shape of the internal electrode is very important in order to improve the characteristics of the surface mount multilayer chip type electronic component including the coil type internal electrode. This is because the internal electrodes have a great influence on the impedance and inductance. Particularly, the characteristics of the parts are greatly influenced by the shape of the internal electrodes in a micro part, for example, a part having a size of 0603 or less (cross section area of 0.6 mm × 0.3 mm). Therefore, the present invention is particularly suitable for parts up to size 0603.

도 2 및 아래의 식을 참조하여 인덕터의 구조와 특성의 관계를 살펴보면, 동 일한 자로 길이(d)에 대하여 더 많은 권선수(N)를 확보할 경우 코일형 칩 타입 전자 부품의 특성(lZl, Ls)을 향상시킬 수 있음을 알 수 있다. Referring to FIG. 2 and the relationship between the structure and the characteristics of the inductor with reference to the following equation, the characteristics of the coil-type chip type electronic component (lZl, It can be seen that Ls) can be improved.

lZl ∝ Ls = μAN²/d lZl ∝ Ls = μAN ² / d

여기서, lZl 는 임피던스(impedance), Ls는 인덕턴스(inductance), μ (사용된 재료의) 투자율, A는 내적(전극 패턴 내부의 면적)을 각각 나타낸다.Where lZl is impedance, Ls is inductance, μ is the permeability, and A is the inner product (area inside the electrode pattern).

코일형 칩 타입 전자 부품의 외부 면적, 즉 사이즈는 대체로 정해져 있으므로, 정해진 면적 안에서 코일에 해당하는 전극의 패턴 시 폐쇄 도형(예를 들어 원, 직사각형 등)에 가깝게 동일 평면상에서 전극 패턴의 끊어진 구간이 최소가 되도록 인쇄하면 동일한 자로 길이에 대하여 더 많은 권선수를 확보할 수 있고, 따라서 칩 타입 전자 부품의 특성값을 향상시킬 수 있다.Since the outer area, or size, of the coil-type chip type electronic component is generally determined, a broken section of the electrode pattern on the same plane is close to a closed figure (for example, a circle or a rectangle) when the electrode corresponding to the coil is patterned within the predetermined area. Printing to a minimum allows more windings to be obtained for the same length with the same ruler, thus improving the characteristic value of the chip type electronic component.

도 3a 내지 3d를 참조하면, 적층형 칩 타입 전자 부품의 적층용 단위 레이어를 도시한 것으로, 다양한 형태의 전극 패턴을 보이고 있다. 그런데 도 3a 내지 3c의 경우 전극 패턴이 포함된 단위 레이어들을 적층하여 칩 타입 전자 부품을 제조할 경우, 내부 전극에 의하여 형성되는 코일의 권선수(N)가 작으며, 예를 들어 도 3a 및 3b의 경우 단위 레이어 10 장을 적층할 경우 권선수는 5이고, 도 3c의 경우에는 권선수가 7.5로서 특성 향상을 기대하기 어렵다. 반면, 권선수를 무리하게 증가시키기 위해 도 3d 의 경우와 같이 전극 패턴을 형성하게 되면, 전극 패턴 내부의 내적(A)이 감소하여 후술하는 바와 같이 칩 타입 전자 부품의 품질계수(Q : quality factor)가 특정 주파수 대역에서 저하되는 문제점을 야기한다.Referring to FIGS. 3A to 3D, a unit layer for stacking stacked chip type electronic components is illustrated, and various types of electrode patterns are shown. However, in the case of FIGS. 3A to 3C, when the chip type electronic component is manufactured by stacking the unit layers including the electrode patterns, the number of turns N of the coils formed by the internal electrodes is small, for example, FIGS. 3A and 3B. In the case of stacking 10 unit layers, the number of turns is 5, and in the case of FIG. 3C, the number of turns is 7.5, so it is difficult to expect an improvement in characteristics. On the other hand, when the electrode pattern is formed to increase the number of windings as shown in FIG. 3D, the inner product A inside the electrode pattern decreases, so that the quality factor (Q) of the chip type electronic component is described below. ) Causes a problem of deterioration in a specific frequency band.

이와 같은 사항들을 고려하여 본 발명에서는 폐쇄 도형에 근접하되 전체적으로는 전기적으로 단절된 절단 부위가 있는 전극 패턴을 제안한다. In consideration of such matters, the present invention proposes an electrode pattern having a cutting part that is close to the closed figure but is electrically disconnected as a whole.

도 4를 참조하면 본 발명의 일실시예에 따른 칩 타입 전자 부품용 적층 단위 레이어를 도시하고 있으며, 이 레이어는 예를 들어 자성체나 유전체로된 시트(10) 상에 전도성 물질로 형성된 전극 패턴(20)을 포함하고 있다. 이 전극 패턴(20)은 폐쇄 도형의 일부분이 제거된 형태로서, 본 실시예에서는 사각형의 일부분이 제거된 형태이며, 제거된 영역(25)은 전극 패턴이 동일 평면상에서 전기적으로 단절된 부분에 해당한다. 상기 전극 패턴(20)은 제거된 영역(25)을 중심으로 각각 단부가 있는데 이 단부는 상부 시트와 하부 시트의 전극 패턴이 상호 전기적으로 연결되는 영역에 해당할 수 있다. Referring to FIG. 4, a multilayer unit layer for a chip type electronic component according to an exemplary embodiment of the present invention is illustrated, and for example, the layer includes an electrode pattern formed of a conductive material on a sheet 10 made of magnetic material or dielectric. 20). The electrode pattern 20 is a form in which a part of the closed figure is removed, and in this embodiment, a part of the quadrangle is removed, and the removed region 25 corresponds to a part in which the electrode pattern is electrically disconnected on the same plane. . The electrode pattern 20 has an end portion with respect to the removed region 25, which may correspond to an area where the electrode patterns of the upper sheet and the lower sheet are electrically connected to each other.

상기 제거된 영역(25)의 비율은 전체 폐쇄 도형 대비 0% 초과 ~ 30% 미만의 범위가 바람직하다. 0% 일 경우에는 완전한 폐쇄 도형으로서 적층 구조에서 코일형 내부 전극을 형성할 수가 없는 반면, 30%를 초과하게 되면 단위 레이어들을 적층하여 제조된 칩 타입 전자 부품의 한정된 높이(=두께)에서 권선수를 증가시키기 어려워 부품의 특성 향상을 기대할 수 없다. The ratio of the removed region 25 is preferably in the range of more than 0% to less than 30% of the total closed figure. If it is 0%, the coil-shaped internal electrode cannot be formed in the laminated structure as a completely closed figure, whereas if it exceeds 30%, the number of turns at the limited height (= thickness) of the chip type electronic component manufactured by stacking the unit layers is increased. It is difficult to increase the efficiency of the parts and can not be expected.

상기 전극 패턴(20)은 제1영역(22a)과, 상기 제1영역과 직교하는 제2영역(22b)과, 상기 제2영역과 직교하면서 상기 제1영역과 평행한 제3영역(22c)과, 상기 제3영역과 직교하면서 상기 제2영역과 평행한 제4영역(22d)을 포함한다. 상기 제1영역(22a)과 제4영역(22d)은 도전성 패턴이 없는 상기 제거된 영역(25)에 의하여 전기적으로 단절되어 있다. 제4영역(22d)의 단부에는 시트(10)를 관통하는 관통 홀(30)이 형성되어 있다. 이 관통홀(30)에는 도전성 물질이 충진되며, 상부 시트와 하부 시트의 전극 패턴을 상호 전기적으로 연결하는 통로가 된다. The electrode pattern 20 includes a first region 22a, a second region 22b orthogonal to the first region, and a third region 22c perpendicular to the second region and parallel to the first region. And a fourth region 22d orthogonal to the third region and parallel to the second region. The first region 22a and the fourth region 22d are electrically disconnected by the removed region 25 having no conductive pattern. The through hole 30 penetrating the sheet 10 is formed at the end of the fourth region 22d. The through hole 30 is filled with a conductive material, and serves as a passage for electrically connecting the electrode patterns of the upper sheet and the lower sheet to each other.

이러한 전극 패턴(20)을 포함하는 시트들을 상호 적층하여 칩 타입 전자 부품을 제조할 수 있다. The sheet including the electrode pattern 20 may be laminated to each other to manufacture a chip type electronic component.

본 발명에 따른 칩 타입 전자 부품은 입력층 및 출력층과 더불어 상기 도 4의 내부 전극이 있는 내부층을 적어도 한 층 이상 포함하여 총 3 장 이상의 부품을구성할 수 있다. The chip type electronic component according to the present invention may include at least one or more layers including the input layer and the output layer, and at least one inner layer having the inner electrode of FIG. 4.

도 5는 본 발명의 일실시예에 따른 적층형 칩 타입 전자 부품의 적층 모습을 모식적으로 도시한 것이다. 본 실시예에서는 서로 다른 형태의 내부 전극 패턴(120)을 포함하는 단위 시트(100)들이 5 개로 구성되며, 최상부의 입력층과 최하부의 출력층을 포함하여 전체적으로 총 7 장으로 구성된다. 최상부와 최하부 사이의 중앙 영역을 구성하는 각각의 단위 시트들이 상부의 전극 패턴과 하부의 전극 패턴이 관통홀(130)을 통해 전기적으로 연결되어 나선형 코일을 형성할 수 있도록 연속적으로 적층되고, 이들 기본 단위 시트들이 반복되어 하나의 칩 타입 전자 부품을 완성할 수 있다. 이와 같이 7 층으로 구성되는 칩 타입 부품의 권선수(N)는 적어도 5.3 이상이 되어 칩 타입 부품의 특성치를 향상시킬 수 있다. FIG. 5 schematically illustrates a stacking state of a stacked chip type electronic component according to an exemplary embodiment of the present disclosure. In the present exemplary embodiment, five unit sheets 100 including different types of internal electrode patterns 120 are formed in total, and a total of seven unit sheets including the uppermost input layer and the lowermost output layer. Each of the unit sheets constituting the central region between the top and bottom is successively stacked so that the upper electrode pattern and the lower electrode pattern are electrically connected through the through hole 130 to form a spiral coil. The unit sheets can be repeated to complete one chip type electronic component. In this way, the number of turns N of the chip type component having seven layers is at least 5.3 or more, so that the characteristic value of the chip type component can be improved.

도 6은 본 발명의 다른 실시예에 따른 적층형 칩 타입 전자 부품의 적층 모습을 모식적으로 도시한 것이다. 본 실시예에서는 적층되는 레이어들을 크게 세 개의 영역으로 구분할 수 있는데 최상부층(I) 및 최하부층(III)과 중간의 적층 레이어들(II)이 그것이다. 최상부 시트(201)는 외부 전극(미도시)과 전기적으로 연결될 수 있도록 전극 패턴의 일단(201a)이 표면까지 연장되어 있다. 마찬가지로 최하부 시트(210)에도 전극 패턴의 일단(210a)이 표면까지 연장되어 있는 것을 볼 수 있다. 최상부 시트(201) 및 최하부 시트(210) 상의 전극 패턴은 중간 영역에 적층되는 레이어들의 전극 패턴에 따라 적절하게 변형될 수 있다. 6 is a diagram schematically illustrating a stacked state of a stacked chip type electronic component according to another exemplary embodiment of the present disclosure. In this embodiment, the stacked layers can be divided into three regions, which are the uppermost layer (I) and the lowermost layer (III), and the intermediate stacked layers (II). The top sheet 201 has one end 201a of the electrode pattern extending to the surface so as to be electrically connected to an external electrode (not shown). Similarly, it can be seen that one end 210a of the electrode pattern extends to the surface of the lowermost sheet 210. The electrode patterns on the top sheet 201 and the bottom sheet 210 may be appropriately modified according to the electrode patterns of the layers stacked in the middle region.

중간의 적층 레이어들(II)은 패턴이 끊어진 영역이 서로 다른 형태의 내부 전극 패턴을 포함하는 단위 시트들(202 내지 209)이 총 8 개로 구성되며, 각각의 단위 시트들의 전극 패턴은 관통홀(230)을 통해 상부의 전극 패턴과 하부의 전극 패턴이 전기적으로 연결되어 나선형 코일을 형성할 수 있도록 연속적으로 적층되고, 이들 기본 단위 시트들이 8장 단위로 반복되어 하나의 칩 타입 전자 부품을 완성할 수 있다. 특히 본 실시예의 경우 전극 패턴의 일단(220a)은 상부 시트의 전극 패턴에, 전극 패턴의 타단(220b)은 하부 시트의 전극 패턴에 각각 연결되어 최적의 권선수(N)를 얻게 되고 도전 전극과 제품 외곽과의 마진(margine)을 확보하면서도 권선수가 약 8.7 이상이 되어 칩 타입 전자 부품의 특성 및 마진 확보에 따른 양품율을 향상시킬 수 있다. 중간의 적층 레이어들(II)은 상호 그 순서가 바뀌어 적층될 수도 있으며, 8장 단위 뿐만 아니라, 1장 이상이 추가되어, 9장, 10장, 11장, ...., 등으로 변화될 수도 있다. 이 경우에는 최상부 및 최하부의 입력층과 출력층의 전극 패턴을 약간 변형함으로써 전기적인 연결을 용이하게 변경할 수 있을 것이다. The middle stacked layers II are composed of eight unit sheets 202 to 209 including internal electrode patterns having different patterns in areas where patterns are broken, and electrode patterns of the respective unit sheets include through-holes ( 230, the upper electrode pattern and the lower electrode pattern are electrically connected to each other to form a spiral coil, and these basic unit sheets are repeated in units of eight to complete one chip type electronic component. Can be. In particular, in the present embodiment, one end 220a of the electrode pattern is connected to the electrode pattern of the upper sheet, and the other end 220b of the electrode pattern is connected to the electrode pattern of the lower sheet, respectively, to obtain an optimum number of turns N. While securing margins with the outer edge of the product, the number of turns is about 8.7 or more, which improves the characteristics and yield of chip type electronic components. The intermediate layers II may be stacked in a different order, and may be changed to 9, 10, 11, ..., etc. as well as 8 units, and one or more sheets are added. It may be. In this case, the electrical connection can be easily changed by slightly modifying the electrode patterns of the top and bottom input and output layers.

도 7a는 각각의 시트들을 수직으로 정렬하여 적층시킨 적층체를 보인 것이며, 도 7b는 외부 전극을 형성하여 최종적으로 완성된 모습의 칩 타입 전자 부품을 도시한다.FIG. 7A illustrates a laminate in which respective sheets are aligned and stacked vertically, and FIG. 7B illustrates a chip type electronic component having a final shape by forming external electrodes.

이와 같이 본 발명에 따른 칩 타입 전자 부품은 전극 패턴의 형태를 변화시키고 단위 레이어의 도전 전극 구조 효율을 극대화시켜 동일 자로 길이(d)에서의 권선수를 상대적으로 증가시켰을 뿐만 아니라, 특정 주파수 대역에서 높은 품질계수(Q)를 확보할 수 있다.As described above, the chip-type electronic component according to the present invention changes the shape of the electrode pattern and maximizes the efficiency of the structure of the conductive electrode of the unit layer, which not only increases the number of turns at the same length but also at a specific frequency band. High quality factor (Q) can be secured.

도 8은 내적이 서로 다른 칩 타입 전자 부품에 대하여 품질계수를 비교한 그래프로서, 내적이 작은 경우(붉은선: A) 자기 공진 주파수(SRF: self resonance frequency)가 고주파 쪽으로 이동하고, 내적이 큰 경우(검정선: A')에는 저주파 쪽으로 이동한 것을 보여준다. 또한, 내적이 큰 경우에 특정 주파수에서 (예를 들어 100MHz를 기준으로 보면) 품질 계수가 큰 것을 알 수 있다. 하지만 각각의 내적에 적층 장수를 높여(=Turn 수 증가) 인덕턴스 (Inductance)값을 높일 경우에는 SRF가 저주파로 이동하면서 Q의 그래프가 도 9와 같이 변하게 된다 8 is a graph comparing the quality coefficients for chip type electronic components having different inner products. When the inner product is small (red line: A), the self resonance frequency (SRF) moves toward the high frequency side, and the inner product is large. The case (black line: A ') shows the shift toward the lower frequency. In addition, when the product is large, it can be seen that the quality factor is large at a specific frequency (for example, based on 100 MHz). However, if the number of stacks is increased in each inner product (= Turn number increase) and the inductance value is increased, the SRF shifts to low frequency and the graph of Q changes as shown in FIG. 9.

본 발명의 경우 도 9와 같이 상대적으로 작은 면적(붉은선: A)을 갖는 제품의 Turn 수를 증가시켜 인덕턴스(Inductance)를 높일 때 내적이 상대적으로 큰 제품(검정선:A') 과 Q 그래프가 다르게 변화하는 성질을 이용하여 특정 Turn 수 이상이 되면 특정 영역(예를 들면 100MHz 기준)에서 보다 높은 Q값을 얻을 수 있는데 특히 의의가 있다In the case of the present invention, when the inductance is increased by increasing the number of turns of a product having a relatively small area (red line: A), as shown in FIG. 9, the internal product has a relatively large product (black line: A ') and a Q graph. By using differently changing properties, it is possible to get higher Q value in a specific area (for example, 100MHz) if it is over a certain number of turns.

본 발명에 따른 칩 타입 전자 부품은 권선수가 증가할 뿐만 아니라 충분한 품질계수를 확보할 수 있는 장점이 있다. 반면, 도 3d 의 전극 패턴을 사용한 경우의 칩 타입 전자 부품은 Q 값을 구현하는데 필요한 최소한의 내적(A) 확보가 어렵 다. The chip type electronic component according to the present invention has an advantage of not only increasing the number of turns but also ensuring a sufficient quality factor. On the other hand, in the case of using the electrode pattern of FIG. 3D, it is difficult to secure the minimum inner product A necessary to realize the Q value.

이상에서 바람직한 실시예를 통하여 본 발명을 설명하였으나, 본 발명은 예시된 실시예에 한정되지 않으며, 본 발명이 속한 기술 분야에서 통상의 지식을 가진 당업자라면 후술하는 특허청구범위의 기술적 사상의 범위 내에서 다양한 변형 및 개량이 가능할 것이다.Although the present invention has been described above through preferred embodiments, the present invention is not limited to the illustrated embodiments, and those skilled in the art having ordinary skill in the art are within the scope of the technical idea of the claims that will be described later. Various modifications and improvements will be possible in the.

이상에서 살펴본 바와 같이 본 발명에 따르면, 구조가 간단할 뿐만 아니라, 제조 공정이 용이하여 생산성이 향상되고, 제품 특성이 뛰어난 표면실장형 칩 타입 전자 부품을 제공할 수 있다. 특히, 본 발명은 코일형 내부 전극을 포함하는 초소형 칩 타입 전자 부품에 적합하며, 전기적인 특성 및 품질계수를 향상시켜 다양한 전자기기의 품질 향상에 기여할 수 있을 것이다. 또한, 본 발명에 따른 칩 타입 전자 부품은 대량 생산이 용이하며 수율을 증가시킬 수 있어 제품의 가격 경쟁력을 확보할 수 있을 것이다. As described above, according to the present invention, it is possible to provide a surface-mount chip type electronic component having not only a simple structure but also an easy manufacturing process to improve productivity and excellent product characteristics. In particular, the present invention is suitable for a microchip type electronic component including a coil type internal electrode, and may contribute to quality improvement of various electronic devices by improving electrical characteristics and quality coefficients. In addition, the chip-type electronic component according to the present invention can be easily mass-produced and can increase the yield to ensure the price competitiveness of the product.

Claims

표면에 전극 패턴이 형성되어 있는 시트들을 포함하여 적층 형성된 칩 타입 전자 부품에 있어서, In the chip-type electronic component formed by stacking the sheet including the electrode pattern is formed on the surface,

상기 전극 패턴이 폐쇄 도형의 일부분이 제거된 형태로서 제거된 부분의 비율은 폐쇄 도형 대비 0% 초과 ~ 30% 미만이고, 전극 패턴의 제거된 부분의 위치가 서로 다른 시트들이 적어도 5층 이상 연속적으로 적층되어 있는 것을 특징으로 하는 The electrode pattern is a form in which a portion of the closed figure is removed, and the ratio of the removed portion is greater than 0% to less than 30% of the closed figure, and sheets having different positions of the removed portion of the electrode pattern are continuously formed at least five layers in succession. It is laminated

표면 실장형 칩 타입 전자부품.Surface-mount chip type electronic components.

제1항에 있어서, 상기 시트는 전극 패턴이 형성된 영역에 적어도 하나의 관통홀이 있는 것을 특징으로 하는 표면 실장형 칩 타입 전자부품.The surface-mount chip type electronic component of claim 1, wherein the sheet has at least one through hole in an area where an electrode pattern is formed.

제1항에 있어서, 폐쇄 도형의 일부분이 제거된 형태의 전극 패턴이 있는 상기 시트들에 있어서, 상부 시트의 전극 패턴의 일단이 하부 시트의 전극 패턴의 일단과 전기적으로 도통되어 있는 것을 특징으로 하는 표면 실장형 칩 타입 전자부품. The sheet according to claim 1, wherein in the sheets having the electrode pattern in which a part of the closed figure is removed, one end of the electrode pattern of the upper sheet is electrically connected to one end of the electrode pattern of the lower sheet. Surface-mount chip type electronic components.

제3항에 있어서, 상기 상부 시트의 전극 패턴과 하부 시트의 전극 패턴은 전기적으로 연결되어 나선형 코일을 형성하는 것을 특징으로 하는 표면 실장형 칩 타 입 전자부품.The surface mount chip type electronic component of claim 3, wherein the electrode pattern of the upper sheet and the electrode pattern of the lower sheet are electrically connected to form a spiral coil.

제1항에 있어서, 상기 전극 패턴은 사각 형태인 것을 특징으로 하는 표면 실장형 칩 타입 전자부품.The surface mounted chip type electronic component of claim 1, wherein the electrode pattern has a rectangular shape.

제1항에 있어서, 상기 전극 패턴은 곡선부가 있는 사각 형태인 것을 특징으로 하는 표면 실장형 칩 타입 전자부품.The surface mounted chip type electronic component of claim 1, wherein the electrode pattern has a quadrangular shape having a curved portion.

상기 전극 패턴은 제1영역과, 상기 제1영역과 실질적으로 직교하는 제2영역과, 상기 제2영역과 직교하면서 상기 제1영역과 평행한 제3영역과, 상기 제3영역과 직교하면서 상기 제2영역과 평행한 제4영역을 포함하며, 상기 제1영역 내지 제4영역 중 두 영역은 전기적으로 단절되어 있으며, The electrode pattern may include a first region, a second region substantially orthogonal to the first region, a third region orthogonal to the second region and parallel to the first region, and orthogonal to the third region. A fourth area parallel to a second area, two of the first to fourth areas being electrically disconnected,

상기 전극 패턴이 형성되어 있는 시트들이 적어도 5층 이상 연속적으로 적층되어 있는 것을 특징으로 하는 Characterized in that the sheets on which the electrode patterns are formed are continuously stacked on at least five layers.

제7항에 있어서, 상기 시트는 전극 패턴이 형성된 영역에 적어도 하나의 관통홀이 있는 것을 특징으로 하는 표면 실장형 칩 타입 전자부품.The surface mount chip type electronic component of claim 7, wherein the sheet has at least one through hole in an area where an electrode pattern is formed.

제7항에 있어서, 상기 전극 패턴이 형성된 시트들은 상부 시트의 전극 패턴의 일부분이 하부 시트의 전극 패턴의 일부분과 전기적으로 연결되어 나선형 코일을 형성하는 것을 특징으로 하는 표면 실장형 칩 타입 전자부품.The surface mounted chip type electronic component of claim 7, wherein the sheets having the electrode patterns formed thereon form a spiral coil by electrically connecting a portion of the electrode pattern of the upper sheet to a portion of the electrode pattern of the lower sheet.

제7항에 있어서, 상기 전극 패턴은 사각 형태인 것을 특징으로 하는 표면 실장형 칩 타입 전자부품.The surface mount chip type electronic component of claim 7, wherein the electrode pattern has a rectangular shape.

제7항에 있어서, 상기 전극 패턴은 곡선부가 있는 사각 형태인 것을 특징으로 하는 표면 실장형 칩 타입 전자부품.The surface-mount chip type electronic component of claim 7, wherein the electrode pattern has a quadrangular shape having a curved portion.

칩 타입 전자 부품의 단위 적층 시트로서, 이 시트는 표면에 전극 패턴을 포함하며, A unit lamination sheet of a chip type electronic component, which includes an electrode pattern on its surface,

상기 전극 패턴은 The electrode pattern is

a) 제1영역과, a) the first region,

b) 상기 제1영역과 실질적으로 직교하는 제2영역과,b) a second region substantially orthogonal to the first region;

c) 상기 제2영역과 직교하면서 상기 제1영역과 평행한 제3영역과,c) a third region orthogonal to the second region and parallel to the first region,

d) 상기 제3영역과 직교하면서 상기 제2영역과 평행한 제4영역을 포함하고 상기 제1영역 내지 제4영역 중 두 영역은 전기적으로 단절되어 있는 단위 패턴; 및 이 단위 패턴이 x축, y축 및 원점에 대하여 각각 대칭인 패턴들을 포함하는 것을 특징으로 하는 d) a unit pattern including a fourth region orthogonal to the third region and parallel to the second region, wherein two of the first to fourth regions are electrically disconnected; And patterns in which the unit pattern is symmetrical with respect to the x-axis, y-axis, and origin, respectively.

칩 타입 전자 부품의 적층 시트. Laminated sheet of chip type electronic components.

제12항에 있어서, 상기 시트는 전극 패턴이 형성된 영역에 적어도 하나의 관통홀이 있는 것을 특징으로 하는 칩 타입 전자 부품의 적층 시트.The laminated sheet of chip type electronic component according to claim 12, wherein the sheet has at least one through hole in an area where an electrode pattern is formed.