KR20070103195A - Display device - Google Patents

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KR20070103195A
KR20070103195A KR1020060034990A KR20060034990A KR20070103195A KR 20070103195 A KR20070103195 A KR 20070103195A KR 1020060034990 A KR1020060034990 A KR 1020060034990A KR 20060034990 A KR20060034990 A KR 20060034990A KR 20070103195 A KR20070103195 A KR 20070103195A
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organic semiconductor
semiconductor layer
region
source electrode
electrode
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KR1020060034990A
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조승환
윤수완
송근규
최태영
윤주애
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삼성전자주식회사
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Publication date
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    • H10K59/125—Active-matrix OLED [AMOLED] displays including organic TFTs [OTFT]

Abstract

A display device is provided to improve current characteristics by increasing a width of a channel and to reduce parasitic capacitance between gate source electrodes. A display device includes an insulating substrate, an organic semiconductor layer, a barrier rib, and source and drain electrodes(60,50). The organic semiconductor layer is formed on the insulating substrate, and the barrier rib includes an exposure region for exposing the organic semiconductor layer. The source and drain electrodes are disposed apart from each other. A part of the source and drain electrodes is used for defining a channel region which is formed with a shape of belt along a periphery of the barrier ribs. The exposure region is formed with a circular shape or an elliptic shape. The source electrode is surrounded by the belt-shaped drain electrode.

Description

디스플레이장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

도 1은 본 발명의 제1실시예에 따른 디스플레이장치의 개략도이고,1 is a schematic diagram of a display device according to a first embodiment of the present invention;

도 2는 도 1의 Ⅱ-Ⅱ에 따른 단면도이고,2 is a cross-sectional view taken along II-II of FIG. 1,

도 3은 도 1의 Ⅲ-Ⅲ에 따른 단면도이고,3 is a cross-sectional view taken along line III-III of FIG. 1,

도 4는 본 발명의 제2실시예에 따른 박막트랜지스터의 개략도이고,4 is a schematic diagram of a thin film transistor according to a second embodiment of the present invention,

도 5는 본 발명의 제3실시예에 따른 박막트랜지스터의 개략도이고,5 is a schematic diagram of a thin film transistor according to a third embodiment of the present invention,

도 6은 본 발명의 제4실시예에 따른 박막트랜지스터의 개략도이고,6 is a schematic diagram of a thin film transistor according to a fourth embodiment of the present invention,

도 7은 도 6의 Ⅶ-Ⅶ에 따른 단면도이다.7 is a cross-sectional view taken along the line VIII-VIII of FIG. 6.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10　: 데이터선 15 : 광차단막10: data line 15: light blocking film

20 : 유지전극선 30 : 게이트선20: sustain electrode line 30: gate line

40 : 게이트 전극 50 : 드레인 전극40: gate electrode 50: drain electrode

60 : 소스 전극 70 : 화소전극60 source electrode 70 pixel electrode

80 : 유기반도체층 80: organic semiconductor layer

본 발명은 디스플레이장치에 관한 것으로서, 보다 상세하게는 박막트랜지스터를 포함하는 디스플레이장치에 관한 것이다. The present invention relates to a display device, and more particularly, to a display device including a thin film transistor.

최근, 디스플레이장치 중에서 소형, 경량화의 장점을 가지는 평판디스플레이장치(flat display device)가 각광을 받고 있다. 이러한 평판디스플레이장치는 액정디스플레이장치(LCD)와 유기전기발광장치(OLED)를 포함한다. 디스플레이장치들은 공통적으로 박막트랜지스터가 마련된 기판을 포함한다.Recently, flat display devices (flat display devices) having the advantages of small size and light weight have been in the spotlight. Such a flat panel display device includes a liquid crystal display device (LCD) and an organic electroluminescent device (OLED). Display devices commonly include a substrate provided with a thin film transistor.

여기서, 박막트랜지스터 기판은 각 픽셀의 동작을 제어 및 구동하는 스위칭 및 구동소자로서 박막트랜지스터(Thin Film Transistor: TFT)를 포함한다. 이러한 박막트랜지스터는 반도체층을 포함하며, 반도체층은 비정질 실리콘이나 폴리 실리콘이 사용되는데 최근에 유기반도체의 적용이 진행되고 있다. 유기반도체(Organic Semiconductor: OSC)는 상온 상압에서 형성될 수 있기 때문에 공정단가를 낮출 수 있으며 열에 약한 플라스틱 기판에 적용할 수 있는 장점이 있다. 그래서, 유기반도체가 적용된 박막트랜지스터는 대면적과 대량으로 생산 가능한 차세대 표시 장치의 구동 소자로서 평가 받고 있다.Here, the thin film transistor substrate includes a thin film transistor (TFT) as a switching and driving device for controlling and driving the operation of each pixel. Such a thin film transistor includes a semiconductor layer, and amorphous silicon or polysilicon is used as the semiconductor layer. Recently, application of organic semiconductors is progressing. Since organic semiconductor (OSC) can be formed at room temperature and normal pressure, the process cost can be lowered and it can be applied to plastic substrates that are weak to heat. Therefore, the thin film transistor to which the organic semiconductor is applied has been evaluated as a driving element of the next generation display device which can be produced in large area and in large quantities.

이러한 유기반도체는 스핀코팅, 노광, 현상 등의 공정을 거치지 않고 간단한 잉크젯 방식으로 형성될 수 있다. 잉크젯 방식으로 젯팅된 유기반도체용액은 경화시 유기반도체용액 표면의 가장자리영역이 가운데 영역보다 증발속도가 커서, 가운데 영역이 함몰되고 가장자리 영역의 높이가 높은 형태로 형성될 수 있다. 이러한 두께편차로 인하여 유기 박막트랜지스터(Organic TFT)의 전기적 특성이 균일하지 않게 나타나는 문제점이 있다.The organic semiconductor may be formed by a simple inkjet method without undergoing spin coating, exposure, or development. The organic semiconductor solution jetted by the inkjet method has a larger evaporation rate than that of the center region when the edge of the surface of the organic semiconductor solution is cured, so that the center region may be recessed and the height of the edge region may be high. Due to such thickness deviation, there is a problem in that electrical characteristics of the organic TFT are not uniform.

따라서, 본 발명의 목적은 전기적 특성이 균일한 박막트랜지스터를 포함하는 디스플레이장치를 제공하는 것이다. Accordingly, an object of the present invention is to provide a display device including a thin film transistor having uniform electrical characteristics.

또한, 본 발명의 다른 목적은 채널 폭이 증가하여 전류 특성이 향상된 박막트랜지스터를 포함하는 디스플레이장치를 제공하는 것이다.In addition, another object of the present invention is to provide a display device including a thin film transistor having an improved channel characteristic by increasing the channel width.

그리고, 본 발명의 다른 목적은 게이트 소스 전극간의 기생용량이 감소된 박막트랜지스터를 포함하는 디스프레이장치를 제공하는 것이다. Another object of the present invention is to provide a display device including a thin film transistor having reduced parasitic capacitance between gate source electrodes.

상기 목적은, 본 발명에 따라, 절연기판과; 상기 절연기판 상에 형성되어 있는 유기반도체층과; 상기 유기반도체층을 노출시키는 노출영역을 갖는 격벽과; 서로 이격 배치되어 있으며, 적어도 일부가 상기 격벽의 둘레를 따르는 띠형상으로 형성된 채널영역을 정의하는 소스전극 및 드레인 전극을 포함하는 디스플레이장치에 의해 달성된다. The object is, in accordance with the present invention, an insulating substrate; An organic semiconductor layer formed on the insulating substrate; Barrier ribs having exposed regions for exposing the organic semiconductor layer; The display device may be disposed to be spaced apart from each other, and at least a part of the display device may include a source electrode and a drain electrode defining a channel region formed in a band shape along a circumference of the partition wall.

상기 노출영역은 원형 또는 타원형일 수 있다. The exposed area may be circular or elliptical.

상기 드레인 전극은 상기 소스전극을 띠형상으로 둘러싸고 있는 것이 바람직하다.Preferably, the drain electrode surrounds the source electrode in a band shape.

채널영역의 전류특성을 균일하게 하기 위하여 상기 유기반도체층은 상기 채널 영역에 대응하는 표면이 실질적으로 평탄한 것이 바람직하다. In order to make the current characteristics of the channel region uniform, the organic semiconductor layer preferably has a substantially flat surface corresponding to the channel region.

상기 띠형상은 소정의 개구영역을 가지며, 상기 소스전극은 상기 띠형상의 내부에 형성되어 있는 원형 또는 타원형의 채널형성영역과 상기 채널형성영역으로 부터 연장되어 상기 개구영역을 통과하는 브릿지 영역을 가질 수 있다. The band has a predetermined opening region, and the source electrode has a circular or elliptical channel forming region formed inside the band, and a bridge region extending from the channel forming region and passing through the opening region. Can be.

소스 전극과 겹쳐지는 게이트 전극의 면적을 감소시키기 위하여 상기 소스 전극 및 드레인 전극의 하부에 마련되며, 소정영역에 제1개구부를 갖는 고리 형상의 게이트 전극을 더 포함하는 것이 바람직하다. In order to reduce the area of the gate electrode overlapping the source electrode, it is preferable to further include an annular gate electrode provided below the source electrode and the drain electrode and having a first opening in a predetermined region.

추가적으로 상기 채널형성영역은 상기 제1개구부에 대응하는 부분에 형성되어 있는 제2개구부를 포함할 수도 있다. Additionally, the channel forming region may include a second opening formed in a portion corresponding to the first opening.

채널영역의 폭을 증가시키기 위하여 상기 띠형상 및 상기 채널형성영역은 상호 맞물리는 요철패턴을 더 포함하는 것이 바람직하다. In order to increase the width of the channel region, the band shape and the channel forming region may further include interdigital uneven patterns.

상기 드레인 전극은 상기 띠형상으로부터 상기 노출영역의 중심부로 연장되어 있는 돌출부를 더 포함하고, 상기 소스 전극은 상기 돌출부의 둘레를 감싸는 형상으로 마련될 수 있다. The drain electrode may further include a protrusion extending from the band shape to a central portion of the exposed area, and the source electrode may be formed to surround a circumference of the protrusion.

한편, 상기 목적은, 본 발명에 따라, 절연기판과; 상기 절연기판 상에 형성되어 있는 유기반도체층과; 상기 유기반도체층을 원형 또는 타원형으로 노출시키는 노출영역을 갖는 격벽과; 상기 절연기판과 상기 유기반도체층 사이에 개재되며, 상기 격벽의 둘레를 따라 형성되는 있는 폐곡선의 드레인 전극과; 상기 드레인 전극과 이격되게 상기 폐곡선의 내부에 형성되어 있는 채널형성영역과 상기 노출영역의 외부에 형성되어 있는 브릿지 영역을 갖는 소스전극과; 상기 채널형성영역과 상기 브릿지 영역을 연결하는 도전층을 포함하는 디스플레이장치에 의해서도 달성될 수 있다. On the other hand, the above object, according to the present invention, the insulating substrate; An organic semiconductor layer formed on the insulating substrate; Barrier ribs having exposed regions for exposing the organic semiconductor layer in a circular or elliptical shape; A drained drain electrode interposed between the insulating substrate and the organic semiconductor layer and formed along a circumference of the partition wall; A source electrode having a channel forming region formed inside the closed curve and spaced apart from the drain electrode and a bridge region formed outside the exposed region; The display device may also be achieved by a display device including a conductive layer connecting the channel forming region and the bridge region.

이하에서는 첨부도면을 참조하여 본 발명에 대하여 설명한다.Hereinafter, the present invention will be described with reference to the accompanying drawings.

여러 실시예에 있어서 동일한 구성요소에 대하여는 동일한 참조번호를 부여하였으며, 동일한 구성요소에 대하여는 제1실시예에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.In various embodiments, like reference numerals refer to like elements, and like reference numerals refer to like elements in the first embodiment and may be omitted in other embodiments.

그리고, 본 발명의 제1실시예에서는 유기반도체층이 적용된 경우의 박막트랜지스터 기판에 대하여 설명하도록 하며, 본 발명은 박막트랜지스터 기판을 포함하는 액정표시장치와 OLED 등의 표시장치에도 적용될 수 있음은 물론이다.In the first embodiment of the present invention, a thin film transistor substrate in which an organic semiconductor layer is applied will be described. The present invention can be applied to a liquid crystal display device including a thin film transistor substrate, and a display device such as an OLED. to be.

도 1은 본 발명의 제1실시예에 따른 디스플레이장치의 개략도이고, 도 2는 도 1의 Ⅱ-Ⅱ에 따른 단면도이다.1 is a schematic diagram of a display device according to a first embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line II-II of FIG. 1.

본 발명에 따른 박막트랜지스터 기판(1)은 절연기판(100)과, 절연기판(100) 상에 형성되어 있는 제1금속배선층(10, 15, 20)과, 제1금속배선층(10, 15, 20) 상에 형성되어 있는 제1절연막(110)과, 제1절연막(110) 상에 형성되어 있는 제2금속배선층(30, 40)과, 제2금속배선층(30, 40) 상에 형성되어 있는 제2절연막(120)과, 제2절연막(120) 상에 형성되어 있는 제3금속배선층(50, 60)과, 제3금속배선층(50, 60) 상에 형성되어 있는 격벽(140), 격벽(140)으로 둘러싸인 유기반도체층(80), 제3금속배선층(50, 60)의 일부(60)와 전기적으로 연결되는 화소전극(70)을 포함한다. 또한, 유기반도체층(80) 상에는 유기반도체층(80)을 보호하기 위한 제3절연층(150)이 형성되어 있다. The thin film transistor substrate 1 according to the present invention includes an insulating substrate 100, first metal wiring layers 10, 15, and 20 formed on the insulating substrate 100, and first metal wiring layers 10, 15, 20 formed on the first insulating film 110 formed on the second insulating film 110, the second metal wiring layers 30 and 40 formed on the first insulating film 110, and the second metal wiring layers 30 and 40. The second insulating film 120, the third metal wiring layers 50 and 60 formed on the second insulating film 120, and the partition wall 140 formed on the third metal wiring layers 50 and 60, The organic semiconductor layer 80 surrounded by the partition wall 140 and the pixel electrode 70 electrically connected to a portion 60 of the third metal wiring layers 50 and 60 are included. In addition, a third insulating layer 150 is formed on the organic semiconductor layer 80 to protect the organic semiconductor layer 80.

절연기판(100)은 유리 또는 플라스틱으로 만들어질 수 있다. 절연기판(100)이 플라스틱으로 만들어질 경우 박막트랜지스터 기판(1)에 유연성을 부여할 수 있는 장점이 있다. 본 발명과 같이 유기반도체층(80)을 사용하면 반도체층 형성을 상 온, 상압에서 수행할 수 있기 때문에 플라스틱 소재의 절연기판(100)을 사용하기 용이한 장점이 있다. The insulating substrate 100 may be made of glass or plastic. When the insulating substrate 100 is made of plastic, there is an advantage that flexibility can be given to the thin film transistor substrate 1. When the organic semiconductor layer 80 is used as in the present invention, since the semiconductor layer formation can be performed at room temperature and atmospheric pressure, there is an advantage in that the insulating substrate 100 made of plastic is easy to use.

제1금속배선층(10, 15, 20)은 절연기판(100) 상에 일방향으로 연장되어 있는 데이터선(10)과 화소전극(70)을 사이에 두고 데이터선(10)과 평행하게 형성되어 있는 유지전극선(20) 및 박막트랜지스터의 하부에 형성되어 있는 광차단막(15)을 포함한다. 도시하지 않았지만, 데이터선(10)의 단부에 마련되어 외부로부터 구동 또는 제어신호를 전달 받는 데이터 패드를 더 포함할 수도 있다. 제1금속배선층(10, 15, 20)의 재료로는 Al, Cr, Mo, Nd, Au, Pt, Pd 들 중 적어도 어느 하나를 포함할 수 있으며, 단일층 또는 복수의 층으로 마련될 수 있다. The first metal wiring layers 10, 15, and 20 are formed parallel to the data line 10 with the data line 10 and the pixel electrode 70 extending in one direction on the insulating substrate 100 interposed therebetween. And a light blocking film 15 formed under the sustain electrode line 20 and the thin film transistor. Although not shown, a data pad provided at an end of the data line 10 to receive a driving or control signal from the outside may be further included. The material of the first metal wiring layers 10, 15, and 20 may include at least one of Al, Cr, Mo, Nd, Au, Pt, and Pd, and may be provided as a single layer or a plurality of layers. .

유지전극선(20)은 데이터선(10)과 이격되어 상기 데이터선(10)을 따라 형성되어 있으며 데이터선(10)과 동일한 재질로, 동시에 형성된다. 유지전극선(20)은 후술할 제1절연막(110) 및 소스전극(60)과 함께 유지용량(storage capacity)을 형성한다. 이러한, 유지용량에 의하여 박막트랜지스터가 오프(OFF) 되더라도 일정시간 동안 각 화소에 전압이 일정하게 유지되어 화상이 형성되게 된다.The storage electrode line 20 is spaced apart from the data line 10 and is formed along the data line 10, and is formed of the same material as the data line 10 and formed at the same time. The storage electrode line 20 forms a storage capacity together with the first insulating layer 110 and the source electrode 60 which will be described later. Even when the thin film transistor is turned off by the holding capacitor, the voltage is kept constant for each pixel for a predetermined time, thereby forming an image.

광차단막(15)은 게이트 전극(40)의 제1개구부(41)를 통하여 외부의 빛이 유기반도체층(80)으로 입사되는 것을 방지한다. 통상적으로 박막트랜지스터의 게이트 전극이 유기반도체층의 상부에 위치하는 탑-게이트(top-gate) 방식인 경우 유기반도체층으로 빛이 유입되는 것을 방지하기 위하여 광차단막을 형성한다. 본 실시예에 따른 박막트랜지스터는 유기반도체층(80)의 하부에 게이트 전극(40)이 형성되어 있는 바텀-게이트(bottom-gate) 방식이다. 하지만, 본 실시예에 따른 게이트 전 극(40)의 일 영역에는 제1개구부(41)가 형성되어 있으므로 외부로부터의 빛이 유기반도체층(80)에 입사될 수 있다. 따라서, 이를 차단하기 위한 광차단막(15)이 필요하다. 광차단막(15)은 박막트랜지터의 형상과 같은 원형이다. 광차단막(15)의 형상은 격벽(140)에 의하여 둘러싸인 노출영역(A)에 따라 다양하게 변형 가능하다. The light blocking film 15 prevents external light from entering the organic semiconductor layer 80 through the first opening 41 of the gate electrode 40. In general, when the gate electrode of the thin film transistor is a top-gate method positioned above the organic semiconductor layer, a light blocking layer is formed to prevent light from flowing into the organic semiconductor layer. The thin film transistor according to the present exemplary embodiment is a bottom-gate method in which the gate electrode 40 is formed under the organic semiconductor layer 80. However, since the first opening 41 is formed in one region of the gate electrode 40 according to the present embodiment, light from the outside may be incident on the organic semiconductor layer 80. Therefore, a light blocking film 15 for blocking the above is required. The light blocking film 15 is circular like the shape of a thin film transistor. The shape of the light blocking film 15 may be variously modified according to the exposed area A surrounded by the partition wall 140.

광차단막(15)은 Cr이나 MoW와 같은 불투명재질로 이루어질 수 있다. 표시장치가 액정표시장치일 경우, 절연기판(100) 하부로부터 입사되는 빛은 백라이트 유닛으로부터 빛일 수 있다. 본 실시예에서 광차단막(15)은 모든 게이트 전극(40)을 가리고 있으며, 넓은 영역에서 유기반도체층(80)을 가리고 있으나, 본 실시예와는 달리 게이트 전극(40)의 제1개구부(41)의 하부에만 형성될 수도 있으며, 박막트랜지스터의 특성에 크게 영향으로 주는 채널영역(B)을 중심으로 유기반도체층(80)의 일부만을 가리고 있을 수도 있다. The light blocking film 15 may be made of an opaque material such as Cr or MoW. When the display device is a liquid crystal display device, the light incident from the lower portion of the insulating substrate 100 may be light from the backlight unit. In the present exemplary embodiment, the light blocking layer 15 covers all the gate electrodes 40 and the organic semiconductor layer 80 in a wide area. However, unlike the present exemplary embodiment, the first opening 41 of the gate electrode 40 is formed. It may be formed only in the lower portion of, and may cover only a portion of the organic semiconductor layer 80 around the channel region (B) that greatly affects the characteristics of the thin film transistor.

제1금속배선층(10, 15, 20) 상부에는 제1절연막(110)이 덮고 있다. 제1절연막(110)은 제1금속배선층(10, 15, 20)과 제2금속배선층(30, 40) 간의 전기적 절연을 위한 층으로, 공정성이 탁월한 질화규소(SiNx) 또는 산화규소(SiOx) 등과 같은 무기물질로 이루어진 무기막일 수 있다. 제1절연막(110)은 데이터선(10)을 노출시키는 제1 접촉구(59)를 포함한다. 한편, 도시되지 않았으나, 제1절연막(110)은 무기막과 유기막을 포함하는 2중막일 수도 있다. 그리고, 제1절연막(110)은 제1금속배선층(10, 15, 20) 형성 시 사용되는 화학물질 또는 플라즈마가 잔존하여 후술할 제1 접촉구(59)의 틈새 또는 계면사이로 유입되어 내화학성 및 내플라즈마성에 취약한 후술할 유기반도체층(80)의 특성이 손상되는 것을 최소화한다. The first insulating layer 110 is covered on the first metal wiring layers 10, 15, and 20. The first insulating layer 110 is a layer for electrical insulation between the first metal wiring layers 10, 15, and 20 and the second metal wiring layers 30 and 40, and has excellent processability, such as silicon nitride (SiNx) or silicon oxide (SiOx). It may be an inorganic film made of the same inorganic material. The first insulating layer 110 includes a first contact hole 59 exposing the data line 10. Although not illustrated, the first insulating layer 110 may be a double layer including an inorganic layer and an organic layer. In addition, the first insulating layer 110 has a chemical substance or plasma used to form the first metal wiring layers 10, 15, and 20, and flows into a gap or an interface of the first contact hole 59, which will be described later. Minimizing damage to the characteristics of the organic semiconductor layer 80 to be described later that is vulnerable to plasma resistance.

제1절연막(110)은 광차단막(15)이 플로팅 전극으로 작용하는 것을 방지하며 광차단막(15)을 평탄화시켜 준다. 제1절연막(110)은 광투과율이 좋아야 하며 이후의 공정에서 안정적이어야 한다. 제1절연막(110)은 벤조시클로부텐(BCB)과 같은 유기막, 아크릴계의 감광막 또는 유기막과 무기막의 이중층일 수 있다. 유기막과 무기막의 이중층의 경우 무기막으로는 수백 Å두께의 질화 규소층이 사용될 수 있으며, 제1절연막(110)에서 유기반도체층(80)으로의 불순물 유입을 방지한다.The first insulating layer 110 prevents the light blocking film 15 from acting as a floating electrode and flattens the light blocking film 15. The first insulating film 110 should have good light transmittance and be stable in subsequent processes. The first insulating layer 110 may be an organic layer such as benzocyclobutene (BCB), an acrylic photosensitive layer, or a double layer of an organic layer and an inorganic layer. In the case of a double layer of an organic film and an inorganic film, a silicon nitride layer having a thickness of several hundreds of micrometers may be used, and impurities may be prevented from flowing into the organic semiconductor layer 80 from the first insulating film 110.

상기 제1절연막(110) 상에는 제2금속배선층(30, 40)이 형성되어 있다. 제2금속배선층(30, 40)은 상술한 데이터선(10)과 절연 교차하여 화소영역을 정의하는 게이트선(30)과, 게이트선(30)의 분지이며 유기반도체층(80)과 대응되는 곳에 형성되어 있는 게이트 전극(40)을 포함한다. 제2금속배선층(30, 40)은 Cu, Mo, Ta, Cr, Ti, Al 또는 Al합금 등과 같은 재질로 이루어진 금속 단일층이거나 금속 다중층일 수 있다.Second metal wiring layers 30 and 40 are formed on the first insulating layer 110. The second metal wiring layers 30 and 40 are insulated from and intersect the data line 10 and define a pixel region, and are branches of the gate line 30 and correspond to the organic semiconductor layer 80. And a gate electrode 40 formed therein. The second metal wiring layers 30 and 40 may be a single metal layer or multiple metal layers made of a material such as Cu, Mo, Ta, Cr, Ti, Al, or an Al alloy.

게이트 전극(40)은 광차단막(15)보다 작은 원형으로 마련되며, 중심부에 제1개구부(41)를 포함한다. 제1개구부(41)에 의해 게이트 전극(40)은 도넛 같은 형상을 지니게 되며, 이는 게이트 전극(40)과 소스전극(60)과 겹쳐지는 면적을 감소시킨다. 제1개구부(41)의 상부에 형성되어 있는 소스전극(60)과 겹쳐지는 게이트 전극(40)의 면적이 증가할수록 양 금속 전극(40, 60) 사이에서 발생하는 기생용량(Cgs)이 증가하여 유기반도체층(80)에서의 전류제어가 어려워지는 문제점이 있다. 이러한 기생용량을 감소시키기 위하여 소스전극(60)과 겹쳐지는 부분의 게이트 전극(40)에 소정의 개구를 형성한다.The gate electrode 40 has a circular shape smaller than that of the light blocking film 15, and includes a first opening 41 in a central portion thereof. The gate electrode 40 has a donut-like shape by the first opening 41, which reduces the area overlapping the gate electrode 40 and the source electrode 60. As the area of the gate electrode 40 overlapping the source electrode 60 formed on the first opening 41 increases, the parasitic capacitance Cgs generated between the two metal electrodes 40 and 60 increases. There is a problem that current control in the organic semiconductor layer 80 becomes difficult. In order to reduce the parasitic capacitance, a predetermined opening is formed in the gate electrode 40 of the portion overlapping the source electrode 60.

제2금속배선층(30, 40) 상에는 제2절연막(120)이 형성되어 있다. 제2절연막(120)은 유기물질을 포함하는 유기막으로, 제2금속배선층(30, 40)과 제3금속배선층(50, 60)을 보호함과 동시에, 내화학성 및 내플라즈마성이 취약한 유기반도체층(80)으로 불순물이 유입되는 것을 방지한다. 이러한 제2절연막(120)은 반도체 공정에서 안정적이어야 하며, 광투과율이 좋은 재료인 것이 바람직하다. 데이터선(10)의 상부에 마련되는 제2절연막(120)에는 데이터선(10)과 드레인 전극(50)을 전기적으로 연결하기 위한 제1 접촉구(59)가 형성되어 있다. The second insulating layer 120 is formed on the second metal wiring layers 30 and 40. The second insulating layer 120 is an organic layer including an organic material. The second insulating layer 120 protects the second metal wiring layers 30 and 40 and the third metal wiring layers 50 and 60, and has an inferior chemical resistance and plasma resistance. It is possible to prevent impurities from flowing into the semiconductor layer 80. The second insulating layer 120 should be stable in a semiconductor process and is preferably a material having good light transmittance. A first contact hole 59 for electrically connecting the data line 10 and the drain electrode 50 is formed in the second insulating layer 120 provided on the data line 10.

제2절연막(120) 상에는 드레인 전극(50) 및 소스 전극(60)으로 이루어진 제3금속배선층(50, 60)이 형성되어 있다. 제3금속배선층(50, 60)도 제1금속배선층(10, 15, 20)과 같이 Al, Cr, Mo, Nd, Au, Pt, Pd 들 중 적어도 어느 하나를 포함할 수 있으며, 단일층 또는 복수의 층으로 마련될 수 있다. 드레인 전극(50)은 제1접촉구(59)를 통해 데이터선(10)과 연결되어 있다. 또한, 소스 전극(60)은 유지전극선(15)과 겹쳐져 축적용량을 형성하고, 제2접촉구(69)를 통해 화소전극(70)과 전기적으로 연결되어 있다. Third metal wiring layers 50 and 60 including the drain electrode 50 and the source electrode 60 are formed on the second insulating layer 120. The third metal wiring layers 50 and 60 may also include at least one of Al, Cr, Mo, Nd, Au, Pt, and Pd, like the first metal wiring layers 10, 15, and 20, and may include a single layer or It may be provided in a plurality of layers. The drain electrode 50 is connected to the data line 10 through the first contact hole 59. In addition, the source electrode 60 overlaps the sustain electrode line 15 to form a storage capacitor, and is electrically connected to the pixel electrode 70 through the second contact hole 69.

도 1에 도시되어 있듯이, 박막트랜지스터의 형태는 원형이며, 격벽(140)에 의하여 노출된 원형의 노출영역(A)을 갖는다. 상술한 바와 같이, 이러한 노출영역(A)의 둘레와 유사하게 광차단막(15) 및 게이트 전극(40)이 형성되었으며, 드레인 전극(50) 및 소스전극(60) 또한 이러한 노출영역(A)의 둘레 형상에 영향을 받는다. 드레인 전극(50)과 소스 전극(60)은 서로 이격 배치되며, 적어도 일부가 격벽(40)의 둘레를 따라 띠형상으로 형성되어 있는 채널영역(B)을 형성한다. 본 실시 예에 따른 채널영역(B)은‘C’모양의 띠형상이며, 유기반도체층(80)이 덮고 있다. 물론, 노출영역(A)의 형상은 원형에 한정되는 것은 아니며, 박막트랜지스터 및 화소의 디자인에 따라 타원형 또는 사각형을 포함하는 다각형으로 변형 가능하다. 그리고, 변형된 노출영역(A)의 형태에 따라 드레인 전극(50) 및 소스 전극(60)의 형상과 양 전극(50, 60)에 사이에 형성되는 채널영역(B)의 띠형상이 가변될 것이다.As shown in FIG. 1, the thin film transistor has a circular shape and has a circular exposed area A exposed by the partition wall 140. As described above, the light blocking film 15 and the gate electrode 40 are formed similarly to the circumference of the exposed area A, and the drain electrode 50 and the source electrode 60 are also formed of the exposed area A. It is affected by the perimeter shape. The drain electrode 50 and the source electrode 60 are spaced apart from each other, and form a channel region B in which at least a portion thereof is formed in a band shape along the circumference of the partition wall 40. The channel region B according to the present exemplary embodiment has a 'C' band shape and is covered by the organic semiconductor layer 80. Of course, the shape of the exposed area A is not limited to a circle, and may be modified into a polygon including an ellipse or a rectangle according to the design of the thin film transistor and the pixel. The band shape of the drain electrode 50 and the source electrode 60 and the band region of the channel region B formed between the positive and negative electrodes 50 and 60 may vary according to the shape of the modified exposed region A. FIG. will be.

드레인 전극(50)은 소스 전극(60)을 띠형상으로 둘러싸고 있다. 드레인 전극(50)은 띠형상에 형성되어 있는 소정의 개구영역(51)을 가지며, 소스 전극(60)은 띠형상으로 둘러싸인 원형의 채널형성영역(61)과, 채널형성영역(61)으로부터 연장되어 개구영역(51)을 통과하는 브릿지 영역(62)을 포함한다. 띠형상의 드레인 전극(50)과 드레인 전극(50)으로 둘러싸인 소스전극(60)으로 형성되어 박막트랜지스터의 이러한 구조는 채널영역(B)의 폭(W)를 증가시키고 길이(L)를 감소시킨다. 채널영역(B)의 폭(W)이 증가될수록 박막트랜지스터의 전류 온/오프 특성이 향상되는 효과가 있다. 특히, 전류 온 특성(Ion)이 우수해지며, 이로 인하여 박막트랜지스터의 전기적 특성이 균일해지는 효과가 있다. The drain electrode 50 surrounds the source electrode 60 in a band shape. The drain electrode 50 has a predetermined opening area 51 formed in a band shape, and the source electrode 60 extends from the channel formation area 61 and the circular channel formation area 61 surrounded by the band shape. And a bridge area 62 passing through the opening area 51. This structure of the thin film transistor increases the width W of the channel region B and decreases the length L by being formed of the band-shaped drain electrode 50 and the source electrode 60 surrounded by the drain electrode 50. . As the width W of the channel region B increases, the current on / off characteristic of the thin film transistor is improved. In particular, the current-on characteristic (Ion) is excellent, thereby the electrical characteristics of the thin film transistor is uniform.

소스 전극(60)과 드레인 전극(50)은 증착과 사진 식각 공정을 통해 형성될 수 있다. 소스 전극(60) 및 드레인 전극(50)은 절연기판(100)과 격벽(140) 사이에 개재되어 있으며, 채널영역(B)은 후술할 유기반도체층(80)의 표면이 실질적으로 평탄한 영역에 대응하여 위치하도록 형성되어 있는 것이 바람직하다. 이는 채널영역(B)을 따라 유기반도체층(80)의 두께 편차가 발생하면, 이러한 두께편차로 인하여 유기 박막트랜지스터(Organic TFT)의 전기적 특성이 균일하지 않게 나타날 수 있기 때문이다. 소스 전극(60)과 드레인 전극(50)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)로 형성될 수 있으며, Cu, Mo, Ta, Cr, Ti, Al 또는 Al합금 등과 같은 금속으로도 형성될 수 있다.The source electrode 60 and the drain electrode 50 may be formed through a deposition and a photolithography process. The source electrode 60 and the drain electrode 50 are interposed between the insulating substrate 100 and the partition wall 140, and the channel region B is formed in a region where the surface of the organic semiconductor layer 80, which will be described later, is substantially flat. It is preferable that it is formed so that it may correspond. This is because when the thickness variation of the organic semiconductor layer 80 occurs along the channel region B, the electrical characteristics of the organic TFT may not be uniform due to the thickness deviation. The source electrode 60 and the drain electrode 50 may be formed of indium tin oxide (ITO) or indium zinc oxide (IZO), and may also be formed of a metal such as Cu, Mo, Ta, Cr, Ti, Al, or an Al alloy. Can be formed.

소스 전극(60), 드레인 전극(50) 그리고 이들이 덮지 않은 제2절연막(120) 상에는 격벽(140)이 형성되어 있다. 격벽(140)은 채널영역(B)을 노출시키는 개구 및 화소전극(70)과 소스전극(60)이 연결되기 위한 제2접촉구(69)를 포함한다. 상기 개구는 소스 전극(50) 및 드레인 전극(60) 각각의 적어도 일부분을 노출시키고 있다. 격벽(140)은 유기반도체층(80)을 형성하기 위한 틀 역할을 한다. 격벽(140)은 유기반도체가 드로핑되는 경우 유기반도체의 적하 크기(drop size)가 크거나 정확한 위치에 떨어지지 않는 경우, 그리고 적하 크기가 서로 다른 경우 등에 있어서 유기 반도체가 주위로 퍼지는 정도가 달라 유기 반도체층(80)이 균일하게 형성되지 않는 것을 방지하기 위해 형성한다. 즉 잉크젯 방식에서 잉크를 떨어뜨릴 위치를 미리 정하여 잉크젯 공정이 정확하게 진행되도록 하는 것이다. 본 실시예에 따른 격벽(140)은 유기반도체층(80)을 형성하기 위한 틀 역할 이외에 화소전극(70)과 소스 전극(60) 간을 이격시키고, 소스 전극(60)과 드레인 전극(60)을 보호하는 보호막의 기능을 한다. The partition wall 140 is formed on the source electrode 60, the drain electrode 50, and the second insulating layer 120 which is not covered. The partition wall 140 includes an opening exposing the channel region B, and a second contact hole 69 for connecting the pixel electrode 70 and the source electrode 60 to each other. The opening exposes at least a portion of each of the source electrode 50 and the drain electrode 60. The partition wall 140 serves as a frame for forming the organic semiconductor layer 80. When the organic semiconductor is dropped, the partition wall 140 may have a different degree of organic semiconductor spreading around when the drop size of the organic semiconductor is not large or falls at the correct position, and when the drop size is different. It is formed to prevent the semiconductor layer 80 from being formed uniformly. In other words, in the inkjet method, a position to drop ink is determined in advance so that the inkjet process proceeds accurately. The partition wall 140 according to the present embodiment spaces the pixel electrode 70 and the source electrode 60 apart from the frame for forming the organic semiconductor layer 80, and the source electrode 60 and the drain electrode 60. It acts as a protective shield.

격벽(140)은 불소계 고분자로 이루어 질 수 있다. 격벽(140)에 드로핑되는 잉크가 친수성인 경우에는 격벽(140)은 소수성 그리고 드로핑되는 잉크가 소수성인 경우에는 격벽(140)은 친수성인 것이 잉크를 원하는 위치에 형성시키는데 유리하다. 불소계 고분자는 발수성(water repellency) 및 발유성(oil repellency)을 동시 에 가지는 특성이 있다. 불소계 고분자로는, 이에 한정되지는 않으나 PTFE(Poly Tetra Fluoro Ethylene), FEP(Fluorinated Ethylene Propylene), PFA(Poly Fluoro Alkoxy), ETFE(Ethylene Tetra Fluoro Ethylene), PVDF(polyvinylidene fluoride)등이 가능한다.The partition wall 140 may be made of a fluorine-based polymer. It is advantageous to form the ink at a desired position that the partition wall 140 is hydrophobic when the ink dropped onto the partition wall 140 is hydrophilic and the partition wall 140 is hydrophilic when the ink to be dropped is hydrophobic. Fluorine-based polymers are characterized by having both water repellency and oil repellency. Examples of the fluorine-based polymer include, but are not limited to, Poly Tetra Fluoro Ethylene (PTFE), Fluorinated Ethylene Propylene (FEP), Poly Fluoro Alkoxy (PFA), Ethylene Tetra Fluoro Ethylene (ETFE), and polyvinylidene fluoride (PVDF).

격벽(140) 내에는 유기반도체층(organic semiconductor layer, 80)이 위치하고 있다. 유기반도체층(80)은 채널영역(B)을 덮고 있으며, 노출되어 있는 소스 전극(50)과 드레인 전극(60)을 덮고 있다. 유기반도체층(80)은 잉크젯 방법으로 형성되어 있으며, 수용액이나 유기 용매에 용해되는 고분자 물질이나 저분자 물질이 이용된다. 고분자 유기반도체는 일반적으로 용매에 잘 용해되므로 잉크젯 공정에 적합하다. 그러나 저분자 유기 반도체 중에서도 유기 용매에 잘 용해되는 물질이 있으므로 이를 이용할 수 있다. An organic semiconductor layer 80 is located in the partition 140. The organic semiconductor layer 80 covers the channel region B and covers the exposed source electrode 50 and the drain electrode 60. The organic semiconductor layer 80 is formed by an inkjet method, and a high molecular material or a low molecular material dissolved in an aqueous solution or an organic solvent is used. Polymeric organic semiconductors are generally well soluble in solvents and are suitable for ink jet processes. However, among the low molecular weight organic semiconductors, a substance that is well soluble in an organic solvent may be used.

도 2에 도시된 바와 같이, 잉크젯 방법에 의하여 형성된 유기반도체층(80)은 격벽(140)에 인접하여 형성된 가장자리부(81)와, 가장자리부(81)에 둘러싸여 있으며 가장자리부(81)보다 높이가 낮은 함몰부(82)를 포함할 수 있다. 가장자리부(81)와 함몰부(82)의 표면은 비교적 평탄하나 가장지리부(81)와 함몰부(82)의 경계영역은 단차를 이루고 있다. 이런 형상은 격벽(140) 내로 제팅된 유기반도체용액의 경화시 유기반도체용액 표면의 증발속도가 서로 달라서 나타나는 현상으로, 커피 스테인(coffee stain) 현상이라 한다. 일반적으로 채널영역(B)은 격벽(140)의 내부 또는 유기반도체층(80)의 전면 중앙에 배치되도록 형성되게 되는데, 이 경우 채널영역(B)은 유기반도체층(80)의 두께 편차가 발생된 영역에 걸쳐서 위치하게 된다. 이와 같은 구조 또는 형상의 박막트랜지스터는 전기적 특성이 불균일하게 하는 문제점이 있다.As shown in FIG. 2, the organic semiconductor layer 80 formed by the inkjet method is surrounded by the edge portion 81 and the edge portion 81 formed adjacent to the partition wall 140 and is higher than the edge portion 81. May comprise a low depression 82. The surface of the edge portion 81 and the depression portion 82 is relatively flat, but the boundary area between the edge portion 81 and the depression portion 82 is stepped. This shape is a phenomenon in which the evaporation rate of the surface of the organic semiconductor solution is different from each other when the organic semiconductor solution jetted into the partition wall 140 is hardened, and is called a coffee stain phenomenon. In general, the channel region B is formed to be disposed inside the partition wall 140 or at the center of the front surface of the organic semiconductor layer 80. In this case, the channel region B may have a thickness variation of the organic semiconductor layer 80. It will be located over the entire area. Such a thin film transistor having a structure or shape has a problem in that electrical characteristics are uneven.

상기와 같은 문제점을 해결하기 위해, 본 발명에서는 상술한 채널영역(B)을 두께 편차가 발생되지 않은 영역에 위치하도록 소스 전극(50)과 드레인 전극(60)을 패터닝한다. 즉, 도 2에 도시된 바와 같이, 유기반도체층(80)의 함몰부(82)에 대응하는 일영역 내에 채널영역(B)이 위치하도록 소스 전극(60)과 드레인 전극(50)을 형성한다. 이에 의하여, 채널영역(B)이 비교적 평탄한 면을 이루고 있는 유기반도체층(80)의 하부에 배치되게 됨으로써 박막트랜지스터의 전기적 특성이 균일하게 된다.In order to solve the above problems, in the present invention, the source electrode 50 and the drain electrode 60 are patterned such that the channel region B is located in a region where thickness variation does not occur. That is, as shown in FIG. 2, the source electrode 60 and the drain electrode 50 are formed such that the channel region B is located in one region corresponding to the depression 82 of the organic semiconductor layer 80. . As a result, the channel region B is disposed under the organic semiconductor layer 80 having a relatively flat surface, thereby making the electrical characteristics of the thin film transistor uniform.

한편, 유기반도체층(80)은 테트라센(tetracene) 또는 펜타센(pentacene)의 치환기를 포함하는 유도체이거나, 티오펜링(thiopene ring)의 2, 5위치를 통하여 4 내지 8개가 연결된 올리고티오펜(oligothiopene)일 수 있다. On the other hand, the organic semiconductor layer 80 is a derivative containing a substituent of tetracene (pentacene) or pentacene (pentacene), or oligothiophene connected 4 to 8 through the 2, 5 position of the thiopene ring (thiopene ring) (oligothiopene).

그리고, 유기반도체층(80)은 페릴렌테트라 카보실릭 디안하이드라이드(perylenetetracarboxlic dianhidride, PTCDA) 또는 그의 이미드(imide) 유도체이거나 나프탈렌테트라 카보실릭 디안하이드라이드(naphthalenetetracarboxlic dianhydride, NTCDA) 또는 그의 이미드(imide) 유도체일 수 있다.The organic semiconductor layer 80 is perylenetetracarboxlic dianhidride (PTCDA) or an imide derivative thereof or naphthalenetetracarboxlic dianhydride (NTCDA) or its already It may be an imide derivative.

또한, 유기 반도체층(80)은 금속화 프타로시아닌(metallized pthalocyanine) 또는 그의 할로겐화 유도체이거나 페릴렌 또는 코로렌과 그의 치환기를 포함하는 유도체일 수 있다. 여기서 금속화 프타로시아닌(metallized pthalocyanine)에 첨가되는 금속으로는 구리, 코발트, 아연 등이 바람직하다.In addition, the organic semiconductor layer 80 may be a metallized pthalocyanine or a halogenated derivative thereof or a derivative including perylene or cororene and a substituent thereof. The metal added to the metallized pthalocyanine is preferably copper, cobalt, zinc, or the like.

그리고, 유기 반도체층(80)은 티에닐렌(thienylene) 및 비닐렌(vinylene)의 코-올리고머(co-oligomer) 또는 코-폴리머(co-polymer)일 수 있다.The organic semiconductor layer 80 may be a co-oligomer or co-polymer of thienylene and vinylene.

유기 반도체층(80)은 티에닐렌(thienylene) 또는 코로렌(coroene)과 그들의 치환기를 포함하는 유도체일 수 있으며, 이러한 유도체들의 아로마틱(aromatic) 또는 헤테로아로마틱 링(heteroaromatic ring)에 탄소수 1 내지 30개의 하이드로 카본 체인(hydrocarbon chain)을 한 개 이상 포함하는 유도체일 수 있다.The organic semiconductor layer 80 may be a derivative including thienylene or coroene and their substituents. The organic semiconductor layer 80 may have 1 to 30 carbon atoms in an aromatic or heteroaromatic ring of the derivatives. It may be a derivative including one or more hydrocarbon chains.

채널영역(B)을 형성하는 반도체층은 아모포스 실리콘 또는 폴리 실리콘이 사용될 수도 있다.As the semiconductor layer forming the channel region B, amorphous silicon or polysilicon may be used.

유기 반도체층(80)의 상부에는 제3절연막(150)이 형성되어 있다. 제3절연막(150)은 유기반도체층(80)의 열화를 방지하고, 유기반도체층(80)의 특성이 유지될 수 있도록 한다. 제3절연막(150)도 잉크젯 방식으로 형성될 수 있다. 제3절연막(150) 상부에 다른 무기물질을 포함하는 추가적인 절연막 또는 보호막을 포함할 수 있다.The third insulating layer 150 is formed on the organic semiconductor layer 80. The third insulating layer 150 may prevent deterioration of the organic semiconductor layer 80 and maintain characteristics of the organic semiconductor layer 80. The third insulating layer 150 may also be formed by an inkjet method. An additional insulating layer or a protective layer including another inorganic material may be included on the third insulating layer 150.

유기반도체층(80)이 형성되지 않은 격벽(140)의 상부에는 화소전극(80)이 형성되어 있다. 화소전극(80)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)등의 투명한 도전물질로 이루어져 있으며 제2접촉구(69)을 통해 소스 전극(60)과 접하고 있다. The pixel electrode 80 is formed on the partition wall 140 on which the organic semiconductor layer 80 is not formed. The pixel electrode 80 is made of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) and is in contact with the source electrode 60 through the second contact hole 69.

본 실시예와는 달리, 화소전극(80)과 드레인, 소스 전극(50, 60)과 동일한 층에 형성될 수도 있으며, 이 경우, 드레인, 소스 전극(50, 60)은 ITO 또는 IZO로 이루어진다. Unlike the present embodiment, the pixel electrode 80, the drain, and the source electrodes 50 and 60 may be formed on the same layer. In this case, the drain and the source electrodes 50 and 60 may be made of ITO or IZO.

도 3은 도 1의 Ⅲ-Ⅲ에 따른 단면도이다. 도2에 도시되어 있는 박막트랜지스터는 도 3에 도시되어 있는 박막트랜지스터와 소스 전극(60)의 형상만이 상이하다. 즉, 원형으로 형성되어 있는 광차단막(15), 고리 형상의 게이트 전극(40) 및 띠형상의 채널영역(B)을 형성하는 드레인 및 소스 전극(50, 60)은 동일하다. 다만, 소스 전극(60)의 채널형성영역(61)은 게이트 전극(40)의 제1개구부(41)에 대응하는 부분에 형성되어 있는 제2개구부(63)를 포함한다. 3 is a cross-sectional view taken along line III-III of FIG. 1. The thin film transistor shown in FIG. 2 differs only in the shape of the thin film transistor and the source electrode 60 shown in FIG. That is, the light blocking film 15, the ring-shaped gate electrode 40, and the drain and source electrodes 50 and 60 forming the band-shaped channel region B are formed in the same shape. However, the channel formation region 61 of the source electrode 60 includes a second opening 63 formed in a portion corresponding to the first opening 41 of the gate electrode 40.

이는 게이트 전극(40)과 겹쳐지는 소스 전극(60)에 의한 기생용량의 영향을 더 감소시키기 위한 것이다. 제2개구부(63)로 인하여 소스전극(60)의 면적이 감소하게 되고, 게이트 전극(40) 사이에서 발생하는 기생용량도 감소된다. This is to further reduce the influence of parasitic capacitance by the source electrode 60 overlapping the gate electrode 40. The area of the source electrode 60 is reduced due to the second opening 63, and the parasitic capacitance generated between the gate electrodes 40 is also reduced.

도 4 및 도 5는 본 발명의 제2및 제3 실시예에 따른 박막트랜지스터의 개략도이다. 제2실시예에 따른 박막트랜지스터는 드레인 전극(50) 및 소스 전극(60)에 형성되어 있는 요철패턴(55, 65)을 포함한다. 원형으로 형성되어 있는 광차단막(15), 고리 형상의 게이트 전극(40) 및 채널형성영역(61)에 형성되어 있는 제2개구부(63)는 도 1의 우측에 도시되어 있는 박막트랜지스터와 동일하다.4 and 5 are schematic views of thin film transistors according to the second and third embodiments of the present invention. The thin film transistor according to the second embodiment includes uneven patterns 55 and 65 formed in the drain electrode 50 and the source electrode 60. The light blocking film 15 formed in a circular shape, the ring gate electrode 40 and the second opening 63 formed in the channel forming region 61 are the same as the thin film transistor shown on the right side of FIG. .

드레인 전극(50)의 띠형상에 형성되어 있는 요철패턴(55)과 채널형성영역(61)에 형성되어 있는 요철패턴(65)은 톱니와 같이 서로 맞물려 있으며, 요철패턴(55, 65) 사이에 형성되어 있는 채널영역(B)은 꼬불꼬불한 띠형상을 가진다. 이는 채널영역(B)의 폭(W)이 증가한 것을 의미하므로 박막트랜지스터의 전류 특성을 개선시키는 효과가 있다. The uneven pattern 55 formed in the band shape of the drain electrode 50 and the uneven pattern 65 formed in the channel forming region 61 are engaged with each other like a sawtooth, and the uneven patterns 55 and 65 are interposed therebetween. The formed channel region B has a tortuous band shape. This means that the width W of the channel region B is increased, thereby improving the current characteristics of the thin film transistor.

제3실시예에 따른 박막트랜지스터는 동심 구조를 갖는 드레인 전극(50) 및 소스 전극(60)을 포함한다. 본 실시예에 따른 드레인 전극(50)은 띠형상으로부터 노출영역(A)의 중심부로 연장되어 있는 돌출부(52)를 포함하며, 소스 전극(60)은 돌출부(52)의 둘레를 감싸고 있다. 소스 전극(60)은 드레인 전극(50)의 원형 띠형상과 유사한 띠형상을 가지며 드레인 전극(50)과 소정 간격 이격되어 있다. 이러한 구조로 인하여 채널영역(B)의 폭(W)은 상술한 다른 실시예보다 증가하게 된다. The thin film transistor according to the third embodiment includes a drain electrode 50 and a source electrode 60 having a concentric structure. The drain electrode 50 according to the present exemplary embodiment includes a protrusion 52 extending from the belt shape to the center portion of the exposure area A, and the source electrode 60 surrounds the periphery of the protrusion 52. The source electrode 60 has a band shape similar to the circular band shape of the drain electrode 50 and is spaced apart from the drain electrode 50 by a predetermined interval. Due to this structure, the width W of the channel region B is increased compared to the other embodiments described above.

드레인 및 소스 전극(50, 60)의 형상은 도4 및 도5에 도시되어 있는 형상에 한정되지 않으며, 격벽(140)에 의해 노출되어 있는 노출영역(A)의 둘레를 따라 다양하게 형성될 수 있다.Shapes of the drain and source electrodes 50 and 60 are not limited to those shown in FIGS. 4 and 5, and may be variously formed along the circumference of the exposed area A exposed by the partition wall 140. have.

도 5에 따른 박막트랜지스터의 경우, 노출영역(A)의 중심부에도 채널영역(B)이 형성되어 있기 때문에 게이트 전극(40)은 제1실시예와 같은 제1개구부(41)를 포함할 수 없다. 다만, 채널영역(B)에 대응되며, 소스전극(60)과 최소한의 면적으로 중첩되도록 설계 될 수 있을 것이다. In the thin film transistor of FIG. 5, since the channel region B is formed in the center of the exposed region A, the gate electrode 40 may not include the first opening 41 as in the first embodiment. . However, it may correspond to the channel region B and may be designed to overlap the source electrode 60 with a minimum area.

도 6은 본 발명의 제4실시예에 따른 박막트랜지스터의 개략도이고, 도7는 도6의 Ⅶ-Ⅶ에 따른 단면도이다. 6 is a schematic diagram of a thin film transistor according to a fourth embodiment of the present invention, and FIG. 7 is a cross-sectional view taken along line VIII-VIII in FIG.

본 실시예에 따른 드레인 전극(50)은 도1의 개구영역(51)을 포함하지 않으며 노출영역(A)에 따라 형성된 폐곡선(53)으로 구성된다. 폐곡선(53)의 드레인 전극(50) 안에 도넛 형상(66)의 소스 전극(60)이 형성되어 있다. 드레인 전극(50)과 소스 전극(60)의 사이에 형성되는 채널영역(B)은 드레인 전극(50)과 같이 도넛 또는 고리 형상의 폐곡선을 이룬다. 즉, 소스 전극(60), 채널 영역(B) 및 드레인 전극(50)은 동심원으로 형성되어 있다. The drain electrode 50 according to the present exemplary embodiment does not include the opening region 51 of FIG. 1 and is composed of a closed curve 53 formed along the exposure region A. FIG. A donut-shaped source electrode 60 is formed in the drain electrode 50 of the closed curve 53. The channel region B formed between the drain electrode 50 and the source electrode 60 forms a donut or annular closed curve like the drain electrode 50. That is, the source electrode 60, the channel region B and the drain electrode 50 are formed concentrically.

도 7에 도시되어 있듯이, 소스 전극(60)의 도넛 형상(66)은 브릿지 영역(62)과 광차단막(15)을 통해 전기적으로 연결되어 있다. 본 실시예에 따른 박막트랜지스터는 게이트 전극(40)이 유기반도체층(80)의 상부에 형성되어 있는 탑-게이트 방식이다. 게이트 전극(40)이 유기반도체층(80)의 상부에 형성되어 있는 것만 제외하면, 상술한 실시예의 구조와 유사한 구조를 갖는다.As shown in FIG. 7, the donut shape 66 of the source electrode 60 is electrically connected through the bridge region 62 and the light blocking film 15. The thin film transistor according to the present exemplary embodiment has a top-gate method in which the gate electrode 40 is formed on the organic semiconductor layer 80. Except that the gate electrode 40 is formed on the organic semiconductor layer 80, it has a structure similar to that of the above-described embodiment.

우선, 절연기판(100) 상에 데이터선(10), 광차단막(15) 및 유지전극선(20)이 형성되고, 상기 제1금속배선층(10, 15, 20)의 상부에는 제1절연막(110)이 형성된다. 제1절연막(110)에는 데이터선(10) 및 광차단막(15)을 드러내는 제 1 및 제3접촉구(59, 68)가 형성되어 있다. 제1접촉구(59)를 통하여 데이터선(10)과 드레인 전극(50)이 전기적으로 연결되며, 제3접촉구(68)를 통하여 채널영역(B) 내부에 형성되어 있는 도넛 형상(66)과 브릿지 영역(62)이 전기적으로 연결된다.First, the data line 10, the light blocking layer 15, and the sustain electrode line 20 are formed on the insulating substrate 100, and the first insulating layer 110 is disposed on the first metal wiring layers 10, 15, and 20. ) Is formed. First and third contact holes 59 and 68 exposing the data line 10 and the light blocking film 15 are formed in the first insulating layer 110. The donut shape 66 is electrically connected to the data line 10 and the drain electrode 50 through the first contact hole 59, and is formed in the channel region B through the third contact hole 68. And bridge area 62 are electrically connected.

드레인 전극(50)의 일부와 도넛 형상(66) 및 채널영역(B)에는 유기반도체층(80)이 형성되어 있으며, 유기반도체층(80)은 격벽(140)에 의하여 구획된다. An organic semiconductor layer 80 is formed in a portion of the drain electrode 50, the donut shape 66, and the channel region B, and the organic semiconductor layer 80 is partitioned by the partition wall 140.

유기반도체층(80)의 상부에는 제3 절연막(150)이 형성되어 있다. 유기반도체층(80)과 게이트 전극(40)이 직접 접촉하거나 무기절연막을 사이에 두고 위치하면 유기반도체층(40)의 특성이 열화될 수 있으므로 제3절연막(150)은 유기물질로 이루어지는 것이 바람직하다. 제3절연막(150)은 유기반도체층(80)과 게이트 전극(40)의 직접 접촉을 방지하면서 유기반도체층(80)의 특성이 유지될 수 있도록 한다. The third insulating layer 150 is formed on the organic semiconductor layer 80. If the organic semiconductor layer 80 is in direct contact with the gate electrode 40 or the inorganic insulating layer is disposed therebetween, the characteristics of the organic semiconductor layer 40 may be deteriorated. Thus, the third insulating layer 150 is preferably made of an organic material. Do. The third insulating layer 150 may maintain the characteristics of the organic semiconductor layer 80 while preventing direct contact between the organic semiconductor layer 80 and the gate electrode 40.

재3절연막(150) 상에는 투명전극층(160)이 형성되어 있다. 투명전극층(160)은 제3절연막(150)을 형성할 때 마스크로서 사용되는 동시에, 게이트 전극(40)이 스퍼터링 방식을 형성되는 경우 유기반도체층(80)과 제3절연막(150)의 손상을 방지하기 위하여 제3절연막(150)과 게이트 전극(40) 사이에 개재된다. 경우에 따라서, 투명전극층(160)은 생략될 수도 있다. The transparent electrode layer 160 is formed on the third insulating layer 150. The transparent electrode layer 160 is used as a mask when forming the third insulating film 150, and damages the organic semiconductor layer 80 and the third insulating film 150 when the gate electrode 40 is formed with a sputtering method. In order to prevent the gap, the third insulating layer 150 is interposed between the gate electrode 40. In some cases, the transparent electrode layer 160 may be omitted.

투명전극층(160)의 상부에는 게이트 전극(40) 및 게이트 전극(40)을 보호하기 위한 게이트 보호막(170)이 순차적으로 형성되어 있다. The gate protection film 170 for protecting the gate electrode 40 and the gate electrode 40 is sequentially formed on the transparent electrode layer 160.

다른 실시예에 따르면, 제4실시예와 같이 소스 전극(50)이 이분화 되어 광차단막(15) 등으로 연결되는 구조를 가지면서도 게이트 전극(40)이 유기반도체층(80)의 하부에 형성되는 것도 가능하다. 이 경우, 복수의 소스 전극 부분을 전기적으로 연결하기 위한 브릿지 전극이 게이트 전극의 상부에 형성될 것이다. According to another embodiment, the gate electrode 40 is formed under the organic semiconductor layer 80 while having a structure in which the source electrode 50 is bisected and connected to the light blocking film 15, as in the fourth embodiment. It is also possible. In this case, a bridge electrode for electrically connecting the plurality of source electrode portions will be formed on the gate electrode.

비록 본 발명의 몇몇 실시예들이 도시되고 설명되었지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 당업자라면 본 발명의 원칙이나 정신에서 벗어나지 않으면서 본 실시예를 변형할 수 있음을 알 수 있을 것이다. 발명의 범위는 첨부된 청구항과 그 균등물에 의해 정해질 것이다. Although some embodiments of the invention have been shown and described, it will be apparent to those skilled in the art that modifications may be made to the embodiment without departing from the spirit or spirit of the invention. . It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents.

이상 설명한 바와 같이, 본 발명에 따르면 전기적 특성이 균일한 박막트랜지스터를 포함하는 디스플레이장치가 제공된다.As described above, according to the present invention, a display device including a thin film transistor having uniform electrical characteristics is provided.

또한, 채널 폭이 증가하여 전류 특성이 향상된 박막트랜지스터를 포함하는 디스플레이장치를 제공하는 것이다.In addition, the present invention provides a display device including a thin film transistor having increased channel width and improved current characteristics.

그리고, 본 발명에 따르면 게이트 소스 전극간의 기생용량이 감소된 박막트랜지스터를 포함하는 디스프레이장치를 제공하는 것이다. According to the present invention, there is provided a display device including a thin film transistor having reduced parasitic capacitance between gate source electrodes.

Claims (10)

절연기판과;An insulating substrate; 상기 절연기판 상에 형성되어 있는 유기반도체층과;An organic semiconductor layer formed on the insulating substrate; 상기 유기반도체층을 노출시키는 노출영역을 갖는 격벽과;Barrier ribs having exposed regions for exposing the organic semiconductor layer; 서로 이격 배치되어 있으며, 적어도 일부가 상기 격벽의 둘레를 따르는 띠형상으로 형성된 채널영역을 정의하는 소스전극 및 드레인 전극을 포함하는 것을 특징으로 하는 디스플레이장치.And a source electrode and a drain electrode disposed to be spaced apart from each other and defining at least a portion of the channel region formed in a band shape along a circumference of the partition wall. 제1항에 있어서,The method of claim 1, 상기 노출영역은 원형 또는 타원형인 것을 특징으로 하는 디스플레이장치.And the exposed area is circular or elliptical. 제2항에 있어서,The method of claim 2, 상기 드레인 전극은 상기 소스전극을 띠형상으로 둘러싸고 있는 것을 특징으로 하는 디스플레이장치.And the drain electrode surrounds the source electrode in a band shape. 제1항에 있어서,The method of claim 1, 상기 유기반도체층은 상기 채널 영역에 대응하는 표면이 실질적으로 평탄한 것을 특징으로 하는 디스플레이장치.And the organic semiconductor layer has a substantially flat surface corresponding to the channel region. 제3항에 있어서,The method of claim 3, 상기 띠형상은 소정의 개구영역을 가지며, 상기 소스전극은 상기 띠형상의 내부에 형성되어 있는 원형 또는 타원형의 채널형성영역과 상기 채널형성영역으로부터 연장되어 상기 개구영역을 통과하는 브릿지 영역을 갖는 것을 특징으로 하는 디스플레이장치.The band has a predetermined opening region, and the source electrode has a circular or elliptical channel forming region formed inside the band, and a bridge region extending from the channel forming region and passing through the opening region. Display device characterized in that. 제5항에 있어서,The method of claim 5, 상기 소스 전극 및 드레인 전극의 하부에 마련되며, 소정 영역에 제1개구부를 갖는 고리 형상의 게이트 전극을 더 포함하는 것을 특징으로 하는 디스플레이장치.And a ring-shaped gate electrode provided below the source electrode and the drain electrode and having a first opening in a predetermined region. 제6항에 있어서,The method of claim 6, 상기 채널형성영역은 상기 제1개구부에 대응하는 부분에 형성되어 있는 제2개구부를 포함하는 것을 특징으로 하는 디스플레이장치.And the channel forming region includes a second opening formed in a portion corresponding to the first opening. 제5항에 있어서,The method of claim 5, 상기 띠형상 및 상기 채널형성영역은 상호 맞물리는 요철패턴을 더 포함하는 것을 특징으로 하는 디스플레이장치.And the band shape and the channel forming region further include an uneven pattern interlocking with each other. 제1항에 있어서,The method of claim 1, 상기 드레인 전극은 상기 띠형상으로부터 상기 노출영역의 중심부로 연장되어 있는 돌출부를 더 포함하고, 상기 소스 전극은 상기 돌출부의 둘레를 감싸는 것을 특징으로 하는 디스플레이장치.And the drain electrode further includes a protrusion extending from the band shape to a central portion of the exposed area, wherein the source electrode surrounds the circumference of the protrusion. 절연기판과;An insulating substrate; 상기 절연기판 상에 형성되어 있는 유기반도체층과;An organic semiconductor layer formed on the insulating substrate; 상기 유기반도체층을 원형 또는 타원형으로 노출시키는 노출영역을 갖는 격벽과;Barrier ribs having exposed regions for exposing the organic semiconductor layer in a circular or elliptical shape; 상기 절연기판과 상기 유기반도체층 사이에 개재되며, 상기 격벽의 둘레를 따라 형성되는 있는 폐곡선의 드레인 전극과;A drained drain electrode interposed between the insulating substrate and the organic semiconductor layer and formed along a circumference of the partition wall; 상기 드레인 전극과 이격되게 상기 폐곡선의 내부에 형성되어 있는 채널형성영역과 상기 노출영역의 외부에 형성되어 있는 브릿지 영역을 갖는 소스전극과;A source electrode having a channel forming region formed inside the closed curve and spaced apart from the drain electrode and a bridge region formed outside the exposed region; 상기 채널형성영역과 상기 브릿지 영역을 연결하는 도전층을 포함하는 것을 특징으로 하는 디스플레이장치.And a conductive layer connecting the channel forming region and the bridge region.
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