KR20070100443A - Switching device and liauid crystal display pannel having the same - Google Patents

Switching device and liauid crystal display pannel having the same Download PDF

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KR20070100443A KR1020060031685A KR20060031685A KR20070100443A KR 20070100443 A KR20070100443 A KR 20070100443A KR 1020060031685 A KR1020060031685 A KR 1020060031685A KR 20060031685 A KR20060031685 A KR 20060031685A KR 20070100443 A KR20070100443 A KR 20070100443A
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Abstract

A switching element and a liquid crystal display panel including the same are provided to protect complete formation of a channel capable of transmitting light leakage current in a partial part of a semiconductor layer overlapped with a projecting unit, thereby minimizing light leakage current due to a process error. A thin film transistor comprises the following parts: a semiconductor layer; a source electrode(2300) in which at least part is installed on the semiconductor layer; a drain electrode(2400) which is oppositely formed from the source electrode located on the semiconductor layer; and a gate electrode(2100), which is insulated from the semiconductor layer, including the source electrode and a projecting unit which is parallelly extended along extension direction of the drain electrode in an partial area between the source electrode and the drain electrode.

Description

스위칭 소자 및 이를 포함하는 액정 표시판{SWITCHING DEVICE AND LIAUID CRYSTAL DISPLAY PANNEL HAVING THE SAME}Switching device and liquid crystal display panel including the same {SWITCHING DEVICE AND LIAUID CRYSTAL DISPLAY PANNEL HAVING THE SAME}

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.2 is an equivalent circuit diagram of one pixel of a liquid crystal display according to an exemplary embodiment of the present invention.

도 3은 액정 표시 장치의 부분 등가 회로도이다.3 is a partial equivalent circuit diagram of a liquid crystal display device.

도 4a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 4A is a layout view of a thin film transistor array panel according to a first exemplary embodiment of the present invention.

도 4b는 도 4a에 도시한 박막 트랜지스터 표시판의 Ⅳb-Ⅳb' 선에 대한 단면도이다. 4B is a cross-sectional view taken along line IVb-IVb 'of the thin film transistor array panel illustrated in FIG. 4A.

도 5는 도 4a의 박막 트랜지스터를 확대한 평면도 및 박막 트랜지스터의 게이트 전극과 반도체 층 사이에 정렬오차가 발생한 경우를 도시한 평면도이다.FIG. 5 is an enlarged plan view of the thin film transistor of FIG. 4A and a plan view illustrating a case where an alignment error occurs between a gate electrode and a semiconductor layer of the thin film transistor.

도 6은 종래 박막 트랜지스터의 평면도 및 종래 박막 트랜지스터의 게이트 전극과 반도체 층 사이에 정렬오차가 발생한 경우를 도시한 평면도이다.FIG. 6 is a plan view showing a plan view of a conventional thin film transistor and a case where an alignment error occurs between a gate electrode and a semiconductor layer of a conventional thin film transistor.

본 발명은 스위칭 소자 및 이를 포함하는 액정 표시판에 관한 것이다.The present invention relates to a switching element and a liquid crystal panel including the same.

일반적인 액정 표시 장치(Liquid Crystal Display, LCD)는 화소 전극과 공통 전극이 각각 구비된 두 표시판과 그 사이에 들어 있는 유전율 이방성(dielectric anisotropy)을 갖는 액정층을 포함한다. 화소 전극은 행렬의 형태로 배열되어 있고 박막 트랜지스터(TFT) 등 스위칭 소자에 연결되어 한 행씩 차례로 데이터 전압을 인가 받는다. 공통 전극은 표시판의 전면에 걸쳐 형성되어 있으며 공통 전압을 인가 받는다. 화소 전극과 공통 전극 및 그 사이의 액정층은 액정 축전기를 이루며, 액정 축전기는 이에 연결된 스위칭 소자와 함께 화소를 이루는 기본 단위가 된다. 이러한 액정 표시 장치에서는 두 전극에 전압을 인가하여 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다. 액정층에 빛을 공급하는 광원은 보통 박막 트랜지스터 기판 아래에 위치한다.BACKGROUND ART A typical liquid crystal display (LCD) includes two display panels each provided with a pixel electrode and a common electrode, and a liquid crystal layer having dielectric anisotropy interposed therebetween. The pixel electrodes are arranged in a matrix and connected to switching elements such as thin film transistors (TFTs) to receive data voltages one by one in sequence. The common electrode is formed over the entire surface of the display panel and receives a common voltage. The pixel electrode, the common electrode, and the liquid crystal layer therebetween form a liquid crystal capacitor, and the liquid crystal capacitor becomes a basic unit that forms a pixel together with a switching element connected thereto. In such a liquid crystal display, a voltage is applied to two electrodes to generate an electric field in the liquid crystal layer, and the intensity of the electric field is adjusted to adjust the transmittance of light passing through the liquid crystal layer to obtain a desired image. The light source for supplying light to the liquid crystal layer is usually located below the thin film transistor substrate.

광원의 빛이 반도체 층에 조사되면 빛에 의해 여기된 전자에 의한 광 누설 전류가 발생할 수 있다. 특히, 비정질 실리콘을 포함하는 박막트랜지스터는 이러한 광 누설 전류가 많이 발생하여 오동작을 일으키는 문제가 있다. When light of the light source is irradiated onto the semiconductor layer, a light leakage current may be generated by electrons excited by the light. In particular, a thin film transistor including amorphous silicon has a problem of causing such photo leakage current to cause a malfunction.

도6의 좌측에 도시된 바와 같이, 반도체 층을 게이트 전극 위에 형성하여 게이트 전극이 기판 아래에 위치한 광원의 빛을 차단할 수 있게 하는 이른바 바텀 게이트 구조는 광 누설 전류를 최소화 할 수 있는 구조로 널리 사용되고 있다.As shown on the left side of FIG. 6, a so-called bottom gate structure in which a semiconductor layer is formed on the gate electrode to block light of a light source positioned below the substrate is widely used as a structure capable of minimizing light leakage current. have.

박막 트랜지스터는 게이트 전극, 반도체 층, 소스 전극, 드레인 전극 등 트랜지스터를 구성하는 요소를 형성하기 위해 포토 마스크를 사용한 사진 식각 공정 을 거치게 된다. 사진 식각 공정은 몇 차례에 나뉘어 행하여지므로 각 사진 식각 공정마다 포토 마스크의 정렬 오차가 발생할 수 있다. 이러한 공정 오차는 종래 박막 트랜지스터의 게이트 전극과 반도체 층의 정렬에 영향을 미치는데, 층간 정렬에 오차가 있으면 도6의 우측에 도시된 바와 같이 반도체 층 일부가 게이트 전극 바깥에 노출되고, 그 노출된 소스 전극과 게이트 전극 사이 일부(L)에 광원의 빛이 조사되어 광 누설 전류가 발생된다. The thin film transistor is subjected to a photolithography process using a photo mask to form elements constituting the transistor such as a gate electrode, a semiconductor layer, a source electrode, and a drain electrode. Since the photolithography process is performed several times, an alignment error of the photo mask may occur for each photolithography process. This process error affects the alignment of the gate electrode and the semiconductor layer of the conventional thin film transistor. If there is an error in the interlayer alignment, a portion of the semiconductor layer is exposed outside the gate electrode as shown on the right side of FIG. Light of a light source is irradiated to a portion L between the source electrode and the gate electrode to generate a light leakage current.

본 발명은 상기와 같은 사진 식각 공정의 마스크 정렬 오차에 의해 발생하는 광 누설 전류를 최소화할 수 있는 박막 트랜지스터를 제공하는 것을 그 목적으로 한다.An object of the present invention is to provide a thin film transistor that can minimize the light leakage current caused by the mask alignment error of the photolithography process as described above.

상기의 목적을 달성하기 위하여, 또한 본 발명에 따른 액정 표시판은, 반도체 층, 적어도 일부가 상기 반도체 층 위에 형성되는 소스 전극, 상기 반도체 층 위에 상기 소스 전극과 대향하여 형성되는 드레인 전극, 및 상기 반도체 층 아래에 상기 반도체 층과 절연되어 형성되며, 상기 소스 전극과 상기 드레인 전극 사이의 적어도 일부 영역에서 상기 드레인 전극의 연장방향과 평행한 방향으로 연장된 돌출부를 포함하는 박막 트랜지스터 및 상기 드레인 전극과 연결되는 화소전극을 포함한다. In order to achieve the above object, the liquid crystal display panel according to the present invention also includes a semiconductor layer, a source electrode formed at least in part on the semiconductor layer, a drain electrode formed on the semiconductor layer to face the source electrode, and the semiconductor A thin film transistor including a protrusion formed under the layer and insulated from the semiconductor layer and extending in a direction parallel to an extension direction of the drain electrode in at least a portion of the region between the source electrode and the drain electrode; And a pixel electrode.

또한 본 발명의 또 다른 일 실시예에 따른 액정 표시판은, 적어도 하나의 화소를 포함하는 화소 영역, 상기 화소 영역 주변의 주변 영역 및 상기 화소 영역 및 상기 주변 영역 중 적어도 한 영역에 형성되며, 반도체 층, 적어도 일부가 상기 반도체 층 위에 형성되는 소스 전극, 상기 반도체 층 위에 상기 소스 전극과 대향하여 형성되는 드레인 전극, 및 상기 반도체 층 아래에 상기 반도체 층과 절연되어 형성되며, 상기 소스 전극과 상기 드레인 전극 사이의 적어도 일부 영역에서 상기 드레인 전극의 연장방향과 평행한 방향으로 연장된 돌출부를 포함하는 박막 트랜지스터를 포함한다. In addition, a liquid crystal panel according to another exemplary embodiment of the present invention may be formed in a pixel area including at least one pixel, a peripheral area around the pixel area, and at least one of the pixel area and the peripheral area, and a semiconductor layer. A source electrode formed on at least a portion of the semiconductor layer, a drain electrode formed on the semiconductor layer to face the source electrode, and insulated from the semiconductor layer below the semiconductor layer, the source electrode and the drain electrode And a thin film transistor including a protrusion extending in a direction parallel to an extending direction of the drain electrode in at least a portion of the region.

또한, 본 발명의 일 실시예에 따른 박막 트랜지스터는 반도체 층, 적어도 일부가 상기 반도체 층 위에 형성되는 소스 전극, 상기 반도체 층 위에 상기 소스 전극과 대향하여 형성되는 드레인 전극, 및 상기 반도체 층 아래에 상기 반도체 층과 절연되어 형성되며, 상기 소스 전극과 상기 드레인 전극 사이의 적어도 일부 영역에서 상기 드레인 전극의 연장방향과 평행한 방향으로 연장된 돌출부를 포함한다. In addition, a thin film transistor according to an exemplary embodiment of the present invention may include a semiconductor layer, a source electrode at least partially formed on the semiconductor layer, a drain electrode formed on the semiconductor layer to face the source electrode, and below the semiconductor layer. It is formed to be insulated from the semiconductor layer, and includes a protrusion extending in a direction parallel to the extending direction of the drain electrode in at least some region between the source electrode and the drain electrode.

상기 소스 전극은 상기 돌출부의 일부를 지나 형성될 수 있다. The source electrode may be formed past a portion of the protrusion.

상기 돌출부의 폭은 상기 소스 전극의 폭보다 넓게 형성될 수 있다. The width of the protrusion may be wider than the width of the source electrode.

또한 상기 돌출부는 상기 드레인 전극과는 중첩하지 않도록 형성될 수 있다.In addition, the protrusion may be formed so as not to overlap the drain electrode.

상기 드레인 전극은 상기 게이트 전극을 완전히 통과하여 연장되도록 형성될 수 있다. The drain electrode may be formed to extend completely through the gate electrode.

상기 소스 전극은 상기 드레인 전극을 기준으로 양분되는 상기 반도체 층의 두 영역과 적어도 일부 중첩도록 형성될 수 있으며, 이 경우, 상기 돌출부는 상기 두 영역에 모두 형성될 수 있다. The source electrode may be formed to at least partially overlap two regions of the semiconductor layer bisected with respect to the drain electrode, and in this case, the protrusion may be formed in both regions.

이하 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.1 is a block diagram of a liquid crystal display according to an exemplary embodiment of the present invention, and FIG. 2 is an equivalent circuit diagram of one pixel of the liquid crystal display according to an exemplary embodiment of the present invention.

도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판(liquid crystal panel)(300) 및 이와 연결된 게이트 구동부(400) 및 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800), 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.As shown in FIG. 1, a liquid crystal display according to an exemplary embodiment of the present invention includes a liquid crystal panel 300, a gate driver 400, a data driver 500, and a data driver 500 connected thereto. And a gray voltage generator 800 connected to the signal, and a signal controller 600 for controlling the gray voltage generator 800.

또한, 도 2에 도시한 바와 같이, 액정 표시판(300)는 서로 마주하는 하부 및 상부 표시판(100, 200)과 그 사이에 들어 있는 액정층(3)을 포함한다.In addition, as shown in FIG. 2, the liquid crystal panel 300 includes lower and upper panels 100 and 200 facing each other and a liquid crystal layer 3 interposed therebetween.

하부 표시판은 복수의 신호선(G1-Gn, D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)(PX)를 포함하며 실질적으로 화상을 표시하는 화소영역 및 화소 영역을 제외한 주변 영역을 포함한다. The lower panel includes a plurality of signal lines G1 -Gn and D1 -Dm and a plurality of pixels PX connected to the plurality of signal lines G1 -Gn and D1 -Dm, which are arranged in a substantially matrix form and substantially display an image. Includes the peripheral area except for.

신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 신호를 전달하는 복수의 데이터선(D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗으며 서로가 거의 평행하고, 데이터선(D1-Dm)은 대략 열 방향으로 뻗으며 서로가 거의 평행하다.The signal lines G1 -Gn and D1 -Dm include a plurality of gate lines G1 -Gn for transmitting a gate signal (also called a "scan signal") and a plurality of data lines D1 -Dm for transmitting a data signal. do. The gate lines G1 -Gn extend substantially in the row direction and are substantially parallel to each other, and the data lines D1 -Dm extend substantially in the column direction and are substantially parallel to each other.

각 화소(PX), 예를 들면 i번째(i=1, 2, , n) 게이트선(Gi)과 j번째(j=1, 2, , m) 데이터선(Dj)에 연결된 화소(PX)는 신호선(Gi Dj)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(Clc) 및 유지 축전기(storage capacitor)(Cst)를 포함한다. 유지 축전기(Cst)는 필요에 따라 생략할 수 있다.Each pixel PX, for example, a pixel PX connected to an i-th (i = 1, 2, n) gate line Gi and a j-th (j = 1, 2, m) data line Dj. The switching element Q includes a switching element Q connected to a signal line Gi Dj, a liquid crystal capacitor Clc, and a storage capacitor Cst connected thereto. Holding capacitor Cst can be omitted as needed.

스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있는 박막 트랜지스터 등의 삼단자 소자로서, 그 제어 단자는 게이트선(Gi)과 연결되어 있고, 입력 단자는 데이터선(Dj)과 연결되어 있으며, 출력 단자는 액정 축전기(Clc) 및 유지 축전기(Cst)와 연결되어 있다.The switching element Q is a three-terminal element of a thin film transistor or the like provided in the lower panel 100. The control terminal is connected to the gate line Gi, and the input terminal is connected to the data line Dj. The output terminal is connected to the liquid crystal capacitor Clc and the storage capacitor Cst.

액정 축전기(Clc)는 하부 표시판(100)의 화소 전극(191)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(191, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(191)은 스위칭 소자(Q)와 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(191, 270) 중 적어도 하나가 선형 또는 막대형으로 만들어질 수 있다.The liquid crystal capacitor Clc has two terminals, the pixel electrode 191 of the lower panel 100 and the common electrode 270 of the upper panel 200, and the liquid crystal layer 3 between the two electrodes 191 and 270 is a dielectric material. Function as. The pixel electrode 191 is connected to the switching element Q, and the common electrode 270 is formed on the front surface of the upper panel 200 and receives the common voltage Vcom. Unlike in FIG. 2, the common electrode 270 may be provided in the lower panel 100. In this case, at least one of the two electrodes 191 and 270 may be formed in a linear or bar shape.

액정 축전기(Clc)의 보조적인 역할을 하는 유지 축전기(Cst)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(191)이 절연체를 사이에 두고 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 유지 축전기(Cst)는 화소 전극(191)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.The storage capacitor Cst, which serves as an auxiliary part of the liquid crystal capacitor Clc, is formed by overlapping a separate signal line (not shown) and the pixel electrode 191 provided on the lower panel 100 with an insulator interposed therebetween. A predetermined voltage such as the common voltage Vcom is applied to the separate signal line. The storage capacitor Cst may be formed such that the pixel electrode 191 overlaps the front gate line directly above the insulator.

이하, 도 4a내지 도 4b를 참조하여 액정표시판의 구조에 대하여 보다 상세히 설명한다.Hereinafter, the structure of the liquid crystal panel will be described in more detail with reference to FIGS. 4A to 4B.

도 4a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 4b는 도 4a에 도시한 박막 트랜지스터 표시판의 Ⅳb-Ⅳb' 선에 대한 단면도이다. 4A is a layout view of a thin film transistor array panel according to a first exemplary embodiment of the present invention, and FIG. 4B is a cross-sectional view taken along line IVb-IVb 'of the thin film transistor array panel illustrated in FIG. 4A.

절연 기판(10) 위에 게이트 배선(22, 24, 26) 및 유지 용량 배선(28)이 형성되어 있다. Gate wirings 22, 24, and 26 and storage capacitor wirings 28 are formed on the insulating substrate 10.

게이트 배선은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선(22)으로 전달하는 게이트선 끝단(24) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다. The gate line is connected to the gate line 22 and the gate line 22 which extend in the horizontal direction, and the gate line end 24 and the gate line which receive a gate signal from the outside and transmit the gate signal to the gate line 22. And a gate electrode 26 of the thin film transistor connected to 22).

기판(10) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26) 및 유지 용량 배선(28)을 덮고 있다.On the substrate 10, a gate insulating film 30 made of silicon nitride (SiNx) covers the gate wirings 22, 24, and 26 and the storage capacitor wiring 28.

게이트 전극(26)의 게이트 절연막(30) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 만들어진 저항성 접촉층(54, 56)이 각각 형성되어 있다.A semiconductor layer 40 made of a semiconductor such as amorphous silicon is formed on the gate insulating layer 30 of the gate electrode 26, and n + having a high concentration of silicide or n-type impurities is formed on the semiconductor layer 40. Resistive contact layers 54 and 56 made of a material such as hydrogenated amorphous silicon are formed, respectively.

저항성 접촉층(55, 56) 및 게이트 절연막(30) 위에는 데이터 배선(62, 65, 66, 68)이 형성되어 있다. 데이터 배선(62, 65, 66, 68)은 게이트선(22)과 직교하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(54)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가받는 데이터선 끝단(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)에 대하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다. The data lines 62, 65, 66, and 68 are formed on the ohmic contacts 55 and 56 and the gate insulating layer 30. The data lines 62, 65, 66, and 68 are branches of the data line 62 and the data line 62 that define the pixel orthogonal to the gate line 22 and extend to the upper portion of the ohmic contact layer 54. It is connected to one end of the source electrode 65 and the data line 62 and is separated from the data line end 68 and the source electrode 65 to which an image signal from the outside is applied, and the source electrode with respect to the gate electrode 26. A drain electrode 66 formed over the ohmic contact layer 56 opposite to 65.

도 4a에 도시된 바와 같이, 소스 전극(65)은 반도체층(40)과 적어도 일부분 이 중첩되고, 드레인 전극(66)은 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하며 반도체층(40)과 적어도 일부분이 중첩된다. As shown in FIG. 4A, the source electrode 65 overlaps at least a portion of the semiconductor layer 40, and the drain electrode 66 faces the source electrode 65 with respect to the gate electrode 26. At least a portion overlaps with 40.

여기서, 드레인 전극(66)은 게이트 전극(26)을 완전히 가로지르도록(cross-over) 형성된다. 이와 같이, 드레인 전극(66)이 게이트 전극(26)을 완전히 가로지르도록 형성하면, 게이트 전극(26)을 형성한 후 드레인 전극(66)을 형성할 때 사진 식각 공정의 마진 및 오버레이(overlay)의 불일치를 고려하더라도 게이트 전극(26)과 드레인 전극(66)이 항상 완전히 중첩된다. 따라서, 게이트 전극(26)과 드레인 전극(66) 사이에서 발생하는 기생 용량(parasitic capacitance)은 각 화소(pixel)에 대하여 항상 동일한 값을 가지게 된다.Here, the drain electrode 66 is formed to completely cross over the gate electrode 26. As such, when the drain electrode 66 is formed to completely cross the gate electrode 26, the margin and overlay of the photolithography process when forming the drain electrode 66 after the gate electrode 26 is formed. Considering the mismatch of, the gate electrode 26 and the drain electrode 66 always overlap completely. Therefore, parasitic capacitance generated between the gate electrode 26 and the drain electrode 66 always has the same value for each pixel.

본 발명의 박막 트랜지스터 표시판의 경우, 각 화소에 대하여 게이트 전극(26)과 드레인 전극(66) 사이의 기생 용량이 실질적으로 동일한 값을 가지므로 플리커링의 발생을 억제하며, 각 화소마다 동일한 화질을 구현할 수 있다. In the thin film transistor array panel of the present invention, since the parasitic capacitance between the gate electrode 26 and the drain electrode 66 has substantially the same value for each pixel, the occurrence of flickering is suppressed, and the same image quality is maintained for each pixel. Can be implemented.

또한, 게이트 전극은 적어도 하나의 돌출부를 가지며, 게이트 전극의 돌출부적어도 일부는 채널 영역과 대응하는 위치에 형성된다. 즉, 게이트 전극의 돌출부의 적어도 일부가 소스 전극과 드레인 전극 사이에 위치하게 된다. 소스 전극은 게이트 전극의 돌출부를 지나도록 형성되며, 돌출부의 폭이 소스 전극의 폭 보다 크게 형성될 수 있다. Further, the gate electrode has at least one protrusion, and at least part of the protrusion of the gate electrode is formed at a position corresponding to the channel region. That is, at least a part of the protrusion of the gate electrode is positioned between the source electrode and the drain electrode. The source electrode is formed to pass through the protrusion of the gate electrode, and the width of the protrusion may be larger than the width of the source electrode.

보호막(70)에는 드레인 전극(66) 및 데이터선 끝단(68)을 각각 드러내는 접촉 구멍(76, 78)이 형성되어 있으며, 게이트 절연막(30)과 함께 게이트선 끝단(24)을 드러내는 접촉 구멍(74)이 형성되어 있다. 보호막(70) 위에는 접촉 구멍(76)을 통하여 드레인 전극(66)과 전기적으로 연결되어 있으며 화소 영역에 위치하는 화소 전극(82)이 형성되어 있다. 또한, 보호막(70) 위에는 접촉 구멍(74, 78)을 통하여 각각 게이트선 끝단(24) 및 데이터선 끝단(68)과 연결되어 있는 보조 게이트선 끝단(86) 및 보조 데이터선 끝단(88)이 형성되어 있다. 여기서, 화소 전극(82)과 보조 게이트 및 데이터선 끝단(86, 88)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명 도전막으로 이루어져 있다. 화소 전극(82)에는 절개 패턴(82a, 82b)이 형성될 수 있다. 절개 패턴(82a, 82b)은 화소 전극(82)을 상하로 반분하는 위치에 가로 방향으로 형성되어 있는 가로 절개 패턴(82a)과 반분된 화소 전극(82)의 상하 부분에 각각 사선 방향으로 형성되어 있는 사선 절개 패턴(82b)를 포함한다. 이 때, 상하의 사선 절개 패턴(82b)는 실질적으로 서로 수직을 이루도록 형성될 수 있다. 이는 프린지 필드(fringe field)를 4 방향으로 고르게 형성시키기 위함이다.In the passivation layer 70, contact holes 76 and 78 exposing the drain electrode 66 and the data line end 68 are formed, respectively, and the contact hole exposing the gate line end 24 together with the gate insulating layer 30 ( 74 is formed. On the passivation layer 70, a pixel electrode 82 electrically connected to the drain electrode 66 and positioned in the pixel region is formed through the contact hole 76. In addition, the auxiliary gate line end 86 and the auxiliary data line end 88, which are connected to the gate line end 24 and the data line end 68, respectively, through the contact holes 74 and 78 on the passivation layer 70. Formed. Here, the pixel electrode 82, the auxiliary gates, and the data line ends 86 and 88 are made of a transparent conductive film such as indium tin oxide (ITO) or indium zinc oxide (IZO). Cutting patterns 82a and 82b may be formed in the pixel electrode 82. The incision patterns 82a and 82b are formed in diagonal directions in the horizontal incision patterns 82a and the upper and lower portions of the pixel electrode 82, which are half-divided, respectively, in the horizontal direction at the positions that divide the pixel electrode 82 up and down. An oblique incision pattern 82b. In this case, the upper and lower diagonal cut patterns 82b may be formed to be substantially perpendicular to each other. This is to evenly form a fringe field in four directions.

여기서, 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량 배선(28)을 대신하여, 화소 전극(82)을 게이트선(22)과 중첩하여 형성함으로써 유지 축전기를 이룰 수도 있다.Here, instead of the storage capacitor wiring 28 in the same layer as the gate wirings 22, 24, and 26, the pixel electrode 82 may be formed to overlap the gate line 22 to form a storage capacitor.

이상에서는 4개의 도메인을 가지는 PVA 모드의 액정 표시판을 예로 들어 설명하였으나, 본 발명은 다중 도메인의 유무나 액정 모드에 관계 없이 사용될 수 있다. 예를 들어 도메인이 하나뿐인 TN모드의 액정 표시판 및 IPS 모드의 액정 표시판 등에도 사용될 수 있다.In the above description, the liquid crystal panel of the PVA mode having four domains has been described as an example, but the present invention can be used regardless of the presence or absence of multiple domains or the liquid crystal mode. For example, it can also be used for a liquid crystal panel of TN mode and a liquid crystal panel of IPS mode having only one domain.

도 5를 참조하여 본 발명의 일실시예에 따른 박막 트랜지스터에 대하여 보다 상세히 설명한다.A thin film transistor according to an exemplary embodiment of the present invention will be described in more detail with reference to FIG. 5.

도 5의 좌측 도면은 게이트 전극과 반도체 층사이에 정렬오차가 발생하지 않은 박막 트랜지스터를 확대한 평면도이고, 우측 도면은 게이트 전극과 반도체 층 사이에 정렬오차가 발생한 박막 트랜지스터를 확대한 평면도를 나타낸다.5 is an enlarged plan view of a thin film transistor in which an alignment error does not occur between the gate electrode and the semiconductor layer, and the right view is an enlarged plan view of a thin film transistor in which an alignment error occurs between the gate electrode and the semiconductor layer.

게이트 전극(2100)의 돌출부(2110)의 적어도 일부(2111)가 소스 전극(2300)과 드레인 전극(2400) 사이(D)에 위치하게 된다. 돌출부(2110)는 상기 소스 전극과 상기 드레인 전극 사이의 적어도 일부 영역에서 상기 드레인 전극의 연장방향과 대략 평행한 방향으로 연장되어 형성된다.At least a part 2111 of the protrusion 2110 of the gate electrode 2100 is positioned between the source electrode 2300 and the drain electrode 2400 (D). The protrusion 2110 is formed to extend in a direction substantially parallel to an extension direction of the drain electrode in at least a partial region between the source electrode and the drain electrode.

소스 전극(2300)은 게이트 전극(2100)의 돌출부(2110)를 지나도록 형성되며, 돌출부(2110)의 폭이 소스 전극(2300)의 폭 보다 크게 형성된다. The source electrode 2300 is formed to pass through the protrusion 2110 of the gate electrode 2100, and the width of the protrusion 2110 is greater than the width of the source electrode 2300.

도5b는 마스크 정렬에 오차가 발생하여 층간의 정렬이 어긋난 경우를 도시하고 있다. 반도체 층(2200)의 사진 식각 공정 중 정렬 오차(E)가 발생하여 반도체 층(2200) 일부가 게이트 전극(2100) 바깥으로 노출될 수 있다. 이 경우, 게이트 전극(2100)의 돌출부(2110)의 일부(2111)가 소스 전극(2300)과 드레인 전극(2400) 사이의 일부 영역(A2)에서 반도체 층(2200)의 노출을 방지한다. 돌출부(2110)가 게이트 전극(2100) 하부에 위치한 광원으로부터 출사된 빛을 상기 일부 영역에서 차단하므로 소스 전극(2300)과 드레인 전극(2400) 사이에 광 누설 전류가 흐를 수 있는 경로가 차단된다. Fig. 5B shows a case where an error occurs in mask alignment and the alignment between layers is misaligned. An alignment error E may occur during the photolithography process of the semiconductor layer 2200, so that a part of the semiconductor layer 2200 may be exposed to the outside of the gate electrode 2100. In this case, a part 2111 of the protrusion 2110 of the gate electrode 2100 prevents the semiconductor layer 2200 from being exposed in the partial region A2 between the source electrode 2300 and the drain electrode 2400. Since the protrusion 2110 blocks light emitted from the light source disposed under the gate electrode 2100 in the partial region, a path through which the light leakage current flows between the source electrode 2300 and the drain electrode 2400 is blocked.

돌출부는 소스 전극(2300)과 드레인 전극(2400) 사이(D)에 적어도 일부가 위치하도록 형성되면 충분하며 다양한 형태로 다양한 위치에 형성될 수 있다. 예를 들면, 소스 전극(2300)과 드레인 전극(2400) 사이에, 소스 전극(2300) 및 드레인 전극(2400)과는 중첩하지 않도록 돌출부를 형성할 수 있으며, 이 경우에도 채널 영역의 적어도 일부에 대응하는 영역에 돌출부를 가지게 된다. The protrusion may be formed at least partially between the source electrode 2300 and the drain electrode 2400, and may be formed at various positions in various forms. For example, a protrusion may be formed between the source electrode 2300 and the drain electrode 2400 so as not to overlap the source electrode 2300 and the drain electrode 2400, and in this case, at least a portion of the channel region may be formed. It will have a protrusion in the corresponding area.

게이트 전극(2100)과 반도체 층(2200)의 노광 마스크의 정렬 오차로 인하여 반도체 층(2200) 일부가 게이트 전극(2100) 밖으로 노출되는 경우, 상기와 같이 형성된 게이트 전극(2100)의 돌출부가 백라이트로부터 조사된 빛을 차단하므로 돌출부와 중첩하는 반도체 층(2200)의 일부는 광 누설 전류를 전도하는 채널의 완전한 형성을 방지한다. 따라서 반도체 층(2200)의 형성시 노광 마스크의 정렬 오차가 발생하는 경우에도 광 누설 전류를 최소화 할 수 있게 된다.When a part of the semiconductor layer 2200 is exposed out of the gate electrode 2100 due to an alignment error between the gate electrode 2100 and the exposure mask of the semiconductor layer 2200, the protrusion of the gate electrode 2100 formed as described above is removed from the backlight. The portion of the semiconductor layer 2200 that overlaps the protrusions to block irradiated light prevents the complete formation of the channel conducting light leakage current. Therefore, even when an alignment error of the exposure mask occurs when the semiconductor layer 2200 is formed, the light leakage current can be minimized.

또한, 종래 박막 트랜지스터의 설계시 결정된 게이트-드레인 간 기생용량(Cgd)을 유지시키기 위해서 상기 돌출부는 상기 드레인 전극(2400)과는 중첩하지 않도록 할 수 있다.In addition, in order to maintain the gate-drain parasitic capacitance Cgd determined in the conventional thin film transistor design, the protrusion may not overlap the drain electrode 2400.

본 발명에 따른 박막 트랜지스터는 화소 영역뿐 아니라 비표시 영역에도 형성될 수 있다. 전술한 바와 같이, 주변 영역에는 게이트 구동부, 데이터 구동부 등 화소 영역에 화상을 표시하기 위한 구동신호를 생성하는 회로가 기판 위에 직접 집적될 수 있다. 각각의 구동 회로는 신호 생성을 위한 다수의 스위칭 소자를 포함할 수 있는데, 구동 회로에 포함된 스위칭 소자는 화소 영역의 스위칭 소자와 동일한 공정에 의해 형성하는 것이 바람직하다. 따라서 공정 오차에 의한 광 누설 전류의 영향을 최소화 하기 위해 구동 회로에 포함되는 박막 트랜지스터도 화소 영역에 형성되는 박막 트랜지스터와 같이 돌출부를 가지는 게이트 전극을 포함하도록 실시될 수 있다.The thin film transistor according to the present invention may be formed not only in the pixel region but also in the non-display region. As described above, a circuit for generating a driving signal for displaying an image in the pixel region, such as a gate driver and a data driver, may be directly integrated on the substrate in the peripheral region. Each driving circuit may include a plurality of switching elements for signal generation, and the switching elements included in the driving circuits are preferably formed by the same process as the switching elements in the pixel region. Therefore, in order to minimize the influence of the light leakage current due to the process error, the thin film transistor included in the driving circuit may also be implemented to include a gate electrode having a protrusion like the thin film transistor formed in the pixel region.

드레인 전극(66)은 게이트 전극(26)을 완전히 가로지르도록(cross-over) 형성될 수 있다. 이와 같이, 드레인 전극(66)이 게이트 전극(26)을 완전히 가로지르도록 형성하면, 게이트 전극(26)을 형성한 후 드레인 전극(66)을 형성할 때 사진 식각 공정의 마진 및 오버레이(overlay)의 불일치를 고려하더라도 게이트 전극(26)과 드레인 전극(66)이 항상 완전히 중첩된다. 따라서, 게이트 전극(26)과 드레인 전극(66) 사이에서 발생하는 기생 용량(parasitic capacitance)은 각 화소(pixel)에 대하여 항상 동일한 값을 가지게 된다.The drain electrode 66 may be formed to completely cross over the gate electrode 26. As such, when the drain electrode 66 is formed to completely cross the gate electrode 26, the margin and overlay of the photolithography process when forming the drain electrode 66 after the gate electrode 26 is formed. Considering the mismatch of, the gate electrode 26 and the drain electrode 66 always overlap completely. Therefore, parasitic capacitance generated between the gate electrode 26 and the drain electrode 66 always has the same value for each pixel.

주변 영역에 형성되는 본 발명에 따른 박막 트랜지스터에 관한 실시예는 화소 영역에 형성되는 본 발명에 따른 박막 트랜지스터의 실시예와 동일하다.The embodiment of the thin film transistor according to the present invention formed in the peripheral region is the same as the embodiment of the thin film transistor according to the present invention formed in the pixel region.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

본 발명에 따르면 반도체 층의 형성시 노광 마스크의 정렬 오차가 발생, 반도체 층 일부가 게이트 전극 바깥으로 노출되는 경우에도 게이트 전극의 돌출부가 백라이트로부터 조사된 빛을 차단하므로 돌출부와 중첩하는 반도체 층의 일부는 광 누설 전류를 전도하는 채널의 완전한 형성을 방지한다. 따라서 공정 오차에 따른 광 누설 전류를 최소화 할 수 있게 된다.According to the present invention, when the semiconductor layer is formed, an alignment error of the exposure mask occurs, and even when a part of the semiconductor layer is exposed to the outside of the gate electrode, a part of the semiconductor layer overlapping the protrusion because the protrusion of the gate electrode blocks light emitted from the backlight. Prevents the complete formation of the channel conducting light leakage current. Therefore, the light leakage current due to the process error can be minimized.

Claims (14)

반도체 층;A semiconductor layer; 적어도 일부가 상기 반도체 층 위에 형성되는 소스 전극;A source electrode formed at least in part on the semiconductor layer; 상기 반도체 층 위에 상기 소스 전극과 대향하여 형성되는 드레인 전극; 및A drain electrode formed on the semiconductor layer to face the source electrode; And 상기 반도체 층 아래에 상기 반도체 층과 절연되어 형성되며, 상기 소스 전극과 상기 드레인 전극 사이의 적어도 일부 영역에서 상기 드레인 전극의 연장방향과 평행한 방향으로 연장된 돌출부를 포함하는 게이트 전극을 포함하는 박막 트랜지스터.A thin film including a gate electrode formed under the semiconductor layer to be insulated from the semiconductor layer and including a protrusion extending in a direction parallel to an extension direction of the drain electrode in at least a portion of the region between the source electrode and the drain electrode; transistor. 제1항에서 상기 돌출부는 상기 소스 전극의 적어도 일부와 중첩되는 박막 트랜지스터The thin film transistor of claim 1, wherein the protrusion overlaps at least a portion of the source electrode. 제1항에서, 상기 돌출부의 폭은 상기 소스 전극의 폭보다 넓은 박막 트랜지스터.The thin film transistor of claim 1, wherein a width of the protrusion is greater than a width of the source electrode. 제3항에서, 상기 돌출부는 상기 드레인 전극과는 중첩하지 않는 박막 트랜지스터.The thin film transistor of claim 3, wherein the protrusion does not overlap with the drain electrode. 제4항에서, 상기 드레인 전극은 상기 게이트 전극을 완전히 통과하여 연장되 는 박막 트랜지스터.The thin film transistor of claim 4, wherein the drain electrode extends completely through the gate electrode. 제5항에서, 상기 소스 전극은 상기 드레인 전극의 양측과 대향하여 상기 드레인 전극과 평행하게 연장되는 박막 트랜지스터.The thin film transistor of claim 5, wherein the source electrode extends in parallel with the drain electrode to face both sides of the drain electrode. 게이트 배선;Gate wiring; 데이터 배선;Data wiring; 반도체 층, 상기 데이터 배선에 연결되고 상기 반도체 층 위에 형성되며 적어도 일부가 상기 반도체 층과 중첩하는 소스 전극, 상기 반도체 층 위에 상기 소스 전극과 대향하여 형성되며 적어도 일부가 상기 반도체 층과 중첩하는 드레인 전극, 및 상기 반도체 층 아래에 상기 반도체 층과 절연되어 형성되고, 적어도 일부가 상기 소스 전극과 상기 드레인 전극 사이의 적어도 일부 영역에서 상기 드레인 전극의 연장방향과 평행한 방향으로 연장된 돌출부를 포함하는 게이트 전극을 포함하는 박막 트랜지스터; 및A semiconductor layer, a source electrode connected to the data line and formed on the semiconductor layer, at least a portion of which overlaps with the semiconductor layer, a drain electrode formed on the semiconductor layer to face the source electrode and at least partially overlapping the semiconductor layer And a gate formed under the semiconductor layer to be insulated from the semiconductor layer and at least partially extending in a direction parallel to an extension direction of the drain electrode in at least a portion of the region between the source electrode and the drain electrode. A thin film transistor including an electrode; And 상기 드레인 전극과 연결되는 화소전극을 포함하는 액정 표시장치.And a pixel electrode connected to the drain electrode. 제 7항에서, 상기 돌출부는 상기 소스 전극의 적어도 일부와 중첩되는 액정 표시장치.The liquid crystal display of claim 7, wherein the protrusion overlaps at least a portion of the source electrode. 제8항에서 상기 돌출부의 폭은 상기 소스 전극의 폭보다 넓은 박막 액정 표 시장치.The thin film liquid crystal table market value of claim 8, wherein a width of the protrusion is wider than a width of the source electrode. 제9항에서 상기 돌출부는 상기 드레인 전극과는 중첩하지 않는 액정 표시장치.The liquid crystal display of claim 9, wherein the protrusion does not overlap the drain electrode. 제10항에서 상기 드레인 전극은 상기 게이트 전극을 통과하여 연장되는 박막 액정 표시장치.The thin film liquid crystal display of claim 10, wherein the drain electrode extends through the gate electrode. 제11항에서 상기 소스 전극은 상기 드레인 전극의 양측과 대향하여 상기 드레인 전극과 평행하게 연장되는 액정 표시장치.The liquid crystal display of claim 11, wherein the source electrode extends in parallel with the drain electrode to face both sides of the drain electrode. 제12항에서 상기 드레인 전극은 상기 게이트 전극을 통과하여 연장되는 표시 장치.The display device of claim 12, wherein the drain electrode extends through the gate electrode. 적어도 하나의 화소를 포함하는 화소 영역;A pixel area including at least one pixel; 상기 화소 영역 주변의 주변 영역; 및A peripheral area around the pixel area; And 상기 화소 영역 및 상기 주변 영역 중 적어도 한 영역에 형성되며, 반도체 층, 상기 반도체 층 위에 형성되며 적어도 일부가 상기 반도체 층과 중첩하는 소스 전극, 상기 반도체 층 위에 상기 소스 전극과 대향하여 형성되며 적어도 일부가 상기 반도체 층과 중첩하는 드레인 전극, 및 상기 반도체 층 아래에 상기 반도체 층 과 절연되어 형성되고, 적어도 일부가 상기 소스 전극과 상기 드레인 전극 사이의 적어도 일부 영역에서 상기 드레인 전극의 연장방향과 평행한 방향으로 연장된 돌출부를 포함하는 게이트 전극을 포함하는 박막 트랜지스터를 포함하는 액정 표시장치.A source electrode formed on at least one of the pixel region and the peripheral region, a source electrode formed on the semiconductor layer, at least a portion of which overlaps the semiconductor layer, and formed on the semiconductor layer to face the source electrode; Is formed to be insulated from the drain electrode overlapping the semiconductor layer and the semiconductor layer under the semiconductor layer, and at least a portion thereof is parallel to the extending direction of the drain electrode in at least some region between the source electrode and the drain electrode. And a thin film transistor including a gate electrode including a protrusion extending in a direction.
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