KR20070099181A - Power management system and method thereof - Google Patents
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Abstract
Description
도 1은 일반적인 주파수-전압 피드백 루프 방식의 내부전압 제어 스킴을 보여주는 블록도;1 is a block diagram showing an internal voltage control scheme of a typical frequency-voltage feedback loop scheme;
도 2는 본 발명의 전압 스케일링을 구현하기 위한 장치를 설명하는 블록도;2 is a block diagram illustrating an apparatus for implementing the voltage scaling of the present invention;
도 3은 도 2의 퍼포먼스 측정회로의 구성을 보여주는 블록도;3 is a block diagram showing the configuration of the performance measurement circuit of FIG.
도 4a는 본 발명의 데이터 보존회로(Balloon Latch)를 보여주는 회로도;4A is a circuit diagram showing a data storage circuit (Balloon Latch) of the present invention;
도 4b는 도 4a의 데이터 보존회로(Balloon Latch)의 제어 동작을 설명하는 타이밍도;FIG. 4B is a timing diagram for explaining the control operation of the data retention circuit (Balloon Latch) of FIG. 4A;
도 5는 본 발명의 퍼포먼스 측정회로의 배치를 설명하는 도면;5 is a view for explaining an arrangement of the performance measuring circuit of the present invention;
도 6a는 본 발명에 따른 전력 제어 블록의 제어 알고리즘의 일 실시예를 설명하는 순서도;6A is a flow chart illustrating one embodiment of a control algorithm of a power control block in accordance with the present invention;
도 6b는 본 발명에 따른 전력 제어 블록의 제어 알고리즘의 다른 실시예를 설명하는 순서도;6B is a flow chart illustrating another embodiment of a control algorithm of a power control block according to the present invention;
도 7a는 고속 모드에서 저속 모드로의 전환시 전압 스케일링 동작을 설명하는 타이밍도;7A is a timing diagram illustrating a voltage scaling operation in switching from a high speed mode to a low speed mode;
도 7b는 저속 모드에서 고속 모드로의 전환시 전압 스케일링 동작을 설명하 는 타이밍도. 7B is a timing diagram illustrating a voltage scaling operation in switching from a low speed mode to a high speed mode.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
11 : 주파수 설정 레지스터 12 : 감산기11: frequency setting register 12: subtractor
13 : 전압 제어부 14 : 링 오실레이터13: voltage control unit 14: ring oscillator
15 : 주파수 카운터 110 : 전압 레귤레이터15: frequency counter 110: voltage regulator
120 : 퍼포먼스 측정회로 121 : 발진 회로120: performance measurement circuit 121: oscillation circuit
122 : 측정 활성화 회로 123 : 클록 분주기122: measurement enable circuit 123: clock divider
124 : 주파수 카운터 125 : 래치 활성화 회로124: frequency counter 125: latch enable circuit
126 : 레지스터 127 : 비교기126: register 127: comparator
128 : 상한 레지스터 129 : 하한 레지스터128: upper limit register 129: lower limit register
130 : 레지스터 세트 131 : 메인 플립플롭130: register set 131: main flip-flop
132 : 데이터 보존회로 132: data preservation circuit
140 : 전력 제어 블록(Power Scheduler)140: power control block (Power Scheduler)
150 : 위상 고정 루프150: phase locked loop
본 발명은 반도체 시스템에 관한 것으로, 특히 반도체 시스템의 동작 모드 변동에 따른 최적 전압을 공급하는 전압 제어 장치 및 제어 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor system, and more particularly, to a voltage control device and a control method for supplying an optimum voltage according to a change in an operation mode of a semiconductor system.
최근, 모바일 트랜드의 급격한 변화에 따라 마이크로프로세서와 같은 반도체 장치는 속도나 신뢰성과 같은 성능과 함께 전력소비의 최소화가 중요한 이슈로 등장하고 있다. 소비자들은 휴대의 용이성과 더불어 장시간 운용이 가능한 모바일 시스템을 선호하는 경향이 있다. 모바일 시스템의 장기간 운용을 위해서 큰 용량의 배터리를 구비하는 것으로 가능하지만, 이는 휴대성을 제한하기 때문에 모바일 시스템에서는 특수한 경우 이외에는 채택될 수 없다. 반면에, 제한된 배터리의 전력소모를 최소화하는 다양한 장치와 방법들이 적극적으로 시도 및 구현되고 있다. 프로세서의 고속처리가 불필요한 시점이나 동작에서는 저속의 주파수로 구동하여 동적 전류(Dynamic Current)의 소모를 최소화할 수 있다. 또는, 특정 디바이스 또는 블록에 대해서 전원을 차단하여 누설 전류(Leakage Current)로 야기되는 전력 소모를 차단하는 방식들이 이용된다. 전원을 원천적으로 차단하거나, 최소한의 전원만을 공급하는 슬립(Sleep)모드로 전환하는 방식은 대기 시간이 긴 모바일 시스템에서 폭넓게 사용된다. 슬립 모드 사용 방식은 시스템 중에서 사용되지 않는 모듈이나 장치는 슬립 모드로 전환하여 전원을 차단하거나, 최소한의 전원만을 공급하여 데이터 유지만 가능하도록 구성한다.Recently, with the rapid change in mobile trends, semiconductor devices such as microprocessors have emerged as an important issue for minimizing power consumption along with performance such as speed and reliability. Consumers tend to prefer mobile systems for ease of portability and long-term operation. Although it is possible to have a large capacity battery for long-term operation of the mobile system, this is limited in portability, and therefore cannot be adopted except in special cases in the mobile system. On the other hand, various devices and methods for minimizing the power consumption of limited batteries have been actively tried and implemented. When the processor does not need high-speed processing or operation, driving at a low frequency can minimize the consumption of dynamic current. Alternatively, schemes are used in which power is cut off for a specific device or block to cut off power consumption caused by leakage current. Power-off or switching to sleep mode with minimal power is widely used in high-latency mobile systems. In the sleep mode usage method, a module or device not used in the system is switched to the sleep mode to cut off the power, or supply the minimum power to maintain the data.
반면에, 동작의 대기 상태가 아닌 동작 중에서 이루어지는 다이나믹 스케일링 방식이 저전력 시스템의 구현을 위해 널리 사용되고 있다. 다이나믹 스케일링 방식은 동작 특성의 저하를 최소화하면서 전력 소모를 최소화하는 전력 제어 방법이다. 다이나믹 스케일링(Dynamic Scaling) 방식은 굳이 모바일 시스템뿐 아니라 데스크 탑 시스템에서도 칩의 온도증가 및 열화 등에 의한 신뢰성 저하에 대하여 유용하다. 다이나믹 스케일링 방식의 저전력 스킴으로는 동작 중에 주파수를 변경 하는 다이나믹 주파수 스케일링(Dynamic Frequency Scaling) 및 전압을 변경하는 다이나믹 전압 스케일링(Dynamic Voltage Scaling)이 대표적이다. On the other hand, a dynamic scaling method that is performed in an operation other than a standby state of an operation is widely used for implementing a low power system. Dynamic scaling is a power control method that minimizes power consumption while minimizing degradation of operating characteristics. Dynamic Scaling is useful not only in mobile systems but also in desktop systems against reliability degradation caused by chip temperature and deterioration. The dynamic scaling low power schemes include dynamic frequency scaling, which changes frequency during operation, and dynamic voltage scaling, which changes voltage.
도 1은 일반적인 다이나믹 스케일링에서 사용되는 전압 스케일링 동작을 구성하는 주파수-전압 피드백 루프를 설명하는 회로도이다. 도 1을 참조하면, 전력 제어부(Power Scheduler, 도시는 생략)로부터 변경하려는 동작 주파수(fset)의 크기가 주파수 설정 데이터(Freq_Data)로 주파수 설정 레지스터(11)에 입력된다. 감산기(12)는 구동 클록(CLK)의 현재 주파수(fCLK)를 주파수 카운터(15)로부터 전달받아 차감하여 차신호(Err)를 생성하여 전압 제어부(13)로 전달한다. 전압 제어부(13)는 차신호(Err)의 부호와 레벨에 응답하여 배터리나 외부 전원(VBAT)을 스위칭하고 필터링(L-C 필터)하여 내부전압(VDD)로 출력한다. 내부전압(VDD)에 따라서 링 오실레이터(14)는 대응하는 주파수의 구동 클록(CLK)을 생성하고 주파수 카운터(15)에 의해서 카운트 된 데이터가 현재의 주파수(fCLK)로 피드백된다. 이러한 주파수-전압 피드백 루프에 의해서 내부전압(VDD)이 설정되는 주파수에 적절한 크기로 시스템으로 공급될 수 있다. 상술한 다이나믹 스케일링에 대한 구체적인 기술적 구성은 "A Dynamic Voltage Scaled Microprocessor System, IEEE JSSC, VOL.35, Nov.2000"에 상세히 소개되어 있으며 본 발명의 레퍼런스에 포함된다. 상술한 다이나믹 스케일링 방식은 주파수 설정 레지스터(11)에 저장된 주파수 크기와 출력되는 내부전압(VDD)에 대응하는 링 오실레이터(14)의 출력 주파수가 일치하는 경우 주파수-전압 피드백 루프는 안정화된다. 그러나 이러한 전압 스케일링 방식은 이상적인 경우에 해당한다. 일반적으로 내부전압(VDD)과 주파수의 관계는 칩의 공정상태 및 동작 온도 등의 다양한 요인들로 인해 선형관계로 정의될 수 없다. 따라서, 대부분의 경우 설정 주파수에 대응하는 내부전압(VDD)은 칩의 동작 온도, 공정변화 등을 보상할 수 있는 정도의 큰 마진(Margin)을 두는 것으로 안정성을 확보하고 있다. 이러한 경우에 내부전압(VDD)은 상대적으로 큰 폭의 마진(Margin)을 갖도록 설계되어야 하고 이는 저전력 설계의 제한 요소로 작용한다. 즉 내부전압의 마진에 따르는 전력 소모가 필연적이다. 1 is a circuit diagram illustrating a frequency-voltage feedback loop constituting a voltage scaling operation used in general dynamic scaling. Referring to FIG. 1, the magnitude of the operating frequency fset to be changed from the power controller (Power Scheduler, not shown) is input to the
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 전압 스케일링의 마진 폭을 최소화할 수 있는 전압 스케일링 장치 및 방법을 제공하는 데 있다.The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a voltage scaling apparatus and method that can minimize the margin width of voltage scaling.
본 발명의 다른 목적은 실시간으로 디바이스의 퍼포먼스를 측정하여 동작 오류가 발생하지 않는 최소 전압으로 스케일링할 수 있는 장치 및 방법을 제공하는 데 있다.Another object of the present invention is to provide an apparatus and method capable of measuring the performance of a device in real time and scaling to a minimum voltage at which no operation error occurs.
상기 목적을 달성하기 위하여 본 발명에 따른 전력 관리 장치는, 공급 전압을 입력받아 동작 전압을 발생하는 전압 조정 회로와; 상기 동작 전압을 공급받아 동작하며, 유효한 데이터를 저장하도록 구성된 레지스터와; 그리고 동작 주파수의 변경에 응답하여 상기 동작 전압이 목표 전압으로 설정된 후 상기 목표 전압이 단계적으로 변화되도록 상기 전압 조정 회로를 제어하는 전력 제어 블록을 포함하며, 상기 전력 제어 블록은 상기 목표 전압이 단계적으로 변화될 때마다 상기 유효한 데이터가 변경되었는지의 여부를 판별하고, 판별 결과에 따라 상기 동작 전압의 스케일링 전압 레벨을 결정한다.In order to achieve the above object, a power management device according to the present invention comprises: a voltage adjusting circuit which receives a supply voltage and generates an operating voltage; A register operative to receive the operating voltage and configured to store valid data; And a power control block for controlling the voltage adjusting circuit so that the target voltage is gradually changed after the operating voltage is set to the target voltage in response to the change of the operating frequency, wherein the power control block is configured to step by step the target voltage. Each time a change is made, it is determined whether or not the valid data has changed, and a scaling voltage level of the operating voltage is determined according to the determination result.
바람직한 실시예에 있어서, 상기 목표 전압은 마진이 포함된 동작 전압이다.In a preferred embodiment, the target voltage is an operating voltage including margin.
바람직한 실시예에 있어서, 상기 전력 제어 블록은 상기 동작 주파수가 높아질 때 상기 동작 전압이 상기 목표 전압으로 증가되도록 상기 전압 조정회로를 제어한다.In a preferred embodiment, the power control block controls the voltage adjusting circuit so that the operating voltage is increased to the target voltage when the operating frequency is increased.
바람직한 실시예에 있어서, 상기 동작 전압이 상기 목표 전압으로 증가된 후, 상기 전력 제어 블록은 상기 목표 전압이 단계적으로 감소하도록 상기 전압 조정 회로를 제어한다.In a preferred embodiment, after the operating voltage is increased to the target voltage, the power control block controls the voltage regulation circuit so that the target voltage decreases step by step.
바람직한 실시예에 있어서, 상기 전력 제어 블록은 상기 동작 주파수가 낮아질 때 상기 동작 전압이 상기 목표 전압으로 낮아지도록 상기 전압 조정회로를 제어한다.In a preferred embodiment, the power control block controls the voltage adjusting circuit to lower the operating voltage to the target voltage when the operating frequency is lowered.
바람직한 실시예에 있어서, 상기 동작 전압이 상기 목표 전압으로 낮아진 후, 상기 전력 제어 블록은 상기 목표 전압이 단계적으로 감소하도록 상기 전압 조정 회로를 제어한다.In a preferred embodiment, after the operating voltage is lowered to the target voltage, the power control block controls the voltage regulation circuit so that the target voltage decreases step by step.
바람직한 실시예에 있어서, 상기 전력 제어 블록은 상기 레지스터에 저장된 유효 데이터로서 테스트 패턴을 저장하도록 구성된다. In a preferred embodiment, the power control block is configured to store a test pattern as valid data stored in the register.
바람직한 실시예에 있어서, 상기 동작 전압이 상기 목표 전압으로 천이된 후, 상기 목표 전압이 단계적으로 감소되는 스케일링 동작 동안, 상기 전력 제어 블록은 상기 레지스터에 저장된 유효 데이터가 상기 테스트 패턴과 일치하는 지의 여부를 판별한다.In a preferred embodiment, during a scaling operation in which the target voltage is gradually reduced after the operating voltage transitions to the target voltage, the power control block determines whether valid data stored in the register matches the test pattern. Determine.
바람직한 실시예에 있어서, 상기 레지스터에 저장된 유효 데이터가 상기 테스트 패턴과 일치하지 않을 때, 상기 전력 제어 블록은 상기 목표 전압보다 낮게 그리고 현재의 감소된 목표 전압보다 높게 상기 동작 전압을 결정한다.In a preferred embodiment, when the valid data stored in the register does not match the test pattern, the power control block determines the operating voltage below the target voltage and above the current reduced target voltage.
바람직한 실시예에 있어서, 상기 전력 제어 블록에 의해서 제어되며, 상기 동작 전압이 상기 목표 전압으로 증가된 후 상기 목표 전압이 단계적으로 감소되는 스케일링 동작 동안 상기 결정된 동작 전압의 성능 마진을 측정하도록 구성된 성능 측정 회로를 더 포함한다.In a preferred embodiment, the performance measure controlled by the power control block and configured to measure the performance margin of the determined operating voltage during a scaling operation in which the target voltage is gradually reduced after the operating voltage is increased to the target voltage. It further includes a circuit.
바람직한 실시예에 있어서, 상기 스케일링 동작이 완료된 후, 상기 성능 측정 회로는 상기 측정된 성능 마진을 벗어났는 지의 여부를 실시간으로 모니터링한다.In a preferred embodiment, after the scaling operation is completed, the performance measurement circuitry monitors in real time whether the measured performance margin is out of range.
바람직한 실시예에 있어서, 상기 측정된 성능 마진을 벗어날 때, 상기 성능 측정 회로는 상기 전력 제어 블록으로 인터럽트 정보를 제공한다.In a preferred embodiment, when out of the measured performance margin, the performance measurement circuitry provides interrupt information to the power control block.
바람직한 실시예에 있어서, 상기 전력 제어 블록은 상기 인터럽트 정보에 응답하여 상기 스케일링 동작을 재개한다.In a preferred embodiment, the power control block resumes the scaling operation in response to the interrupt information.
상술한 목적을 달성하기 위한 본 발명의 모바일 시스템은 데이터 처리 장치와; 그리고 상기 데이터 처리 장치에 공급되는 동작 전압을 제어하는 전력 제어 장치를 포함하며, 상기 전력 제어 장치는 청구항 1에 기재된 전력 제어 장치로 구성된다. A mobile system of the present invention for achieving the above object and a data processing device; And a power control device for controlling an operating voltage supplied to the data processing device, wherein the power control device is comprised of the power control device according to claim 1.
상술한 목적을 달성하기 위한 본 발명의 전력 관리 장치는 내부 전압을 조정하는 전압 레귤레이터; 상기 내부전압을 전원으로 제공받는 레지스터; 상기 내부전압을 전원으로 제공받고, 동작 가능 전원전압이 상기 레지스터보다 낮으며, 상기 레지스터와 데이터 교환이 가능한 데이터 보존회로; 상기 전압 레귤레이터가 선택된 클록 신호의 주파수에 대응하는 내부전압의 레벨을 출력하도록 스케일링 동작을 수행하는 전력 제어 블록을 포함하되, 상기 스케일링 동작시, 상기 전력 제어 블록의 제어에 따라 상기 레지스터의 데이터는 상기 데이터 보존회로에 백업되고, 상기 내부전압은 제 1 레벨로부터 상기 레지스터의 동작 오류가 발생하는 제 2 레벨까지 단계적으로 변화된다.Power management device of the present invention for achieving the above object is a voltage regulator for adjusting the internal voltage; A resistor receiving the internal voltage as a power source; A data preserving circuit provided with the internal voltage as a power source, the operable power supply voltage being lower than the resistor, and capable of exchanging data with the register; And a power control block configured to perform a scaling operation such that the voltage regulator outputs a level of an internal voltage corresponding to a frequency of a selected clock signal. In the scaling operation, data of the register is controlled according to control of the power control block. Backed up to the data preservation circuit, the internal voltage is changed step by step from the first level to the second level where an operation error of the register occurs.
바람직한 실시예에 있어서, 상기 스케일링 동작 동안, 상기 전력 제어 블록은 상기 레지스터의 동작 오류 검출시, 상기 제 2 레벨보다 높은 전압을 선택하여 상기 전압 레귤레이터가 출력하도록 제어하고, 상기 데이터 보존회로에 백업 된 데이터를 상기 레지스터로 복원한다. In a preferred embodiment, during the scaling operation, the power control block selects a voltage higher than the second level to control the voltage regulator to output when the operation error of the register is detected, and is backed up to the data preserving circuit. Restore data to the register.
바람직한 실시예에 있어서, 상기 전력 제어 블록은 상기 레지스터와 상기 데이터 보존회로에 저장된 데이터를 비교하는 수단을 통하여 동작 오류를 검출한다.In a preferred embodiment, the power control block detects an operation error through means for comparing the data stored in the register with the data preservation circuit.
바람직한 실시예에 있어서, 상기 전력 제어 블록은 상기 레지스터로 테스트 패턴을 제공하여 동작 오류를 검출한다.In a preferred embodiment, the power control block provides a test pattern to the register to detect operational errors.
바람직한 실시예에 있어서, 상기 데이터 보존회로는 MTCMOS(Multi-Threshold Complementary Metal Oxide Semiconductor) 플립-플롭이다. In a preferred embodiment, the data preservation circuit is a multi-threshold complementary metal oxide semiconductor (MTCMOS) flip-flop.
바람직한 실시예에 있어서, 상기 전력 제어 블록에 의해서 선택된 내부전압 레벨의 퍼포먼스 마진을 제공하기 위한 퍼포먼스 측정회로를 더 포함한다.In a preferred embodiment, the apparatus further includes a performance measuring circuit for providing a performance margin of the internal voltage level selected by the power control block.
바람직한 실시예에 있어서, 상기 퍼포먼스 측정회로는, 현재의 퍼포먼스를 감지하여 퍼포먼스 데이터로 출력하는 퍼포먼스 감지부; 상기 선택된 주파수에서의 퍼포먼스 허용 범위를 저장하는 마진 레지스터; 상기 퍼포먼스 데이터와 상기 퍼포먼스 허용 범위를 비교하여 상기 허용 범위를 벗어나는 경우 상기 인터럽트 신호를 출력하는 비교기를 포함한다.In a preferred embodiment, the performance measurement circuit, the performance detection unit for detecting the current performance and outputting the performance data; A margin register for storing a performance tolerance at the selected frequency; And a comparator for comparing the performance data with the performance allowable range and outputting the interrupt signal when the performance allowable range is exceeded.
바람직한 실시예에 있어서, 상기 퍼포먼스 감지부는, 상기 내부전압의 레벨과 동작 온도에 따라 변동하는 주파수의 퍼포먼스 감지 신호를 생성하는 발진회로; 상기 퍼포먼스 감지 신호의 주파수를 측정하는 카운터; 상기 카운터로부터의 퍼포먼스 데이터를 일시 저장하고, 상기 비교기와 상기 전력 제어 블록으로 제공하는 퍼포먼스 데이터 레지스터를 포함한다.In an exemplary embodiment, the performance sensing unit may include an oscillation circuit configured to generate a performance sensing signal having a frequency varying according to the level of the internal voltage and an operating temperature; A counter for measuring a frequency of the performance detection signal; And a performance data register for temporarily storing performance data from the counter and providing the comparator and the power control block.
바람직한 실시예에 있어서, 상기 발진회로는 상기 클록 신호와는 독립적인 주파수의 주기신호를 생성한다.In a preferred embodiment, the oscillator circuit generates a periodic signal of a frequency independent of the clock signal.
바람직한 실시예에 있어서, 상기 마진 레지스터는, 상기 퍼포먼스 허용 범위의 하한값이 저장되는 하한 레지스터; 및 상기 퍼포먼스 허용 범위의 상한값이 저장되는 상한 레지스터를 포함한다.In a preferred embodiment, the margin register, the lower limit register in which the lower limit value of the performance allowable range is stored; And an upper limit register in which an upper limit value of the performance allowable range is stored.
바람직한 실시예에 있어서, 상기 퍼포먼스 측정부는 복수 개가 구비된다.In a preferred embodiment, the performance measuring unit is provided with a plurality.
바람직한 실시예에 있어서, 상기 전력 제어 블록은 상태 기계로 구성된다.In a preferred embodiment, the power control block consists of a state machine.
바람직한 실시예에 있어서, 상기 전력 제어 블록은 프로그램된 소프트웨어로 구성된다.In a preferred embodiment, the power control block consists of programmed software.
상기 목적을 달성하기 위한 본 발명의 다른 특징에 따른 레지스터의 데이터를 스케일링 동작 동안 백업하기 위한 데이터 보존 회로를 구비하고, 선택되는 클록 주파수에서 동작 가능한 최소의 전압으로 스케일링하는 반도체 시스템의 내부전압 스케일링 방법은, 상기 레지스터의 데이터를 데이터 보존회로에 백업하는 단계; 상기 내부전압을 스케일링 초기전압으로 레벨 변동하는 단계; 상기 내부전압의 스케일링 초기전압으로부터 스케일링 스텝 전압만큼 차감하는 단계; 차감된 이후의 상기 내부전압에서의 반도체 장치의 동작 오류를 체크하는 단계; 동작 오류의 검출시, 상기 내부전압을 상기 동작 오류의 발생 이전 레벨로 복구하고, 상기 데이터 보존회로에 저장된 데이터를 상기 레지스터로 복구하는 데이터 복구 단계를 포함한다. An internal voltage scaling method of a semiconductor system having a data preserving circuit for backing up data of a register during a scaling operation according to another aspect of the present invention for achieving the above object, and scaling to a minimum voltage operable at a selected clock frequency. The method may include: backing up data of the register to a data storage circuit; Level changing the internal voltage to a scaling initial voltage; Subtracting a scaling step voltage from the scaling initial voltage of the internal voltage; Checking an operation error of the semiconductor device at the internal voltage after subtraction; And a data recovery step of recovering the internal voltage to a level before the occurrence of the operation error and restoring data stored in the data preservation circuit to the register upon detection of an operation error.
바람직한 실시예에 있어서, 상기 동작 오류를 체크하는 단계는 동작 오류가 발생하지 않는 경우에는 현재의 내부전압에서 상기 스케일링 스텝 전압을 차감하는 단계로 이동한다.In a preferred embodiment, the checking of the operation error is shifted to subtracting the scaling step voltage from the current internal voltage when no operation error occurs.
바람직한 실시예에 있어서, 상기 반도체 장치는 퍼포먼스 상태에 따라서 변동되는 발진 주파수를 측정하여 퍼포먼스 데이터로 출력하는 퍼포먼스 측정회로를 더 포함한다.In a preferred embodiment, the semiconductor device further includes a performance measuring circuit for measuring the oscillation frequency that varies in accordance with the performance state and outputs it as performance data.
바람직한 실시예에 있어서, 상기 데이터 복구 단계는 상기 동작 오류가 발생하는 시점에서 출력되는 상기 퍼포먼스 데이터를 참조하여 상기 퍼포먼스 측정회로의 퍼포먼스 마진 값을 설정한다.In a preferred embodiment, the data recovery step sets a performance margin value of the performance measurement circuit with reference to the performance data output at the time when the operation error occurs.
바람직한 실시예에 있어서, 상기 내부전압을 스케일링 초기전압으로 레벨 변 동하는 단계는,상기 클록 주파수가 이전보다 증가된 경우에는 이전보다 높은 스케일링 초기전압으로, 상기 클록 주파수가 이전보다 감소된 경우에는 이전보다 낮은 스케일링 초기 전압으로 변동한다.In a preferred embodiment, the step of level shifting the internal voltage to a scaling initial voltage is a higher scaling initial voltage than before when the clock frequency is increased than before, and when the clock frequency is decreased than before. Fluctuates to a lower scaling initial voltage.
상기 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 레지스터의 데이터를 스케일링 동작 동안 백업하기 위한 데이터 보존 회로를 구비하고, 선택되는 클록 주파수에서 동작 가능한 최소의 전압으로 스케일링하는 반도체 시스템의 내부전압 스케일링 방법은, 상기 내부전압을 스케일링 초기전압으로 레벨 변동하는 단계; 상기 레지스터의 데이터를 데이터 보존회로에 백업하는 단계; 상기 내부전압의 스케일링 초기전압으로부터 스케일링 스텝 전압만큼 차감하는 단계; 차감된 이후의 상기 내부전압에서의 반도체 장치의 동작 오류를 체크하는 단계; 동작 오류의 검출시, 상기 내부전압을 상기 동작 오류의 발생 이전 레벨로 복구하고, 상기 데이터 보존회로에 저장된 데이터를 상기 레지스터로 복구하는 데이터 복구 단계를 포함한다. According to another aspect of the present invention for achieving the above object, there is provided a data preserving circuit for backing up data of a register during a scaling operation, and scaling an internal voltage of a semiconductor system to scale to a minimum voltage operable at a selected clock frequency. The method includes level shifting the internal voltage to a scaling initial voltage; Backing up the data of the register to a data preservation circuit; Subtracting a scaling step voltage from the scaling initial voltage of the internal voltage; Checking an operation error of the semiconductor device at the internal voltage after subtraction; And a data recovery step of recovering the internal voltage to a level before the occurrence of the operation error and restoring data stored in the data preservation circuit to the register upon detection of an operation error.
바람직한 실시예에 있어서, 상기 동작 오류를 체크하는 단계는 상기 레지스터로 테스트 패턴을 제공하여 강하된 전압에서 정상적으로 데이터 저장이 가능한지를 검출한다.In a preferred embodiment, the checking of the operation error provides a test pattern to the register to detect whether data can be stored normally at the dropped voltage.
바람직한 실시예에 있어서, 상기 동작 오류의 체크 후, 동작 오류가 발생하지 않는 경우에는 상기 데이터 보존 회로의 백업 된 데이터를 상기 레지스터로 복원하는 단계를 포함한다.In a preferred embodiment, after checking the operation error, if the operation error does not occur, restoring the backed up data of the data preservation circuit to the register.
바람직한 실시예에 있어서, 상기 반도체 장치는 퍼포먼스 상태에 따라서 변 동되는 발진 주파수를 측정하여 퍼포먼스 데이터로 출력하는 퍼포먼스 측정회로를 더 포함한다. In a preferred embodiment, the semiconductor device further includes a performance measuring circuit for measuring the oscillation frequency that is changed according to the performance state and outputs the performance data.
바람직한 실시예에 있어서, 상기 데이터 복구 단계는 상기 동작 오류가 발생하는 시점에서 출력되는 상기 퍼포먼스 데이터를 참조하여 상기 퍼포먼스 측정회로의 퍼포먼스 마진 값을 설정한다.In a preferred embodiment, the data recovery step sets a performance margin value of the performance measurement circuit with reference to the performance data output at the time when the operation error occurs.
바람직한 실시예에 있어서, 상기 내부전압을 스케일링 초기전압으로 레벨 변동하는 단계는, 상기 클록 주파수가 이전보다 증가된 경우에는 이전보다 높은 스케일링 초기전압으로, 상기 클록 주파수가 이전보다 감소된 경우에는 이전보다 낮은 스케일링 초기 전압으로 변동된다.In a preferred embodiment, the step of level shifting the internal voltage to a scaling initial voltage is a scaling initial voltage higher than before when the clock frequency is increased than before, and when the clock frequency is decreased than before. Fluctuates to low scaling initial voltage.
이상에서 설명한 전력 제어 장치 및 제어 방법에 따르면, 생산시에 설정되는 마진보다 낮은 동작전압으로 스케일링이 가능하여 소모전력을 감소시킬 수 있다. 또한, 실시간으로 측정되는 장치의 성능(퍼포먼스)을 참조하여 능동적으로 최적 전압을 탐색하여 설정할 수 있는 전력 제어 수단을 제공할 수 있다. According to the power control apparatus and control method described above, it is possible to scale to an operating voltage lower than the margin set at the time of production, thereby reducing power consumption. In addition, it is possible to provide a power control means capable of actively searching for and setting an optimum voltage with reference to the performance (performance) of the device measured in real time.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 2는 본 발명의 바람직한 실시예를 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 전압 스케일링 시스템은 설정이 완료된 주파수의 클록에서 내부전압(VDD)의 스케일링이 이루어진다. 특히, 전압 스케일링 동작 동안, 퍼포먼스 측정회로(PMD,120)가 집적회로의 퍼포먼스(Performance)를 측정하여 오류가 발생되는 시점의 퍼포먼스 값을 전력 제어 블록(140)으로 알려주고 이때의 퍼포먼스 값을 저장하여 전압 제어에 사용한다. 전압 스케일링 구간 동안 발생하는 동작 오류(Function Fail)에 대비하기 위하여 레지스터의 데이터는 이후에 설명하게 되는 밸룬 래치(Balloon Latch)로 구성가능한 데이터 보존회로(132)에 저장한다. 동작 오류가 발생하는 시점의 제반 설정 데이터는 저장되고, 데이터 보존회로(132)에 저장된 데이터는 동작 오류 이후에 메인 플립플롭(131)으로 복구된다. 이러한 동작은 이하에서 상세히 설명될 것이다. 2 is a block diagram showing a preferred embodiment of the present invention. Referring to FIG. 2, in the voltage scaling system of the present invention, scaling of the internal voltage VDD is performed at a clock of a set frequency. In particular, during the voltage scaling operation, the performance
전압 레귤레이터(110)는 외부 전원전압(VEXT)으로부터 내부전압(VDD)을 생성한다. 모바일 시스템에서 외부 전원전압(VEXT)은 한정된 용량을 가진 배터리(Battery)로부터 제공될 것이다. 전압 레귤레이터(110)의 출력인 내부전압(VDD)은 후술하게 되는 전력 제어 블록(140)에 의해서 제어되며, 다양한 레벨의 내부전압(VDD)으로 조정될 수 있다.The
퍼포먼스 측정회로(120)는 동작중인 칩의 특정 블록 또는 칩 전체의 퍼포먼스를 측정하여 주기적으로 출력한다. 퍼포먼스 데이터는 퍼포먼스 측정회로(120)가 위치한 칩 영역의 제반 동작특성을 나타낸다. 예를 들면, 칩 영역의 구동 주파수, 온도, 구동 전압 및 공정 특성에 따라 시간상으로 변화하는 동작 특성을 지시하는 데이터이다. 따라서 퍼포먼스 측정회로(120)는 칩 영역의 동작상태를 감지하여 데이터로 출력하는 센서로서 동작한다. 퍼포먼스 측정회로(120)는 상술한 전압 레귤레이터(110)에서 생성된 내부전압(VDD)으로 구동된다. 퍼포먼스 측정회로(120)는 전력 제어 블록(140)으로부터의 퍼포먼스 측정을 위한 제어신호(EN1, EN2)에 응답 하여 퍼포먼스 데이터(P_DATA, P_FAULT)를 출력한다. 또한, 전압 스케일링이 종료된 이후에는 상한 및 하한 퍼포먼스(UB_PD, LB_PD)를 입력받아 저장한다. 그리고 정상 동작중 상한 및 하한 퍼포먼스 값(UB_PD, LB_PD)을 벗어나는 퍼포먼스 상태가 감지되는 경우에 인터럽트(P_FAULT)를 전력 제어 블록(140)으로 출력한다. The
레지스터 세트(130)는 시스템의 설정 데이터(Configuration Data)나 상태 데이터(Status Data) 등이 저장되어 있어, 어떠한 경우에든 데이터가 보존되어야 하는 데이터 저장영역이다. 하지만, 본 발명의 전압 스케일링 방식에 따르면, 내부전압(VDD)이 소정의 스케일링 스텝 전압(ΔVsc) 단위로 낮아지며, 스케일링 루프의 마지막 단계에서는 정상적인 동작을 보장할 수 없는 레벨까지 이르게 된다. 즉, 마지막 스텝에서 레지스터는 동작 오류(Function Fail)를 일으키게 된다. 따라서, 레지스터 세트(130)는 전압 스케일링 동작의 진행시에 반드시 과도하게 다운된 내부전압(VDD)으로 야기되는 동작 오류를 겪게 될 것이다. 이러한 오류로부터 레지스터에 저장된 데이터를 보존하기 위한 방법으로 본 발명의 레지스터 세트(130)는 MTCMOS(Multi-Threshold Complementary Metal Oxide Semiconductor) 플립-플롭(또는 밸룬 래치-Balloon Latch)으로 구성되는 데이터 보존회로(132)를 구비한다. 전압 스케일링 루프를 진행하기 이전, 또는 도중에 반드시 모든 메인 플립플롭(131)의 데이터는 상술한 데이터 보존회로(132)에 저장되어야 한다. 전압 스케일링 동작의 진행 중, 최초로 동작 오류(Function Fail)가 발생하게 되면, 데이터 보존회로(132)에 저장된 데이터가 오류가 발생한 메인 플립플롭(131)의 원래 데이터로 복구될 것이다. 데이터 보존회로(132)의 설명은 이후에 도시되는 도 4a 및 도 4b에서 상세히 후술하기로 한다. The register set 130 is a data storage area in which configuration data, status data, and the like of the system are stored, and data should be stored in any case. However, according to the voltage scaling method of the present invention, the internal voltage VDD is lowered by a predetermined scaling step voltage ΔVsc and reaches a level at which the normal operation cannot be guaranteed at the last stage of the scaling loop. In other words, in the last step, the register causes a function failure. Accordingly, the register set 130 will suffer an operation error caused by an excessively down internal voltage VDD in the course of the voltage scaling operation. As a method for preserving data stored in a register from such an error, the register set 130 of the present invention is a data preservation circuit composed of a multi-threshold complementary metal oxide semiconductor (MTCMOS) flip-flop (or a balloon latch-balloon). 132. Before or during the voltage scaling loop, the data of all main flip-
전력 제어 블록(140)은 이미 설정된 클록(CLK)의 주파수에서 최적의 퍼포먼스를 갖는 내부전압(VDD)을 결정하는 제반 스케일링 동작을 제어한다. 클록신호(CLK)의 주파수 선택이 완료되면, 전력 제어 블록(140)은 선택된 클록 주파수에서 동작 가능한 최저의 내부전압(VDD)을 검출하는 전압 스케일링 루프를 진행한다. 클록 주파수가 증가된 경우에는 클록 주파수의 증가에 대응하는 내부전압(VDD) 레벨로 상승한 이후에, 소정의 스텝 전압 크기로 내부전압(VDD)을 낮추어 가면서 스케일링 루프를 진행하게 될 것이다. 반면에, 낮은 클록 주파수로의 설정 시에는, 내부전압(VDD)을 감소된 클록 주파수의 크기에 대응하는 만큼, 강하한 이후에 구동 가능한 최소의 내부전압(VDD)으로의 스케일링 루프가 진행될 것이다. 전압 스케일링 루프는 후술하게 되는 도 6a 및 6b의 순서도를 통해서 상세히 설명될 것이다.The power control block 140 controls the overall scaling operation of determining the internal voltage VDD having the optimal performance at the frequency of the clock CLK. When the frequency selection of the clock signal CLK is completed, the
전력 제어 블록(140)은 마이크로프로세서나 기타 응용 집적회로의 내부에 포함되는 제어 로직과 같은 하드웨어적인 구성으로 구현될 수 있다. 그러나 칩의 레이아웃 면적의 최소화가 우선시되는 경우, 하드웨어적인 구성요소의 추가 없이 운영 체제(Operating System)로 구현될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 잘 알려져 있다. The
위상 고정 루프(150)는 전원전압이나 온도에 영향을 받지 않는 클록 신호(CLK)를 생성하기 위한 회로이다. 특히 전력 제어 블록(140)에 의해 선택된 주파수의 클록 신호를 생성하여 시스템으로 공급한다.The phase locked
이상에서 설명된 전압 스케일링 시스템은 SOC(System On Chip)와 같은 경우 단일 칩 내에서도 구현 가능하지만, 상호 분리된 모듈을 포함하는 시스템 내에서 구현 가능하다. 전압 스케일링이 완료되면 각각의 퍼포먼스 측정회로(120)에는 퍼포먼스 데이터의 상한과 하한값(UB_PD, LB_PD)이 저장되고, 정상 동작 중에 이러한 상한 및 하한을 벗어나는 퍼포먼스 측정치가 감지되면 인터럽트 신호(P_FAULT)를 전력 제어 블록(140)으로 출력하여 내부전압(VDD)의 재조정이 필요함을 알릴 수 있다. The voltage scaling system described above may be implemented in a single chip in the case of a system on chip (SOC), but may be implemented in a system including separate modules. When the voltage scaling is completed, each
도 3은 상술한 도 2에서 설명된 퍼포먼스 측정회로(120)의 구성을 간략히 보여주는 블록도이다. 도 3을 참조하면, 주파수의 크기 형태로 출력되는 퍼포먼스 데이터(P_DATA)가 제어 신호(EN1, EN2)에 의해서 주기적으로 래치되고, 외부로 출력될 것이다. FIG. 3 is a block diagram briefly illustrating a configuration of the
발진회로(121)는 내부전압(VDD)의 레벨 변동, 칩의 동작 온도, 공정 변화 등의 변수에 따라서 변동의 폭을 갖는 주파수의 신호를 생성한다. 발진회로(121)는 현재 동작 중인 칩의 퍼포먼스의 상태를 의미하는 퍼포먼스 상태를 주파수의 변동형식으로 출력하게 될 것이다. 일반적으로 온도가 낮을수록, 내부전압(VDD)이 높을수록 출력되는 구형파의 주파수는 높아진다. 바람직하게는, 발진회로(121)는 소정의 게이트가 직렬 연결되는 링 오실레이터(Ring Oscillator)로 구성될 수 있다. 발진회로(121)는 퍼포먼스 측정회로(120)에서 퍼포먼스 정도를 감지하여 퍼포먼스 크기에 일정수준 비례하는 주파수(fosc)의 주기신호를 출력한다. 일반적으로 위상 고정 루프(PLL)와 같은 발진회로는 온도 및 전압에 대해 안정된 주파수의 주기신호를 생성하는 것이 바람직하다. 그러나 본 발명의 발진회로(121)는 시스템을 구동하는 클록 신호를 생성하는 구성이라기보다는 시스템의 온도 및 공정, 내부전압(VDD)의 변화와 같은 시스템의 오류와 노이즈(Noise)를 유발하는 부정적인 인자들을 감지하는 구성이다. 이러한 요인들은 발진회로(121)의 주파수 변동으로 측정되고, 이러한 주파수 변동은 일정한 주기별로 카운트 되어 퍼포먼스 데이터(P_DATA)로 도출된다. 발진회로(121)의 출력 주파수는 상술한 위상 고정 루프(PLL)와 같은 클록 공급 회로와는 독립된 퍼포먼스 센싱(Performance Sensing) 회로이다. The
감지 활성화 회로(122)는 전력 제어 블록(140)으로부터의 활성화 신호(EN1)에 응답하여 발진회로(121)가 출력하는 퍼포먼스 감지신호(fosc)의 주파수 측정 주기를 생성한다. 활성화 신호(EN1)가 하이 레벨로 입력되면, 클록 신호(CLK)가 제 1 AND 게이트(AG1)로부터 출력된다.The
클록 분주기(123)는 감지 활성화 회로(122)로부터 출력되는 클록 신호(CLK)의 주파수를 분주하여, 퍼포먼스 감지신호(fosc)의 주파수를 측정하게 되는 펄스를 출력한다. 클록 분주기(123)는 퍼포먼스 감지신호(fosc)의 주파수를 측정되는 주기를 일정한 폭을 갖는 펄스신호로 출력한다. 전압 스케일링 동작이 일어나기 전에 이루어지는 클록(CLK) 주파수의 스케일링 동작시, 클록 분주기(123)는 주파수의 분배비율을 조정하여 상술한 발진회로(121)로부터 출력되는 퍼포먼스 감지신호(fosc)가 카운트 되는 주기(T)를 조정한다. 만일 클록 신호(CLK)의 주파수가 감소되는 주파수 스케일링 시에는 이전의 클록 주파수에서의 분주 비율보다 작게(주기를 작게) 하여 펄스의 폭이 좁아지도록 설정한다. 클록 신호(CLK)의 주파수가 증가하는 경우, 클록 분주기(123)는 분주 비율을 크게(주기를 크게) 하여 출력되는 펄스의 폭 을 확장한다. 이러한 동작을 통해서, 클록 신호(CLK)의 주파수와 비례하는 퍼포먼스 값이 고정된 주파수의 발진회로(121)의 퍼포먼스 감지신호(fosc)와 합성될 수 있다.The
카운터(124)는 제 3 AND게이트(AG3)로부터 출력되는 구형파의 주파수를 카운트한다. 래치 활성화 회로(125)는 카운터(124)로부터 출력되는 퍼포먼스 측정치(P_DATA)를 레지스터(126)에 래치하는 시점을 제어하는 회로이다. 레지스터(126)는 래치 인에이블 신호(L_EN)에 응답하여 카운터(124)로부터의 퍼포먼스 데이터(P_DATA)를 래치하여 후술하게 되는 비교기(127)와 전력 제어 블록(140) 등으로 공급한다. The
비교기(127)는 발진회로(121)에 의해서 감지되어 이진 데이터(Binary data)로 전환된 현재의 퍼포먼스 데이터(P_DATA)와 전력 제어 블록(140)에 의해서 설정된 상한 및 하한 퍼포먼스 값을 비교한다. 만일 측정된 퍼포먼스 측정치(P_DATA)가 퍼포먼스 상한값(UB_PD)과 퍼포먼스 하한값(LB_PD)의 범위를 벗어나는 경우, 이는 이미 설정된 주파수와 내부전압(VDD) 하에서 동작 에러를 유발할 가능성이 큰 경우를 의미하므로 전력 제어 블록(140)으로 인터럽트 신호(P_FAULT)를 전달한다. 전력 제어 블록(140)은 인터럽트 신호(P_FAULT)를 감지하여 현재의 퍼포먼스 측정치가 상한 퍼포먼스를 초과하는 경우 내부전압(VDD)을 강하시키는 전압 스케일링 동작을 수행하여 안정된 내부전압(VDD)이 시스템 또는 칩에 제공되도록 제어한다. 반면, 현재의 퍼포먼스 측정치(P_DATA)가 하한 퍼포먼스(LB_PD) 이하인 경우, 내부전압(VDD)을 상승시키기 위한 전압 스케일링 동작을 수행하여 안정된 내부전압(VDD) 이 시스템 또는 칩에 제공되도록 제어한다.The
이상에서 설명된 퍼포먼스 측정회로(120)의 각 구성들은 각각 전력 제어 블록(140)에 의해서 스케일링이 완료된 이후에 선택되는 내부전압(VDD)에 대한 퍼포먼스 상한 및 하한값이 입력된다. 퍼포먼스 상한값(UB_PD)과 퍼포먼스 하한값(LB_PD)의 폭은 결국 실시간으로 측정되는 퍼포먼스 데이터() 이 설정되는 시스템의 퍼포먼스 마진을 의미한다. 그러나 이후에 설명되는 전압 스케일링에 의해서 설정되는 퍼포먼스 값의 마진은 전압 스케일링을 수행하지 않는 시스템에 비해서 훨씬 작은 마진폭을 가질 수 있다. 따라서, 안정된 범위 내에서 칩이나 시스템이 동작 가능한 최소 크기의 내부전압(VDD)으로 설정이 가능하다.Each of the components of the
도 4a는 본 발명의 레지스터 세트(130)에 포함되는 데이터 보존 회로(132)의 일 예로서의 밸룬 래치를 간략히 보여주는 회로도이다. 도 4a를 참조하면, 데이터 보존회로(132)는 메인 플립플롭(131)에 저장된 데이터를 동작 오류(Function Fail)를 거치게 되는 전압 스케일링 동작시에 백업한다. 전압 스케일링 동작이 종료 또는 완료된 이후에 데이터 보존 회로(132)에 저장된 데이터가 다시 메인 플립플롭(131)에 복구될 것이다. 본 발명에서는 전압 스케일링 동작 중에 이루어지는 데이터 백업 동작에 대해서 설명하기로 한다.4A is a circuit diagram schematically illustrating a balun latch as an example of the
메인 플립플롭(131)은 정상적인 동작 시에 데이터를 저장하는 플립플롭 회로이다. 그러나 전압 스케일링 모드로 돌입하게 되면 제어신호(B2)에 의해서 저장된 데이터를 제2전송 게이트(TG2)를 경유하여 데이터 보존회로(132)로 전달한다. 슬립 모드나 전압 스케일링 동작이 종료된 이후에는 다시 제어신호(B2)에 응답하여 제 2 전송 게이트(TG2)를 경유하여 되돌아오는 데이터를 수신하여 저장한다. 일반적으로 상술한 데이터 보존회로(132) 측으로의 데이터 입출력을 위해서 메인 플립플롭(131)은 마스터 플립플롭(Master F/F)과 슬레이브 플립플롭(Slave F/F)로 구성될 수 있다. 메인 플립플롭(131)은 또한 스케일링에 의해 강하된 내부전압(VDD)에서의 동작 오류(Function Fail)를 점검하기 위한 수단이 구비될 수 있다. 특히 동작 오류(Function Fail)의 여부를 전력 제어 블록(140)에 의한 테스트 패턴(ECH_PTN)에 의해서 체크하는 경우, 테스트 패턴(ECH_PTN)의 입력 수단 및 전력 제어 블록(140)으로의 출력수단을 구비하게 될 것이다. The main flip-
데이터 보존회로(132)는 일반적으로 밸룬 래치(Balloon Latch)로 통칭된다. 메인 플립플롭(131)은 고속 동작을 위해 낮은 문턱전압(Low threshold voltage) 특성의 소자들로 구성하여 액티브 모드(Active mode)에서 고속으로 동작한다. 반면에, 데이터 보존 회로(132)의 밸룬 래치는 높은 문턱전압(High threshold voltage) 특성의 인버터들(HINV1, HINV2)로 구성된다. 본 발명의 전압 스케일링 모드로 전환시, 메인 플립플롭(131)의 데이터를 데이터 보존회로(132)로 백업하여, 내부전압(VDD)의 레벨 강하에 의해 메인 플립플롭(131)의 데이터가 소실되더라도 높은 문턱전압 특성의 데이터 보존회로(132)에 저장된 데이터는 보존될 수 있다. The
데이터의 백업 및 복원 동작에 대해서 살펴보면, 레지스터 세트(130)의 각 레지스터 회로는 전압 스케일링 동작이 실시되기 이전에 메인 플립플롭(131)의 데이터를 데이터 보존 회로(132)에 데이터를 백업하게 된다. 본 발명의 전압 스케일링 동작은 설정된 주파수의 클록 신호(CLK)에서 동작 가능한 최소 전압을 검출하기 위해서 단계적으로 내부전압(VDD)을 낮추면서 동작 오류를 체크하게 된다. 따라서, 전압 스케일링의 마지막 루프에서는 반드시 동작 오류(Function Fail)를 거치게 된다. 동작 오류가 발생하여 레지스터에 저장된 데이터가 소실되더라도 데이터 보존 회로(132)에 백업된 데이터가 존재하기 때문에 시스템의 설정(Configuration)이나 상태(Status)는 동작 오류 이전으로 완전 복구가 가능하다. Referring to the data backup and restore operations, each register circuit of the register set 130 backs up the data of the main flip-
도 4b는 전압 스케일링 동작이 개시되는 시점에서 상술한 도 4a의 레지스터 세트(130)을 제어하기 위한 제어신호들을 보여주는 파형도이다. 도 4b를 참조하면, 전력 제어 블록(140)은 전압 스케일링이 활성화되는 시점을 지시하는 모드 신호(/SC)에 따라서, 데이터 백업 및 복구를 제어하는 제어신호(B1, B2)를 출력한다. 제어신호(B1)는 메인 플립플롭(131)과 데이터 보존회로(132) 사이를 연결하는 제2전송게이트(TG2)를 제어한다. 제어신호(B2)는 메인 플립플롭(131)의 데이터가 백업되는 시점 및 데이터 보존회로(132)의 데이터가 복구되는 시점에 제2전송 게이트(TG2)를 오픈(Open)하도록 출력된다. 제어신호(B2)는 각각 메인 플립플롭(131)과 데이터 보존회로(312)의 밸룬 래치(Balloon latch)의 출력을 활성화한다. 상술한 모드 신호(/SC)와 제어신호(B1, B2)는 전력 제어 블록(140) 내에서 하드웨어적으로 생성할 수도 있다. 또는 모드 신호(/SC)에 응답하여 제어신호를 생성하도록 집적회로 내에서 구성될 수도 있다. 만일 운영체제(OS)에서 상술한 전력 제어 블록(140)의 제반 동작들을 구성하는 경우에는 소프트웨어로 프로그램될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 잘 알려져 있다. 4B is a waveform diagram illustrating control signals for controlling the register set 130 of FIG. 4A described above at the time when the voltage scaling operation is started. Referring to FIG. 4B, the power control block 140 outputs control signals B1 and B2 for controlling data backup and recovery according to a mode signal / SC indicating a time point at which voltage scaling is activated. The control signal B1 controls the second transfer gate TG2 connecting between the main flip-
도 5는 단일 칩 내에서 퍼포먼스 측정회로(120, PMD)의 배치 방식을 간략히 설명하기 위한 도면이다. 도 5를 참조하면, 퍼포먼스 측정회로(120, PMD)는 칩 내에서 복수의 블록별로 형성될 수 있으며, 각 블록의 퍼포먼스를 측정하여 상한 및 하한 퍼포먼스 설정치를 벗어나는 경우에는 전력 제어 블록(140)으로 인터럽트 신호(P_FAULT)를 전달한다. 도 5에 도시된 단일 칩은 6개 블록으로 구분되었으나 본 발명은 이에 국한되지 않는다. 각 블록은 단일 칩 내에서의 기능별 구분(Functional Division)이 될 수도 있으며, 전력 소모량(Power Dissipation)에 따라 구획될 수 있다. 복수의 블록에 각각 퍼포먼스 측정회로(120, PMD)를 구비하는 경우에는 각각의 전압 스케일링을 통해서 설정되는 상한 및 하한 퍼포먼스 값(UB_PD, LB_PD)은 상이한 값을 가질 수 있다. 각기 다른 기능을 수행하는 블록에 대하여 퍼포먼스 측정회로(120, PMD)를 개별적으로 구성하는 경우, 블록 특성이 최대한 반영되는 인터럽트 신호(P_FAULT)를 생성하게 되므로 전압 스케일링의 효율을 증대시킬 수 있다.FIG. 5 is a diagram for briefly explaining a method of arranging the performance measurement circuit 120 (PMD) in a single chip. Referring to FIG. 5, the performance measurement circuit 120 (PMD) may be formed for each of a plurality of blocks in a chip, and when the performance of each block is measured to deviate from the upper and lower limit performance settings, the
도 6a는 본 발명의 전력 제어 블록(140)에 의해 구성되는 스케일링 알고리즘의 일 실시예를 보여주는 순서도이다. 이하 본 발명에 따른 전력 제어 블록(140)의 최적 내부전압(VDD)을 검출하는 제반 스케일링 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.6A is a flow diagram illustrating one embodiment of a scaling algorithm configured by the power control block 140 of the present invention. Hereinafter, various scaling operations for detecting the optimal internal voltage VDD of the power control block 140 according to the present invention will be described in detail with reference to the accompanying drawings.
다이나믹 스케일링 동작에서 전력 제어 블록(140)은 입력되는 명령어나 상태 데이터(Status Data)를 참조하여 클록(CLK) 주파수를 전환한다(S10). 전환된 주파수에 최적화된 내부전압(VDD)을 검색하는 전압 스케일링 동작을 수행하면 반드시 동작 오류(Function fail)가 발생하게 될 것이다. 따라서, 칩의 내부에 유지되는 데이터 및 상태(Status)의 소실을 막기 위해서 데이터 보존회로(132)로의 백업 동작이 실시된다(S20). 백업이 완료된 이후에는 전원전압을 스케일링 초기전압으로 설정한다. 주파수의 전환이 하이 퍼포먼스에서 로우 퍼포먼스로 전환되는 경우 내부전압(VDD)은 낮은 스케일링 초기 전압(VDN_INI)에서부터 시작될 것이다. 그러나 로우 퍼포먼스에서 하이 퍼포먼스로 전환되는 경우 주파수 증가에 따라 스케일링의 시작은 높은 스케일링 초기 전압(VUP_INI)에서 시작될 것이다. 전력 제어 블록(140)은 미세 스케일링이 이루어지기 이전에 큰 폭의 내부전압(VDD) 변환 동작을 실시한다(S30). 스케일링 초기 전압으로의 전환이 이루어진 이후에는 현재의 내부전압(VDD)에 대하여 스케일링 스텝 전압(ΔVsc)만큼 차감하는 스케일링 동작시 실시된다(S40). 스케일링 스텝 전압(ΔVsc)만큼 차감된 내부전압(VDD)에 대하여 시스템의 오류가 발생하지는 않았는지 동작 점검을 실시한다. 그러나 이미 데이터 보존회로(132)에 저장된 데이터는 칩의 내부전압(VDD)의 강하로 인한 오류에는 영향을 받지 않는다. 나머지 제반 구성들에 대한 오류 체크를 실시하여, 내부전압(VDD)의 강하에 따르는 정상 동작 여부를 점검하게 될 것이다(S50). 동작 점검(Function Check) 이후에는 동작 점검의 결과에 따라, 전압 스케일링 동작의 계속 진행 여부를 결정하게 된다. 만일 동작 오류가 발생되지 않았다면 스케일링 스텝 전압(ΔVsc)의 크기만큼 더 차감하는 스케일링 동작을 진행하는 단계(S40)으로 복귀될 것이다. 그러나 현재 스케일링 동작에 의해서 오류가 발생한 경우, 하한 퍼포먼스 데이터를 검출한 것으로 판단할 수 있기 때문에 스케일링 스텝 전압(ΔVsc)만큼 강하를 지속하는 스케일링 루프를 종료한다(S60). 동작 오류를 유발하게 되는 내부전 압(VDD)이 검출되었기 때문에 전력 제어 블록(140)은 동작 오류를 유발하게 되는 바로 이전의 내부전압(VDD)으로 레벨을 고정할 것이다. 또는, 안정성을 확보하기 위하여 그 이상의 레벨을 선택할 수 있다. 그리고 전압 스케일링 동작의 초기에 데이터 보존회로(132)에 백업했던 제반 데이터들을 칩이나 시스템의 소자들에 복원하게 된다(S70). 전압 스케일링 동작이 마지막 단계에서는 동작 오류를 유발했던 최초의 내부전압(VDD)을 참조하여, 공정과 동작 특성을 고려한 하한 및 상한 퍼포먼스 데이터를 결정하게 된다(S80). 이때 상한 퍼포먼스와 하한 퍼포먼스는 전압 스케일링에 따르는 일종의 마진(Margin)이라 할 수 있다. 그러나 이러한 마진은 스케일링 동작이 없는 경우, 제품 양산시에 설정하게 되는 마진보다는 훨씬 좁은 폭을 갖게 된다. 따라서, 큰 마진에 따르는 전압의 소실분을 스케일링에 의해서 감소시킬 수 있으며, 이는 전력의 절감으로 직결된다. 이러한 단계들을 포함하는 본 발명의 전압 스케일링 동작에 따르면, 선택되는 클록 신호의 주파수 하에서, 동작 가능한 최소의 전압으로 설정이 가능하여 전력 소모의 최소화가 가능하다. 또한, 하한 및 상한의 퍼포먼스 값을 설정하여 각 퍼포먼스 측정회로(120)에 저장한다. 정상 동작중에 퍼포먼스 값의 이상이 발생하게 되면, 퍼포먼스 측정회로(120)는 인터럽트 신호(P_FAULT)를 출력하여 전압의 재스케일링이 필요함을 전력 제어 블록(140) 또는 운영체제(OS)로 알려준다. 상술한 다이나믹 스케일링 스킴에 따르면, 항상 최소의 동작 가능한 전압으로 전압 스케일링이 이루어져 전력의 소모를 최소화할 수 있다. In the dynamic scaling operation, the power control block 140 switches the clock CLK frequency with reference to an input command or status data (S10). If a voltage scaling operation for searching the internal voltage VDD optimized for the switched frequency is performed, a function failure will necessarily occur. Therefore, in order to prevent the loss of data and status held in the chip, a backup operation to the
도 6b는 전력 제어 블록(140)이 수행하는 스케일링 알고리즘의 다른 실시예 를 설명하는 순서도이다. 도 6b를 참조하면, 전력 제어 블록(140)에 의한 동작 오류(Function Fail)를 체크하는 방식이 도 6a와는 달리 테스트 패턴(ECH_PTN)에 의해서 이루어진다. 이하 본 발명에 따른 전력 제어 블록(140)의 최적 내부전압(VDD)을 검출하는 제반 스케일링 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.6B is a flowchart illustrating another embodiment of a scaling algorithm performed by the
스케일링 동작에서 전력 제어 블록(140)은 입력되는 명령어나 상태 데이터(Status Data)를 참조하여 클록(CLK) 주파수를 전환한다(S110). 이후에는 전원전압을 스케일링 초기전압으로 설정한다. 주파수의 전환이 하이 퍼포먼스에서 로우 퍼포먼스로 전환되는 경우 내부전압(VDD)은 낮은 스케일링 초기 전압(VDN_INI)에서부터 시작될 것이다. 그러나 로우 퍼포먼스에서 하이 퍼포먼스로 전환되는 경우 주파수 증가에 따라 높은 스케일링 초기 전압(VUP_INI)에서 시작될 것이다. 스케일링 초기전압(VDN_INI, VUP_INI)은 큰 마진을 가진 내부전압(VDD)에 해당된다. 전력 제어 블록(140)은 스케일링 스텝(ΔVsc) 만큼의 스케일링이 이루어지기 이전에 큰 폭의 내부전압(VDD) 변환 동작을 실시한다(S120). 내부전압(VDD)의 스케일링 초기전압으로의 전환 이후에 데이터 보존회로(132)에 메인 플립플롭(131)의 데이터를 백업한다. 이러한 동작 순서는, 테스트 패턴(ECH_PTN)에 의해서 동작 오류(Function Fail)를 체크하기 위해서 테스트 패턴(ECH_PTN)을 매 스케일링 루프마다 메인 플립플롭(131)으로 입력해야 하기 때문이다(S130). 현재의 내부전압(VDD)으로부터 스케일링 스텝(ΔVsc)만큼 차감하는 내부전압 스케일링 동작을 실시한다(S140). 다음 단계로, 스케일링 스텝(ΔVsc)만큼 강하된 내부전압(VDD)에서 메인 플립플롭(131)의 동작 오류(Function Fail) 여부를 체크한다. 본 발명의 도 6a의 실시예에 도시 된 알고리즘과는 달리 다른 실시예에 따르면, 동작 오류(Function Fail)의 체크는 테스트 패턴(ECH_PTN)에 의해서 이루어진다. 동작 오류 체크는 전력 제어 블록(140)은 테스트 패턴을 메인 플립플롭(131)으로 입력하고, 입력된 데이터를 다시 피드백 받아서 일치 여부를 판단하는 것으로 구성될 수 있다. 또는, 메인 플립플롭(131)의 셋(Set)이나 리셋(Reset) 설정을 인가하고 기대값과 비교하는 동작을 통하여 설정된 내부전압(VDD) 하에서 동작 오류를 체크할 수 있다(S150). 동작 점검(Function Check) 이후에는 동작 점검의 결과에 따라, 전압 스케일링 동작의 계속 진행 여부를 결정하게 된다. 만일 동작 오류가 발생하지 않았다면 테스트 패턴(ECH_PTN)에 의해 설정된 메인 플립플롭(131)으로 데이터 보존회로(132)에 저장된 데이터를 복원한다. 그리고 내부전압(VDD)의 스케일링이 더 진행되어야 하기 때문에 단계(S130)으로 복귀한다(S190). 그러나 현재 스케일링된 내부전압(VDD)에 대해 동작 오류가 발생한 경우, 하한 퍼포먼스 데이터를 검출한 것으로 판단할 수 있기 때문에 스케일링 루프를 종료한다. 먼저 내부전압(VDD)을 동작 오류가 발생한 바로 이전 스텝, 또는 소정의 스텝 이전의 내부전압(VDD)으로 복원하고, 데이터 보존회로(132)에 저장된 데이터를 메인 플립플롭(131)으로 복원시킨다(S170). 전압 스케일링 동작이 마지막 단계에서는 동작 오류를 유발했던 최초의 내부전압(VDD)을 참조하여, 공정과 동작 특성을 고려한 하한 및 상한 퍼포먼스 데이터를 결정하게 된다(S180). 이때 상한 퍼포먼스와 하한 퍼포먼스는 전압 스케일링 동작을 통해 획득한 본 발명의 마진(Margin)폭으로 정의될 수 있다. 본 발명의 퍼포먼스 데이터로 표현되는 마진은 스케일링 동작이 없는 경우, 생산 공정에서 설정하게 내부전 압(VDD)에 적용되는 마진보다는 훨씬 좁은 폭을 갖게 된다. 따라서, 큰 마진에 따르는 전압의 소실분을 스케일링에 의해서 감소시킬 수 있으며, 이는 전력의 절감으로 직결된다. In the scaling operation, the power control block 140 switches the clock CLK frequency with reference to an input command or status data (S110). After that, set the power supply voltage to the scaling initial voltage. When the frequency shifts from high performance to low performance, the internal voltage (VDD) will start from the low scaling initial voltage (VDN_INI). However, when switching from low to high performance, it will start at a high scaling initial voltage (VUP_INI) as the frequency increases. The scaling initial voltages VDN_INI and VUP_INI correspond to an internal voltage VDD having a large margin. The
상술한 본 발명의 알고리즘에 따르면, 선택되는 클록 신호의 주파수 하에서, 동작 가능한 최소의 전압으로 설정이 가능하여 전력 소모의 최소화가 가능하다. 또한, 하한 및 상한의 퍼포먼스 값을 설정하여 각 퍼포먼스 측정회로(120)에 저장한다. 정상 동작중에 실시간으로 모니터링되는 퍼포먼스 값의 이상이 발생하게 되면, 퍼포먼스 측정회로(120)는 인터럽트 신호(P_FAULT)를 출력하여 전압의 재스케일링이 필요함을 전력 제어 블록(140) 또는 운영체제(OS)로 알려준다. 상술한 다이나믹 스케일링 스킴에 따르면, 항상 최소의 동작 가능한 전압으로 전압 스케일링이 이루어져 전력의 소모를 최소화할 수 있다. According to the algorithm of the present invention described above, it is possible to set the minimum voltage that can be operated under the frequency of the selected clock signal, thereby minimizing power consumption. In addition, the performance values of the lower limit and the upper limit are set and stored in each
도 7a는 본 발명의 하이 퍼포먼스 상태에서 로우 퍼포먼스 상태로의 전압 스케일링 동작을 보여주는 주파수 대비 내부전압(VDD)의 파형도이다. 도 7a를 참조하면, 전력 제어 블록(140)은 클록 신호(CLK)의 주파수가 (f1) 에서 (f1')으로 변동된 이후에 내부전압(VDD)을 최초 스케일링 전압 (VDN_INI)으로 설정한다. 여기서, 최소 스케일링 전압(VDN_INI)은 양산시 설정되는 마진이 고려된 전압 레벨일 수 있다. 전력 제어 블록(140)은 최초 스케일링 전압 (VDN_INI)로부터 스케일링 루프를 반복하면서 스케일링 스텝 전압(ΔVsc)만큼 내부전압(VDD)을 강하시킨다. 내부전압(VDD)의 강하가 반복되다가, 동작 오류를 유발하게 되는 최후 스케일링 전압 (VDN_FIN)을 검출하게 되면, 전압 스케일링 루프는 종료된다. 최후 스케일링 전압 (VDN_FIN)의 바로 이전 전압 또는 두 스텝 이전의 전압이 내부전압(VDD)으로 설정되고, 퍼포먼스 측정회로(120)의 상한 및 하한 퍼포먼스 값이 설정될 것이다. 도시된 도면에서 동작 오류가 발생하는 바로 이전 전압을 내부전압(VDD)으로 설정하는 경우, 마진을 포함하는 내부전압(VDN_INI)에 비해 ΔV 만큼 강하된 내부전압으로 스케일링 될 수 있다. 이 경우 전압의 제곱에 비례하는 전력소모 특성을 갖는 시스템에서 ΔV의 제곱에 비례하는 크기의 전력을 절감할 수 있다.FIG. 7A is a waveform diagram of an internal voltage VDD versus frequency showing voltage scaling operation from a high performance state to a low performance state of the present invention. Referring to FIG. 7A, the power control block 140 sets the internal voltage VDD to the initial scaling voltage VDN_INI after the frequency of the clock signal CLK is changed from f1 to f1 '. Here, the minimum scaling voltage VDN_INI may be a voltage level considering a margin set during mass production. The power control block 140 drops the internal voltage VDD by the scaling step voltage ΔVsc while repeating the scaling loop from the initial scaling voltage VDN_INI. When the drop of the internal voltage VDD is repeated and the last scaling voltage VDN_FIN is detected, which causes an operation error, the voltage scaling loop ends. The voltage immediately before the last scaling voltage VDN_FIN or the voltage two steps before is set to the internal voltage VDD, and the upper and lower performance values of the
도 7b는 로우 퍼포먼스 상태에서 하이 퍼포먼스 상태로 전환되는 시점에서의 다이나믹 전압 스케일링 동작을 설명하는 파형도이다. 도 7b를 참조하면, 클록 신호(CLK)의 동작 주파수가 (f2)로부터 (f2')으로 증가됨에 따라 전력 제어 블록(140)은 전압 레귤레이터(110)를 제어하여 내부전압(VDD)의 레벨은 V2로부터 최초 스케일링 전압 (VUP_INI)로 상승시킨다. 그 이후에는 클록 신호(CLK)의 주파수 (f2')에 대해서 구동 가능한 최소의 내부전압(VDD)을 찾기 위한 전압 스케일링 동작이 실시된다. 전력 제어 블록(140)은 최초 스케일링 전압(VUP_INI)으로부터 스케일링 스텝 전압(ΔVsc)만큼씩 차감하여 동작 오류가 발생하는 최후 스케일링 전압(VUP_FIN)까지 스케일링 루프를 진행한다. 그 이후에는 주파수 (f2')에 동작 가능한 최소의 내부전압(VDD) 및 본 발명의 마진(Margin)에 해당하는 상한 및 하한 퍼포먼스 값을 설정하여 각각 퍼포먼스 측정회로(120)에 포함된 레지스터에 저장한다. FIG. 7B is a waveform diagram illustrating a dynamic voltage scaling operation at the time of switching from a low performance state to a high performance state. Referring to FIG. 7B, as the operating frequency of the clock signal CLK increases from (f2) to (f2 '), the power control block 140 controls the
상술한 도 7a 및 도 7b에 따르면, 본 발명의 전력 제어 블록(140)은 클록신호(CLK)의 주파수 변동에 따라 최초 스케일링 전압(VDN_INI, VUP_INI)으로부터 스 케일링 스텝 전압(ΔVsc)만큼씩 내부전압(VDD)을 강하하는 전압 스케일링 동작을 실시한다. 이러한 동작을 통하여 설정되는 클록 신호의 주파수에 최소 내부전압(VDD)으로의 설정이 가능하며, 하한 및 상한 퍼포먼스 데이터로 표현되는 마진을 최소화하여 전력 소모를 극대화할 수 있다. 전압 스케일링 동작 동안 발생하게 되는 동작 오류의 영향으로부터 시스템을 보호하기 밸룬 래치 등으로 구성 가능한 데이터 보존 회로가 구비되어야 함을 물론이다. 7A and 7B, the power control block 140 according to the present invention is internally scaled by the scaling step voltage ΔVsc from the initial scaling voltages VDN_INI and VUP_INI according to the frequency variation of the clock signal CLK. A voltage scaling operation for dropping the voltage VDD is performed. Through this operation, the frequency of the clock signal set can be set to the minimum internal voltage (VDD), and the power consumption can be maximized by minimizing the margins represented by the lower limit and the upper limit performance data. It goes without saying that a data preservation circuit configurable with a balun latch or the like should be provided to protect the system from the effects of operational errors occurring during voltage scaling operations.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.On the other hand, in the detailed description of the present invention has been described with respect to specific embodiments, various modifications are of course possible without departing from the scope of the invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the equivalents of the claims of the present invention as well as the following claims.
상술한 바와 같이 본 발명에 따른 반도체 시스템의 전압 스케일링 장치는 동작 주파수에서 구동 가능한 최소의 내부전압(VDD)으로 설정 가능하기 때문에 전력 소모를 최소화할 수 있다. 또한 예상치 못한 요인들에 의해서 발생할 전압 강하에 따르는 동작 오류를 실시간으로 측정되는 퍼포먼스 데이터를 참조하여 적응적으로 스케일링 하므로 동작의 안정성을 확보할 수 있다.As described above, the voltage scaling apparatus of the semiconductor system according to the present invention can be set to a minimum internal voltage VDD that can be driven at an operating frequency, thereby minimizing power consumption. In addition, the stability of the operation can be secured by adaptively scaling the operation error according to the voltage drop caused by unexpected factors with reference to the performance data measured in real time.
Claims (38)
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| KR1020060030238A KR20070099181A (en) | 2006-04-03 | 2006-04-03 | Power management system and method thereof |
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| KR1020060030238A KR20070099181A (en) | 2006-04-03 | 2006-04-03 | Power management system and method thereof |
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