KR20070098341A - Method for fabircating the same of semiconductor device in contact hole of high aspect ratio - Google Patents

Method for fabircating the same of semiconductor device in contact hole of high aspect ratio Download PDF

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KR20070098341A
KR20070098341A KR1020060029868A KR20060029868A KR20070098341A KR 20070098341 A KR20070098341 A KR 20070098341A KR 1020060029868 A KR1020060029868 A KR 1020060029868A KR 20060029868 A KR20060029868 A KR 20060029868A KR 20070098341 A KR20070098341 A KR 20070098341A
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Abstract

A method for manufacturing a contact hole with a high W/L ratio in a semiconductor device is provided to improve the operation reliability of the semiconductor device by forming first and second bit line contact holes by depositing an amorphous carbon at once. Interlayer dielectrics(33,36) are formed on a semiconductor substrate(31), on which a cell region and a peripheral region are defined. An amorphous carbon layer(37) and a first passivation film are sequentially laminated on the interlayer dielectric such that a first pattern is formed. A portion of the interlayer dielectric is etched through the first pattern as an etching barrier such that a trench is formed. A second passivation film is formed on the amorphous carbon layer. A second pattern is formed by selectively etching the second passivation film and the amorphous carbon layer. The interlayer dielectric on the cell region and the rest interlayer dielectric on the peripheral region are etched by using the second pattern as the etching barrier such that bit line contact holes(43) are simultaneously formed at the cell and peripheral regions.

Description

반도체 소자의 고종횡비 콘택홀 제조방법{METHOD FOR FABIRCATING THE SAME OF SEMICONDUCTOR DEVICE IN CONTACT HOLE OF HIGH ASPECT RATIO}TECHNICAL FOR FABIRCATING THE SAME OF SEMICONDUCTOR DEVICE IN CONTACT HOLE OF HIGH ASPECT RATIO

도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 고종횡비 콘택홀을 설명하기 위한 단면도,1A and 1B are cross-sectional views illustrating a high aspect ratio contact hole of a semiconductor device according to the prior art;

도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 고종횡비 콘택홀 제조방법을 설명하기 위한 공정 단면도.2A to 2E are cross-sectional views illustrating a method for manufacturing a high aspect ratio contact hole of a semiconductor device according to a preferred embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 게이트패턴31 semiconductor substrate 32 gate pattern

33 : 제1층간절연막 34 : 게이트스페이서33: first interlayer insulating film 34: gate spacer

35 : 랜딩플러그콘택 36 : 제2층간절연막35: landing plug contact 36: second interlayer insulating film

37 : 비정질카본 38 : 제1희생막37: amorphous carbon 38: first sacrificial film

39 : 제1감광막패턴 40 : 트렌치39: first photosensitive film pattern 40: trench

40a : 제2비트라인콘택홀 41 : 제2희생막40a: second bit line contact hole 41: second sacrificial film

42 : 제2감광막패턴 43 : 제1비트라인콘택홀42: second photosensitive film pattern 43: first bit line contact hole

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 고종횡비 콘택홀 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a high aspect ratio contact hole of a semiconductor device.

반도체 소자의 고집적화에 따라 패턴이 슈링크(Shrinkage)되고, 종횡비가 높아지면서 감광막패턴을 이용한 식각공정에서 식각마진이 부족해졌다.As the semiconductor device is highly integrated, the pattern is shrunk and the aspect ratio is increased, so that the etching margin is insufficient in the etching process using the photoresist pattern.

그리고, 최근에 DRAM 공정시 비트라인콘택홀은 셀영역과 주변영역에서 각각 형성하고 있다. 즉, 셀영역에는 제1비트라인콘택홀(BLC1)이 형성되고, 주변영역에는 제2비트라인콘택홀(BLC2)이 형성된다.In recent years, bit line contact holes are formed in the cell region and the peripheral region during the DRAM process. That is, the first bit line contact hole BLC1 is formed in the cell region, and the second bit line contact hole BLC2 is formed in the peripheral region.

도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 고종횡비 콘택홀을 설명하기 위한 단면도이다.1A and 1B are cross-sectional views illustrating a high aspect ratio contact hole of a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 게이트패턴(12)을 형성하고, 게이트패턴(12)의 측벽에 스페이서(13)를 형성한다. As shown in FIG. 1A, a gate pattern 12 is formed on a semiconductor substrate 11, and spacers 13 are formed on sidewalls of the gate pattern 12.

이어서, 전면에 제1층간절연막(14)을 형성한 후, 셀영역의 게이트패턴(12) 사이에 스토리지노드콘택과 비트라인콘택이 연결된 랜딩플러그콘택(15)을 형성한다.Subsequently, after the first interlayer insulating layer 14 is formed on the entire surface, a landing plug contact 15 having a storage node contact and a bit line contact connected between the gate pattern 12 of the cell region is formed.

이어서, 제1층간절연막(14) 상부에 제2층간절연막(16)을 형성한 후, 제2층간절연막(16)을 선택적으로 식각하여 셀영역에 제1비트라인콘택홀(17)을 형성한다.Subsequently, after the second interlayer insulating layer 16 is formed on the first interlayer insulating layer 14, the second interlayer insulating layer 16 is selectively etched to form the first bit line contact hole 17 in the cell region. .

도 1b에 도시된 바와 같이, 제1비트라인콘택홀(17)을 채우는 감광막을 도포 하고, 노광 및 현상으로 패터닝하여 셀영역을 덮고 주변영역의 제2비트라인콘택홀을 정의하는 감광막패턴(18)을 형성한다.As shown in FIG. 1B, a photoresist film filling the first bit line contact hole 17 is coated, and patterned by exposure and development to cover the cell area and to define a second bit line contact hole in the peripheral area. ).

이어서, 감광막패턴(18)을 식각배리어로 주변영역의 제1,2층간절연막(14, 16)을 선택적으로 식각하여 제2비트라인콘택홀(19)을 형성한다. 이때, 제2비트라인콘택홀(19)은 주변영역의 반도체기판(11)의 표면을 개방시키거나 주변영역의 게이트패턴(12)의 게이트전극(12b)을 개방시키는 구조로 형성된다.Subsequently, the second bit line contact hole 19 is formed by selectively etching the first and second interlayer insulating layers 14 and 16 of the peripheral region using the photoresist pattern 18 as an etch barrier. In this case, the second bit line contact hole 19 is formed to open the surface of the semiconductor substrate 11 in the peripheral region or open the gate electrode 12b of the gate pattern 12 in the peripheral region.

위와 같이, 종래 기술은 제1비트라인콘택홀(17)과 제2비트라인콘택홀(19)이 식각타겟이 달라서 각각 패터닝공정을 진행하여 형성한다. 즉, 제1비트라인콘택홀(17)은 제2층간절연막(16)만을 식각하여 형성하지만 제2비트라인콘택홀(19)은 제1,2층간절연막(14, 16)을 모두 식각하여 형성한다. As described above, according to the related art, the first bit line contact hole 17 and the second bit line contact hole 19 have different etching targets, and are formed by performing a patterning process. That is, the first bit line contact hole 17 is formed by etching only the second interlayer insulating layer 16, but the second bit line contact hole 19 is formed by etching both the first and second interlayer insulating layers 14 and 16. do.

그러나, 제2비트라인콘택홀(19)을 형성하기 위해서 적어도 4000Å 이상의 두께를 갖는 제1,2층간절연막(14, 16)을 식각해야 하므로, 식각타겟이 매우 크고, 이로써 제2비트라인콘택홀(19) 식각시 감광막패턴(18)의 변형(Deformation)이 일어나 제2비트라인콘택홀(19)의 프로파일이 찌그러지는 현상('Ａ')이 발생하는 문제가 있다. 즉, 제2비트라인콘택홀(19)이 완료되기 전에 감광막패턴(18)이 손실되어 제2비트라인콘택홀(19)이 완료될때까지 감광막이 제대로 식각배리어 역할을 수행하지 못하여 제2비트라인콘택홀(19)의 찌그러짐 현상이 발생한다.However, in order to form the second bit line contact hole 19, since the first and second interlayer insulating films 14 and 16 having a thickness of at least 4000 GPa must be etched, the etching target is very large, and thus the second bit line contact hole is formed. (19) There is a problem in which a deformation of the photoresist pattern 18 occurs during etching, thereby causing a phenomenon in which the profile of the second bit line contact hole 19 is distorted ('A'). That is, before the second bit line contact hole 19 is completed, the photoresist pattern 18 is lost and the photoresist film does not function as an etching barrier until the second bit line contact hole 19 is completed. Distortion of the contact hole 19 occurs.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 감광 막패턴의 변형으로 비트라인콘택홀의 프로파일이 찌그러지는 현상을 방지하기 위한 반도체 소자의 고종횡비 콘택홀 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, to provide a method for manufacturing a high aspect ratio contact hole of a semiconductor device for preventing the distortion of the profile of the bit line contact hole due to the deformation of the photosensitive film pattern. There is this.

본 발명은 셀영역과 주변영역이 정의된 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 비정질카본층과 제1희생막의 순서로 적층된 제1패턴을 형성하는 단계, 상기 제1패턴을 식각배리어로 상기 주변영역 상부의 층간절연막을 일부 식각하는 단계, 상기 일부 식각후 잔류하는 비정질카본층 상부에 제2희생막을 형성하는 단계, 상기 제2희생막과 비정질카본층을 선택적으로 식각하여 상기 셀영역 상부에 제2패턴을 형성하는 단계, 상기 제2패턴을 식각배리어로 상기 셀영역의 층간절연막과 상기 주변영역의 나머지 층간절연막을 식각하여 상기 셀영역과 주변영역에 비트라인콘택홀을 동시에 형성하는 단계를 포함한다.The present invention provides a method of forming an interlayer insulating film on an upper surface of a semiconductor substrate in which a cell region and a peripheral region are defined, forming a first pattern stacked in an order of an amorphous carbon layer and a first sacrificial film on the interlayer insulating film. Partially etching the interlayer dielectric layer over the peripheral region using the pattern as an etch barrier; forming a second sacrificial layer on the amorphous carbon layer remaining after the partial etching; selectively etching the second sacrificial layer and the amorphous carbon layer Forming a second pattern on the cell region, and etching the interlayer dielectric layer of the cell region and the remaining interlayer dielectric layer of the peripheral region using the second pattern as an etch barrier to form bit line contact holes in the cell region and the peripheral region. Forming simultaneously.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 고종횡비 콘택 제조방법을 설명하기 위한 공정 단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a high aspect ratio contact of a semiconductor device according to an exemplary embodiment of the present invention.

도 2a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체 기판(31) 상에 게이트패턴(32)을 형성한다. 여기서, 반도체 기판(31)은 소자분리막과 웰(Well)을 포함한다. 또한, 게이트패턴(32)은 폴리실리콘전극(32a), 메탈전극(32b)과 게이 트하드마스크질화막(32c)이 순차로 적층하여 형성하되, 메탈전극(32b)은 텅스텐 또는 텅스텐실리사이드로 형성할 수 있다.As shown in FIG. 2A, the gate pattern 32 is formed on the semiconductor substrate 31 in which the cell region and the peripheral region are defined. Here, the semiconductor substrate 31 includes an isolation layer and a well. In addition, the gate pattern 32 may be formed by sequentially stacking the polysilicon electrode 32a, the metal electrode 32b, and the gate hard mask nitride film 32c, and the metal electrode 32b may be formed of tungsten or tungsten silicide. Can be.

이어서, 게이트패턴(32)의 측벽에 게이트스페이서(33)를 형성하여 게이트패턴(32)의 측벽을 보호한다.Subsequently, a gate spacer 33 is formed on the sidewall of the gate pattern 32 to protect the sidewall of the gate pattern 32.

이어서, 게이트패턴(32) 사이를 채우는 제1층간절연막(34)을 형성한 후, 셀영역의 게이트패턴(32) 사이에 제1층간절연막(34)을 선택적으로 식각하여 스토리지노드콘택와 비트라인콘택이 연결된 랜딩플러그콘택(35)을 형성한다. 여기서, 제1층간절연막(34)은 게이트패턴(32)간의 절연을 위한 것으로, 산화막으로 형성한다.Subsequently, after forming the first interlayer insulating layer 34 that fills the gate patterns 32, the first interlayer insulating layer 34 is selectively etched between the gate patterns 32 of the cell region to form storage node contacts and bit line contacts. This connected landing plug contact 35 is formed. Here, the first interlayer insulating film 34 is for insulating between the gate patterns 32 and is formed of an oxide film.

이어서, 제1층간절연막(34)을 포함한 전면에 제2층간절연막(36)을 형성한다. 여기서, 제2층간절연막(36)은 게이트패턴(32)과 상부층과의 절연을 위한 것으로, 제1층간절연막(34)과 동일한 물질로 형성하되, 산화막으로 형성한다.Subsequently, a second interlayer insulating film 36 is formed on the entire surface including the first interlayer insulating film 34. Here, the second interlayer insulating film 36 is for insulating the gate pattern 32 and the upper layer, and is formed of the same material as the first interlayer insulating film 34 but formed of an oxide film.

이어서, 제2층간절연막(36) 상에 비정질카본층(37)과 제1희생막(38)을 순차로 형성한다. 여기서, 제1희생막(38)은 PETEOS막으로 형성한다.Subsequently, the amorphous carbon layer 37 and the first sacrificial film 38 are sequentially formed on the second interlayer insulating film 36. Here, the first sacrificial film 38 is formed of a PETEOS film.

이어서, 제1희생막(38) 상에 감광막을 형성하고 노광 및 현상으로 주변영역에 제2비트라인콘택홀 예정지역을 오픈시키는 제1감광막패턴(39)을 형성한다.Subsequently, a photoresist layer is formed on the first sacrificial layer 38, and a first photoresist layer pattern 39 is formed to open a predetermined region of the second bit line contact hole in the peripheral region through exposure and development.

도 2b에 도시된 바와 같이, 제1감광막패턴(39)을 식각마스크로 주변영역의 제1희생막(38)과 비정질카본층(37)을 식각한다. 이때, 비정질카본층(37)의 식각이 완료되는 시점에서 제1감광막패턴(39)은 모두 소실된다. 특히, 제1희생막(38)과 비정질카본층(37)은 연속적으로 식각하되 인시튜(In-Situ) 또는 엑시튜(Ex-Situ)로 실시한다.As shown in FIG. 2B, the first sacrificial layer 38 and the amorphous carbon layer 37 in the peripheral region are etched using the first photoresist layer pattern 39 as an etching mask. At this time, when the etching of the amorphous carbon layer 37 is completed, all of the first photoresist pattern 39 is lost. In particular, the first sacrificial film 38 and the amorphous carbon layer 37 are continuously etched, but are performed in-situ or ex-situ.

이어서, 비정질카본층(37)을 식각마스크로 제1,2층간절연막(34, 36)을 일부 식각하여 트렌치(40)를 형성한다. 여기서, 트렌치(40)는 비정질카본층(37)과 제1,2층간절연막(34, 36)간의 식각선택비가 적어도 10:1이상의 식각가스로 실시하되, CF계가스(예컨대, CF4), O2, Ar, CHF계가스(예컨대, CHF3), CO 및 N2가스로 구성된 그룹 중에서 선택된 두가지 이상의 혼합가스로 실시한다.Next, the trench 40 may be formed by partially etching the first and second interlayer insulating layers 34 and 36 using the amorphous carbon layer 37 as an etching mask. Here, the trench 40 is an amorphous carbon layer 37 and the first and second interlayer insulating films 34 and 36, the etching selectivity between at least 10: The synthesis was carried out by at least one etching gas, CF-based gas (e.g., CF 4), It is carried out with two or more mixed gases selected from the group consisting of O 2 , Ar, CHF-based gases (eg CHF 3 ), CO and N 2 gases.

이때, 트렌치(40)를 형성하는 시점에서 제1희생막(38)은 모두 소실된다. 이것은 제1희생막(38)과 제1,2층간절연막(34, 36)이 동일한 산화막계 물질로 형성되어 제1,2층간절연막(34, 36)과 동시에 식각되기 때문이다. At this time, all of the first sacrificial films 38 are lost at the time of forming the trench 40. This is because the first sacrificial film 38 and the first and second interlayer insulating films 34 and 36 are formed of the same oxide film material and are simultaneously etched with the first and second interlayer insulating films 34 and 36.

특히, 주변영역에서 제2비트라인콘택홀은 주변영역의 반도체기판(31)의 표면을 개방시키거나 주변영역의 게이트패턴(32)의 메탈전극(32b)을 개방시키는 구조로 형성하는데, 트렌치(40)가 형성되는 시점에서 주변영역의 게이트패턴(32)에서는 메탈전극(32b)을 오픈시킨다.In particular, in the peripheral region, the second bit line contact hole is formed to open the surface of the semiconductor substrate 31 in the peripheral region or to open the metal electrode 32b of the gate pattern 32 in the peripheral region. When the 40 is formed, the metal electrode 32b is opened in the gate pattern 32 in the peripheral region.

도 2c에 도시된 바와 같이, 비정질카본층(37)을 포함한 전면에 제2희생막(41)을 형성한다. 여기서, 제2희생막(41)은 제1희생막과 동일한 PETEOS막으로 형성한다.As shown in FIG. 2C, the second sacrificial layer 41 is formed on the entire surface including the amorphous carbon layer 37. Here, the second sacrificial film 41 is formed of the same PETEOS film as the first sacrificial film.

이어서, 제2희생막(41) 상에 감광막을 형성하고 노광 및 현상으로 주변영역의 트렌치(40)를 채우면서 셀영역의 제1비트라인콘택홀 예정지역을 오픈시키는 제2감광막패턴(42)을 형성한다.Subsequently, a second photoresist layer pattern 42 is formed on the second sacrificial layer 41 to fill the trench 40 in the peripheral region by exposure and development, and to open a predetermined region of the first bit line contact hole in the cell region. To form.

도 2d에 도시된 바와 같이, 제2감광막패턴(42)을 식각마스크로 셀영역의 제2 희생막(41)과 비정질카본층(37)을 식각한다. 이때, 비정질카본층(37)의 식각이 완료되는 시점에서 셀영역과 주변영역의 트렌치(40)에 매립된 제2감광막패턴(42)은 모두 소실된다. 특히, 제2희생막(41)과 비정질카본층(37)은 연속적으로 식각하되 인시튜(In-Situ) 또는 엑시튜(Ex-Situ)로 실시한다.As shown in FIG. 2D, the second sacrificial layer 41 and the amorphous carbon layer 37 of the cell region are etched using the second photoresist layer pattern 42 as an etch mask. At this time, when the etching of the amorphous carbon layer 37 is completed, all of the second photoresist pattern 42 embedded in the trench 40 in the cell region and the peripheral region is lost. In particular, the second sacrificial film 41 and the amorphous carbon layer 37 are continuously etched, but are performed in-situ or ex-situ.

이어서, 비정질카본층(37)을 식각마스크로 주변영역의 트렌치(40) 아래의 나머지 제1층간절연막(34)과 셀영역의 제2층간절연막(36)을 식각하여 셀영역에는 비트라인콘택부의 랜딩플러그콘택(35)을 오픈시키는 제1비트라인콘택홀(43)을 형성하고, 동시에 주변영역의 반도체 기판(31)을 오픈시키는 제2비트라인콘택홀(40a)을 형성한다. Subsequently, the first interlayer dielectric layer 34 under the trench 40 in the peripheral region and the second interlayer dielectric layer 36 in the cell region are etched using the amorphous carbon layer 37 as an etching mask. A first bit line contact hole 43 for opening the landing plug contact 35 is formed, and a second bit line contact hole 40a for opening the semiconductor substrate 31 in the peripheral area is formed at the same time.

여기서, 제1,2비트라인콘택홀(43, 40a)는 비정질카본층(37)과 제1,2층간절연막(34, 36)간의 식각선택비가 적어도 10:1이상의 식각가스로 실시하되, CF계가스(예컨대, CF4), O2, Ar, CHF계가스(예컨대, CHF3), CO 및 N2가스로 구성된 그룹 중에서 선택된 두가지 이상의 혼합가스로 실시한다.The first and second bit line contact holes 43 and 40a may be formed using an etching gas having an etching selectivity of at least 10: 1 between the amorphous carbon layer 37 and the first and second interlayer insulating films 34 and 36. It is carried out with two or more mixed gases selected from the group consisting of gas (eg CF 4 ), O 2 , Ar, CHF-based gas (eg CHF 3 ), CO and N 2 gas.

상기 제1,2비트라인콘택홀(43, 40a)이 형성되는 시점에서 제2희생막(41)은 모두 소실된다. 이는 제2희생막(41)이 제1,2층간절연막(34, 36)과 동일한 산화막계 물질로 형성되어 제1,2층간절연막(34, 36)과 동시에 식각되기 때문이다. 또한, 주변영역의 게이트패턴(32)의 메탈전극(32b)은 제1,2층간절연막(34, 36)과의 식각선택비로 손실되지 않는다.When the first and second bit line contact holes 43 and 40a are formed, both of the second sacrificial layers 41 are lost. This is because the second sacrificial film 41 is formed of the same oxide film material as the first and second interlayer insulating films 34 and 36 and simultaneously etched with the first and second interlayer insulating films 34 and 36. In addition, the metal electrode 32b of the gate pattern 32 in the peripheral area is not lost due to the etching selectivity with the first and second interlayer insulating films 34 and 36.

위와 같이, 제1,2층간절연막(34, 36)을 식각하기 위한 하드마스크로 비정질 카본층(37)을 형성하여 식각마진을 확보함으로써 감광막패턴의 변형으로 인한 비트라인콘택홀의 찌그러짐현상을 방지한다. 또한, 비정질카본층(37)을 한번만 형성하여 제1,2비트라인콘택홀(43, 40a)을 형성함으로써 각각의 비트라인콘택홀을 형성하기 위해 비정질카본층(37)을 두번 형성하는 것보다 공정 마진을 확보할 수 있다.As described above, the amorphous carbon layer 37 is formed as a hard mask for etching the first and second interlayer insulating films 34 and 36 to secure an etching margin, thereby preventing the bit line contact hole from being crushed due to the deformation of the photoresist pattern. . In addition, the amorphous carbon layer 37 is formed only once to form the first and second bit line contact holes 43 and 40a, rather than forming the amorphous carbon layer 37 twice to form each bit line contact hole. Process margins can be secured.

도 2e에 도시된 바와 같이, 비정질카본층(37)을 제거한다. 여기서, 비정질카본층(37)은 산소플라즈마를 이용한 스트립(Strip)공정을 실시하여 제거한다.As shown in FIG. 2E, the amorphous carbon layer 37 is removed. Here, the amorphous carbon layer 37 is removed by performing a strip process using oxygen plasma.

상술한 본 발명은, 비트라인콘택홀 형성을 위한 하드마스크로 비정질카본층을 도입하여 높은 종횡비를 갖는 층간절연막 식각시 감광막의 변형으로 인한 비트라인콘택홀의 찌그러짐을 방지하고, 특히 비정질카본층을 한번만 형성하여 제1,2비트라인콘택홀을 형성함으로써 각각의 비트라인콘택홀 형성을 위해 비정질카본층을 두번 형성하는 것보다 공정 마진을 확보할 수 있는 장점이 있다.The present invention described above, by introducing an amorphous carbon layer as a hard mask for forming a bit line contact hole to prevent distortion of the bit line contact hole due to the deformation of the photosensitive film when etching the interlayer insulating film having a high aspect ratio, in particular, the amorphous carbon layer only once By forming the first and second bit line contact holes, the process margin can be secured rather than forming the amorphous carbon layer twice for forming each bit line contact hole.

또한, 본 발명은 랜딩플러그콘택 및 비트라인콘택 공정 외에 자기정렬콘택을 이용한 콘택공정과 높은 종횡비(High Aspect Ratio)를 갖는 콘택공정시 비정질카본층을 하드마스크로 사용하는 모든 공정에서 적용할 수 있다.In addition, the present invention can be applied to all processes using an amorphous carbon layer as a hard mask during a contact process using a self-aligned contact and a contact process having a high aspect ratio in addition to the landing plug contact and the bit line contact process. .

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명에 의한 반도체 소자의 제조방법은 비트라인콘택홀의 찌그러짐을 방지하면서 비정질카본을 한번만 증착하여 제1,2비트라인콘택홀을 형성함으로써 공정마진을 확보하여 소자의 특성 및 신뢰성을 확보할 수 있는 효과가 있다.The method of manufacturing a semiconductor device according to the present invention as described above, while depositing an amorphous carbon only once to form first and second bit line contact holes while preventing bit line contact holes from being crushed, secures a process margin to secure device characteristics and reliability. It can be effective.

Claims (8)

셀영역과 주변영역이 정의된 반도체기판 상부에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate, wherein the cell region and the peripheral region are defined; 상기 층간절연막 상에 비정질카본층과 제1희생막의 순서로 적층된 제1패턴을 형성하는 단계;Forming a first pattern stacked on the interlayer insulating film in an order of an amorphous carbon layer and a first sacrificial film; 상기 제1패턴을 식각배리어로 상기 주변영역 상부의 층간절연막을 일부 식각하여 트렌치를 형성하는 단계;Forming a trench by etching the interlayer insulating layer over the peripheral area using the first pattern as an etching barrier; 상기 트렌치 형성후 잔류하는 비정질카본층 상부에 제2희생막을 형성하는 단계;Forming a second sacrificial layer on the amorphous carbon layer remaining after the trench is formed; 상기 제2희생막과 비정질카본층을 선택적으로 식각하여 상기 셀영역 상부에 제2패턴을 형성하는 단계; 및Selectively etching the second sacrificial layer and the amorphous carbon layer to form a second pattern on the cell region; And 상기 제2패턴을 식각배리어로 상기 셀영역의 층간절연막과 상기 주변영역의 나머지 층간절연막을 식각하여 상기 셀영역과 주변영역에 비트라인콘택홀을 동시에 형성하는 단계Etching the interlayer dielectric layer of the cell region and the remaining interlayer dielectric layer of the peripheral region using the second pattern as an etch barrier to simultaneously form bit line contact holes in the cell region and the peripheral region 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 제1패턴을 형성하는 단계는,Forming the first pattern, 상기 층간절연막 상에 비정질카본층과 제1희생막의 순서로 적층하는 단계;Stacking an amorphous carbon layer and a first sacrificial film on the interlayer insulating film; 상기 제1희생막 상에 감광막을 형성하는 단계;Forming a photoresist film on the first sacrificial film; 상기 감광막을 노광 및 현상으로 패터닝하여 상기 주변영역의 비트라인콘택홀을 오픈시키는 제1감광막패턴을 형성하는 단계; 및Patterning the photoresist with exposure and development to form a first photoresist pattern for opening a bit line contact hole in the peripheral region; And 상기 제1감광막패턴을 식각마스크로 상기 제1희생막과 비정질카본층을 식각하여 제1패턴을 형성하는 단계Forming a first pattern by etching the first sacrificial layer and the amorphous carbon layer using the first photoresist pattern as an etch mask 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 제2패턴을 형성하는 단계는,Forming the second pattern, 상기 일부 식각후 잔류하는 비정질카본층 상부에 제2희생막을 형성하는 단계;Forming a second sacrificial layer on the amorphous carbon layer remaining after the etching; 상기 제2희생막 상에 감광막을 형성하는 단계;Forming a photoresist film on the second sacrificial film; 상기 감광막을 노광 및 현상으로 패터닝하여 셀영역의 비트라인콘택홀 예정지역을 오픈시키면서 주변영역의 트렌치를 매립하는 제2감광막패턴을 형성하는 단계; 및Patterning the photoresist film by exposure and development to form a second photoresist pattern filling the trench in the peripheral area while opening a predetermined region of the bit line contact hole in the cell region; And 상기 제2감광막패턴을 식각마스크로 상기 제2희생막과 비정질카본층을 식각하여 제2패턴을 형성하는 단계Forming a second pattern by etching the second sacrificial layer and the amorphous carbon layer using the second photoresist pattern as an etching mask 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 제1,2희생막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The first and second sacrificial films are formed of an oxide film. 제4항에 있어서,The method of claim 4, wherein 상기 산화막은 PETEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The oxide film is a manufacturing method of a semiconductor device, characterized in that formed by PETEOS film. 제1항에 있어서,The method of claim 1, 상기 트렌치 또는 비트라인콘택홀을 형성하는 단계는,Forming the trench or bit line contact hole, 상기 비정질카본층과 적어도 10:1 이상의 선택비를 갖는 식각가스로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.And an etching gas having a selectivity of at least 10: 1 to the amorphous carbon layer. 제6항에 있어서,The method of claim 6, 상기 식각가스는 CF계가스, O2, Ar, CHF계가스, CO 및 N2가스로 구성된 그룹 중에서 선택된 두가지 이상의 혼합가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.The etching gas is a manufacturing method of a semiconductor device, characterized in that using two or more mixed gases selected from the group consisting of CF gas, O 2 , Ar, CHF-based gas, CO and N 2 gas. 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 제1희생막 및 비정질카본층과 제2희생막 및 비정질카본층은 연속적으로 식각하되 인시튜(In-Situ) 또는 엑시튜(Ex-Situ)로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.The first sacrificial film and the amorphous carbon layer and the second sacrificial film and the amorphous carbon layer is continuously etched, but in-situ (In-Situ) or ex-situ (Ex-Situ) manufacturing method of a semiconductor device, characterized in that .
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