KR20070093081A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20070093081A
KR20070093081A KR1020077015261A KR20077015261A KR20070093081A KR 20070093081 A KR20070093081 A KR 20070093081A KR 1020077015261 A KR1020077015261 A KR 1020077015261A KR 20077015261 A KR20077015261 A KR 20077015261A KR 20070093081 A KR20070093081 A KR 20070093081A
Authority
KR
South Korea
Prior art keywords
memory
layer
organic
conductive layer
semiconductor device
Prior art date
Application number
KR1020077015261A
Other languages
English (en)
Other versions
KR101169262B1 (ko
Inventor
키요시 카토
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20070093081A publication Critical patent/KR20070093081A/ko
Application granted granted Critical
Publication of KR101169262B1 publication Critical patent/KR101169262B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H10K19/10—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00 comprising field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 제조 후에 데이터가 기록될 수 있고 데이터의 재기록에 의하여 유발되는 위조가 방지될 수 있으며 단순한 구조 및 저가의 재료를 사용하여 저비용으로 제조될 수 있는 반도체 장치를 제공한다. 게다가, 본 발명은 전술한 기능들을 가진 반도체 장치로서 내부 구조에 의하여 무선 통신이 차단되지 않는 반도체 장치를 제공한다. 본 발명의 반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이가 제공된 유기 메모리, 유기 메모리를 제어하는 제어 회로, 및 안테나를 접속하는 와이어를 가진다. 다수의 메모리 셀들의 각각은 트랜지스터 및 메모리 소자를 가진다. 메모리 소자는 유기 화합물층이 제 1 도전층 및 제 2 도전층 사이에 제공되는 구조를 가진다. 제 2 도전층은 선형 형상으로 형성된다.
반도체 장치, 도전층, 트랜지스터, 유기 메모리, 기판

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 데이터를 통신할 수 있는 반도체 장치에 관한 것이다.
본 발명은 반도체 장치, 특히, 무선으로 데이터를 통신할 수 있는 반도체 장치에 관한 것이다.
무선으로 데이터를 통신할 수 있는 반도체 장치는 무선 칩으로 대표된다. 무선 칩은 물체에 식별 번호(ID)를 할당하고 그 히스토리를 저장하는 것에 의해 생산 관리에 사용된다. ID가 할당된 무선 칩(무선 태그)은 또한 개인용 데이터, 돈 등의 관리 및 이용에 사용된다. 그러한 무선 칩이 ID 태그 또는 ID 카드 등으로 불리우고, 대량으로 제조되어 왔으며, 식별 기술의 개발과 수요 증가에 따라 널리 사용되어 왔다.
실시에 따라서, 무선 칩은 통신 거리, 통신 방법, 크기, 내부 동력원의 존재 또는 부존재, 내부 메모리 등의 구성에서 변화된다. 생산 관리를 위해서, 긴 통신 거리를 갖는 작고 가벼운 무선 태그에 대한 수요가 증가하여 왔다.
내부 동력원이 없고 외부 공급 동력원으로 작동하는 무선 칩은 크기와 무게 가 감소될 수 있지만, 통신 거리는 환경, 특히 안테나 주위의 도체의 존재 또는 부존재에 크게 의존한다.
무선 칩은 데이터를 무선으로 통신시키므로, 데이터의 차단 및 데이터의 위조에 대한 위험성을 포함한다. 또한, 돈 또는 개인의 프라이버시와 같은 중요한 데이터는 일부 경우에 무선 칩에 저장되고, 따라서 저장된 데이터의 보안을 개선할 필요가 있다.
따라서, 무선 칩이 재기록 가능한 메모리를 통합한다면, 암호 보안 기술과 같은 어떤 조치가 필요하다.
데이터의 위조를 막기 위해서, 단지 한 번만 기록되고 재기록될 수 없는 메모리(한번 기록 메모리, write-once memory)가 통합될 수 있다.
한번 기록 메모리가 통합되는 경우에, 무선 칩은 데이터가 단지 제조 동안에만 기록될 수 있는 마스크 ROM과 같은 메모리보다는 제조 후, 특히 초기 사용에서 데이터가 기록될 수 있는 메모리에 통합되는 것이 바람직하다. 그 결과, 쉬운 사용 및 높은 수요 무선 칩이 달성될 수 있다.
무선 칩 사용의 빈도는 매년 증가되어 왔고, 그리고 무선 칩은 낮은 비용으로 제조될 필요가 있다.
사용자의 요구를 충족시키는 무선 칩을 공급하기 위해서, 저가 재료와 단순한 구조를 사용하여 낮은 비용으로 제조될 수 있는, 긴 통신 거리, 높은 데이터 보안성 및 높은 사용성(usability)을 갖는 작고 가벼운 무선 칩을 제공할 필요가 있다.
실제 사용되는 많은 무선 칩들은 Si 기판과 같은 반도체 기판뿐 아니라 안테나를 사용하는 회로(또한 IC: 집적 회로 칩)를 갖는다. IC 칩은 메모리 회로(또한 메모리라 불림) 및 제어 회로 등으로 구성된다. 이들 반도체 장치는 저비용으로 제조될 필요가 있고, 따라서, 최근에 제어 회로 및 메모리 회로 등을 위해 유기 화합물을 사용하는, 유기 TFT, 유기 메모리 등이 활발하게 개발되어 왔다. (예로서, 일본국 특허 공개 제 2004-47791 호 참조)
전술한 바를 고려하여, 본 발명은 무선으로 데이터를 통신할 수 있는 반도체 장치를 제공하며, 여기서 데이터는 제조 후에 기록될 수 있고 데이터의 재기록에 의하여 유발되는 위조가 방지될 수 있다. 본 발명은 또한 단순한 구조 및 저가 재료를 사용하여 저비용으로 제조될 수 있는 반도체 장치를 제공한다. 게다가, 본 발명은 전술한 기능들을 가진 반도체 장치로서 내부 구조에 의하여 무선 통신이 차단되지 않는 반도체 장치를 제공한다.
본 발명은 앞서 언급된 문제점들을 해결하기 위하여 다음의 방법들을 취한다.
본 발명의 반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 가진 유기 메모리, 및 유기 메모리를 제어하는 제어 회로를 포함한다. 다수의 메모리 셀들의 각각은 트랜지스터 및 메모리 소자를 가진다. 메모리 소자는 유기 화합물층이 제 1 도전층 및 선형 형상을 가진 제 2 도전층 사이에 삽입되는 구조를 가진다.
본 발명의 반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 가진 유기 메모리, 유기 메모리를 제어하는 제어 회로, 및 제어 회로에 전력을 공급하는 안테나를 포함한다. 다수의 메모리 셀들의 각각은 트랜지스터 및 메모리 소자를 가진다. 메모리 소자는 유기 화합물층이 제 1 도전층 및 선형 형상을 가진 제 2 도전층 사이에 삽입되는 구조를 가진다.
본 발명의 반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 가진 유기 메모리, 및 유기 메모리를 제어하는 제어 회로를 포함한다. 다수의 메모리 셀들의 각각은 트랜지스터 및 메모리 소자를 가진다. 메모리 소자는 유기 화합물층이 제 1 도전층 및 선형 형상을 가진 제 2 도전층 사이에 삽입되는 구조를 가진다. 제 1 도전층 및 제 2 도전층 중 하나 또는 둘 모두는 광을 전달한다.
본 발명의 반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 가진 유기 메모리, 유기 메모리를 제어하는 제어 회로, 및 제어 회로에 전력을 공급하는 안테나를 포함한다. 다수의 메모리 셀들의 각각은 트랜지스터 및 메모리 소자를 가진다. 메모리 소자는 유기 화합물층이 제 1 도전층 및 선형 형상을 가진 제 2 도전층 사이에 삽입되는 구조를 가진다. 제 1 도전층 및 제 2 도전층의 하나 또는 둘 모두는 광을 전달한다.
전술한 구조들에 있어서, 유기 화합물층은 전자 전달층 또는 홀 전달층이다.
전술한 구조들에 있어서, 유기 화합물층은 광 조사, 가열 또는 전기적 작용에 의하여 변화되는 저항을 가진 재료로 이루어진다.
본 발명의 반도체 장치는 유기 메모리에 부가하여, DRAM(동적 랜덤 액세스 메모리), SRAM(정적 랜덤 액세스 메모리), FeRAM(강유전체 랜덤 액세스 메모리), 마스크 ROM(마스크 판독 전용 메모리), PROM(프로그래밍가능한 판독 전용 메모리), EPROM(전기적으로 프로그래밍가능한 판독 전용 메모리), EEPROM(전기적으로 소거가능한 판독 전용 메모리), 또는 플래시 메모리 중 하나 이상을 갖는다. 유기 메모리는 또한 재료에 따라 DRAM, FeRAM 등으로서 사용될 수 있다.
본 발명의 반도체 장치는 제어 회로에 부가하여, 전원회로, 클록 생성 회로, 복조/변조회로 및 인터페이스 회로 중 하나 이상을 갖는다.
본 발명에 있어서, 유기 메모리 및 제어 회로는 유리 기판 또는 가요성(flexible) 기판 위에 형성될 수 있다. 유기 메모리 및 제어 회로가 동일한 기판 또는 상이한 기판들 위에 형성될 수 있다는 것에 유의해야 한다. 만일 이들이 동일한 기판 위에 형성되면, 제조 효율성은 개선될 수 있다.
전술한 구조들에 있어서, 제어 회로는 박막 트랜지스터를 가질 수 있다.
본 명세서에 있어서, 반도체 장치는 무선 칩, 무선 태그, 전자 태그, ID 칩, ID 태그, IC 태그, IC 칩, RF(무선 주파수) 태그, RFID(무선 주파수 식별) 태그 등을 포함한다.
본 발명의 메모리 소자는 광 조사, 가열 또는 전기적 작용에 의하여 변화되는 저항을 가진 유기 화합물로 이루어진다. 따라서, 데이터는 광 조사, 가열 또는 전기적 작용에 의하여 제조 후에 메모리 장치에 기록될 수 있으며, 이는 사용이 용이한 반도체 장치를 초래한다.
더욱이, 본 발명의 메모리 소자에서, 데이터 기록(한 번의 기록)은 칩 제조후에만 인에이블될 수 있으며, 따라서 데이터의 재기록에 의하여 유발되는 위조는 방지될 수 있고 높은 보안성을 가진 반도체 장치가 제공될 수 있다.
게다가, 본 발명의 반도체 장치는 유리 기판과 같은 단순한 구조 및 저가 재료를 사용하는 메모리 소자를 가진 메모리를 통합한다. 따라서, 저가의 반도체 장치가 제공될 수 있다.
본 발명의 반도체 장치의 내부 구조에서, 제 2 도전막은 선형 형상으로 형성된다. 결과로서, 무선 통신이 차단되지 않으며 긴 통신 거리를 가진 반도체 장치가 제공될 수 있다.
도 1a 및 1b는 본 발명의 반도체 장치를 각각 도시하는 도면이다.
도 2a 및 도 2b는 본 발명의 반도체 장치를 도시하는 도면이다.
도 3은 본 발명 반도체 장치의 구조를 도시하는 단면도이다.
도 4는 본 발명의 반도체 장치를 도시하는 도면이다.
도 5a 내지 5d는 본 발명의 반도체 장치를 각각 도시하는 도면이다.
도 6a 내지 6d는 본 발명의 반도체 장치를 도시하는 도면이다.
도 7a 내지 7c는 본 발명의 반도체 장치를 도시하는 도면이다.
도 8a 및 8b는 본 발명의 반도체 장치의 응용을 도시하는 도면이다.
도 9a 내지 9c는 본 발명의 반도체 장치를 도시하는 도면이다.
도 10a 및 10b는 본 발명의 반도체 장치의 제조 단계를 도시하는 도면이다.
도 11a 및 11b는 본 발명의 반도체 장치의 제조 단계를 도시하는 도면이다.
도 12a 및 12b는 본 발명의 반도체 장치의 제조 단계를 도시하는 도면이다.
도 13은 본 발명 반도체 장치의 동작을 도시하는 도면이다.
도 14a 및 14b는 본 발명의 반도체 장치를 각각 도시하는 도면이다.
비록 본 발명이 첨부 도면들을 참조하여 실시예 모드 및 실시예들에 의하여 기술될지라도, 다양한 변형들 및 수정들이 당업자에게 명백할 것이라는 것이 이해되어야 한다. 따라서, 이러한 변형들 및 수정들이 본 발명의 범위를 벗어나지 않는다면, 이들은 여기에 포함되는 것으로 해석되어야 한다. 본 발명을 기술하기 위한 모든 도면들에서 동일한 부분들은 동일한 참조 부호들에 의하여 표시되고 이에 대한 상세한 설명은 생략된다는 것에 유의해야 한다.
[실시예 모드 1]
본 실시예 모드는 안테나를 통해 외부 통신장치(판독기/기록기)와 데이터를 무선으로 통신하는 본 발명의 반도체 장치의 구성이다.
도 1a 및 도 1b는 본 발명의 반도체 장치를 각각 도시한 개략도이다.
도 1a에 도시된 바와 같이, 본 발명의 반도체 장치(101)는 안테나(102), 전원 회로(103), 클록 생성 회로(104), 복조/변조 회로(105), 제어 회로(106), 인터페이스(IF) 회로(107), 및 메모리(108)를 포함한다. 반도체 장치(101)는 외부 통 신장치(판독기/기록기(109))와 데이터를 무선으로 통신할 수 있다.
만일 반도체 장치(101)가 도 1b에 도시된 바와 같이 개별적으로 형성되는 안테나(102)에 접속되면, 반도체 장치(101)는 안테나(102)를 접속하기 위하여 와이어(110)를 가질 수 있다. 만일 반도체 장치(101)가 데이터를 무선으로 통신하면, 와이어(110)는 반도체 장치로부터 분리되어 형성된 안테나에 접속된다.
전원 회로(103)는 안테나(102)로부터 입력된 AC 신호에 따라 반도체 장치(101)의 각각의 회로에 공급될 다양한 전력 공급들을 생성한다. 클록 생성 회로(104)는 안테나(102)로부터 입력된 AC 신호에 따라 반도체 장치(101)의 각각의 회로에 공급될 다양한 클록 신호들을 생성한다. 복조/변조 회로(105)는 판독기/기록기(109)와 통신될 데이터를 복조/변조하는 기능을 가진다. 제어 회로(106)는 메모리(108)를 제어하는 기능을 가진다. 안테나(102)는 전자기파들 또는 무선파들을 전송/수신하는 기능을 가진다. 판독기/기록기(109)는 반도체 장치(101)와 통신하여 반도체 장치(101)를 제어하며 그 안에 기록된 데이터와 관련한 프로세스를 제어한다.
반도체 장치는 전술된 구성에 제한되지 않으며, 예컨대 혼잡 제어 회로 및 암호화 회로와 같은 다른 엘리먼트들이 부가적으로 제공될 수 있다.
본 발명의 메모리(108)는 유기 화합물을 포함하는 층을 가진다. 이러한 명세에 있어서, 유기 화합물을 포함하는 층은 유기 화합물층으로서 언급되며, 유기 화합물층을 가진 메모리는 유기 메모리로서 언급된다.
유기 메모리는 메모리 소자에 대한 유기 화합물층을 가지며, 유기 화합물층 의 저항이 광 조사, 가열 또는 전기적 작용에 의하여 변화될 때 데이터를 저장한다.
비가역적으로 변화되는 저항을 가진 유기 화합물이 메모리 소자의 유기 화합물층을 위하여 사용되면, 한번 기록 메모리가 얻어진다. 한편, 가역적으로 변화하는 저항을 가진 유기 화합물이 사용될 때, 재기록가능한 메모리가 얻어진다.
메모리(108)가 본 발명의 반도체 장치(101)에 통합됨에 따라, 단지 유기 메모리만이 제공되거나 또는 유기 메모리 외에 다른 구조들을 가진 하나 이상의 메모리들이 제공될 수 있다.
도 14a 및 도 14b는 또 다른 구조를 가진 메모리(108b)가 부가적으로 제공되는, 본 발명의 반도체 장치(101)의 구성을 각각 도시한다.
도 14a에 도시된 바와 같이, 본 발명의 반도체 장치(101)는 안테나(102), 전원 회로(103), 클록 생성 회로(104), 복조/변조 회로(105), 제어 회로(106), 인터페이스(I/F) 회로(107), 및 유기 메모리(108a)와 또 다른 구조를 가진 메모리(108b)를 가진 메모리(108)를 포함한다. 반도체 장치(101)는 외부 통신장치(판독기/기록기(109))와 데이터를 무선으로 통신할 수 있다.
만일 반도체 장치(101)가 도 14b에 도시된 바와 같이 개별적으로 형성된 안테나(102)에 접속되면, 반도체 장치(101)는 안테나(102)를 접속하기 위하여 와이어(110)를 가질 수 있다. 만일 반도체 장치(101)가 데이터를 무선으로 통신하면, 와이어(110)는 반도체 장치로부터 분리되어 형성된 안테나에 접속된다.
전원 회로(103)는 안테나(102)로부터 입력된 AC 신호에 따라 반도체 장 치(101)의 각각의 회로에 공급될 다양한 전원들을 생성한다. 클록 생성 회로(104)는 안테나(102)로부터 입력된 AC 신호에 따라 반도체 장치(101)의 각각의 회로에 공급될 다양한 클록 신호들을 생성한다. 복조/변조 회로(105)는 판독기/기록기(109)와 통신될 데이터를 복조/변조하는 기능을 가진다. 제어 회로(106)는 메모리(108)를 제어하는 기능을 가진다. 안테나(102)는 전자기파들 또는 무선파들을 전송/수신하는 기능을 가진다. 판독기/기록기(109)는 반도체 장치(101)와 통신하여 반도체 장치(101)를 제어하며 그 안에 기록된 데이터와 관련한 프로세스를 제어한다.
반도체 장치는 전술한 구성에 제한되지 않으며, 예컨대 혼잡 제어 회로 및 암호화 회로와 같은 다른 엘리먼트들이 부가적으로 제공될 수 있다.
본 발명의 메모리(108)는 유기 화합물을 포함하는 층을 가진다. 이러한 명세에 있어서, 유기 화합물을 포함하는 층은 유기 화합물층으로서 언급되며, 유기 화합물층을 가진 메모리는 유기 메모리로서 언급된다.
유기 메모리(108a)는 메모리 소자에 대한 유기 화합물층을 가지며, 유기 화합물층의 저항이 광 조사, 가열 또는 전기적 작용에 의하여 변화될 때 데이터를 저장한다.
비가역적으로 변화되는 저항을 가진 유기 화합물이 메모리 소자의 유기 화합물층을 위하여 사용되면, 한번 기록 메모리가 얻어진다. 한편, 가역적으로 변화하는 저항을 가진 유기 화합물이 사용될 때, 재기록가능한 메모리가 얻어진다.
또 다른 구조를 가진 메모리(108b)는 예컨대 DRAM(동적 랜덤 액세스 메모리 ), SRAM(정적 랜덤 액세스 메모리), FeRAM(강유전체 랜덤 액세스 메모리), 마스크 ROM(마스크 판독 전용 메모리), PROM(프로그래밍가능한 판독 전용 메모리), EPROM(전기적 프로그래밍가능한 판독 전용 메모리), EEPROM(전기적 소거가능 판독 전용 메모리), 또는 플래시 메모리이지만, 본 발명은 이들 예들에 제한되지 않는다. 더욱이, 반도체 장치는 다른 구성들을 가진 하나 이상의 메모리들을 가질 수 있다.
다음으로, 유기 메모리를 가진 구조가 도 2a에 도시되어 있다.
유기 메모리(201)는 메모리 셀 어레이(202), 디코더들(203), 선택기(204), 및 판독기/기록기 회로(205)를 가진다.
유기 메모리(201)의 메모리 셀(206)은 트랜지스터(207) 및 메모리 소자(208)를 가진다.
메모리 소자(208)는 한 쌍의 도전층들, 즉 제 1 도전층 및 제 2 도전층 사이에 삽입되는 구조를 가진다. 도전층들의 쌍중 제 1 도전층은 메모리 셀(206)에서의 트랜지스터(207)의 소스 영역 및 드레인 영역중 하나에 접속된다.
도전층들의 쌍 중 제 2 도전층은 유기 메모리(201)에서의 모든 메모리 셀들(206)에 대한 전극일 수 있다. 제 2 도전층은 본 명세서에서 공통 전극으로서 언급되는 유기 메모리가 동작될 때(판독 또는 기록될 때) 모든 메모리 소자들의 한 단자에 공통 전위를 공급한다.
도 2b에 도시된 바와 같이, 비트 라인(Bm)(1=m=x)은 메모리 셀(206)에서의 트랜지스터(207)의 소스 영역 또는 드레인 영역에 접속되고, 메모리 소자(208)에 접속되지 않지 않는 반면, 워드 라인 Wn(1=n=y)은 게이트 전극에 접속된다. 이러한 방식에서, 메모리 셀 어레이(202)는 행렬로 배열된 메모리 셀들(206)에 의하여 구성된다.
다음으로, 제 2 도전층, 즉 공통 전극이 기술된다. 도 4는 기판의 상부로부터, 즉 도 3의 화살표 A의 방향으로 보여지는 유기 메모리의 구조에 대한 일례를 도시한다.
모든 메모리 소자의 공통 전극(401)은 모든 메모리 소자들의 한 단자에 공통 전위를 공급한다. 공통 전극(401)은 도 4에 도시된 바와 같이 선형 형상으로 형성된다. 도 4에 도시된 형상은 단지 예시적이며 선형 형상은 이에 제한되지 않는다는 것에 유의해야 한다.
만일 상호 유도에 의하여 데이터가 통신되는 전자기 결합 시스템 또는 유도장(induction field)에 의하여 데이터가 통신되는 전자기 유도 시스템에 의하여 반도체 장치가 데이터를 전송/수신하면, 통신 거리는 금속과 같은 고도전성 재료가 안테나 주위의 큰 평면 표면 위에 형성될 때 감소된다.
이는 에디 전류(eddy currents)가 판독기/기록기로부터 방사된 전자기파에 의하여 고도전성 재료에서 생성되고 전자기파가 흡수되기 때문이며, 따라서 충분한 양의 유도된 기전력이 반도체 장치에서 생성될 수 없다.
공통 전극이 평면 형상으로 형성될 때, 판독기/기록기로부터 방사된 전자기파들은 공통 전극에 의하여 흡수되며 무선 태그의 통신 거리는 감소된다. 공통 전극에서 생성되는 에디 전류는 반도체 장치를 동작시키는 판독기/기록기의 부하를 증가시킨다.
따라서, 도 4에 도시된 바와 같이, 공통 전극(401)은 전자기파들의 흡수가 감소되도록 선형 형상으로 형성된다. 결과로서, 통신 거리는 무선 태그의 통신을 차단하지 않고 증가된다.
여기에 기술된 선형 형상은 제 1 측면보다 훨씬 더 긴 제 2 측면을 가진 직사각형, 긴 축을 가진 타원형, 또는 이들과 유사한 긴 형상을 의미한다. 공통 전극이 모든 메모리 소자들의 한 단자에 동일한 전위를 공급하기 때문에, 직사각형들 또는 타원형은 예컨대 선형 형상에 포함되는 도 4에 도시된 바와 같은 빗형(comb-like) 패턴으로 형성되는 것이 바람직하다. 그러나, 선형 형상은 여기에 도시된 예들에 제한되지 않으며, 전술한 에디 전류에 의하여 야기된 전자기파의 흡수를 감소시킬 수 있는 임의의 형상들이 채택될 수 있다. 게다가, 공통 전극(401)은 전술한 에지 전류에 의하여 야기된 전자기파의 흡수를 감소시킬 수 있는 형상을 가지도록 요구되며, 높은 처리 정확도로 형성될 필요는 없다.
유기 메모리(201)에 데이터를 기록하기 위한 동작은 도 2b를 참조하여 기술된다.
첫째, 전기적 작용에 의하여 데이터를 기록하는 동작이 기술된다. m-번째 열 및 n-번째 행의 메모리 셀(206)에 데이터가 기록되는 경우에 대한 설명이 이루어진다. 이러한 경우에, m-번째 열의 비트 라인 Bm 및 n-번째 행의 워드 라인 Wn은 디코더(203) 및 선택기(204)에 의하여 선택되며, 전압은 m-번째 열 및 n-번째 행의 메모리 셀(206)에 포함된 트랜지스터(207)의 게이트 전극에 인가된다. 그 다 음에, 미리 결정된 전압이 도 2b에서의 Vwrite 및 공통 전극(401)에 인가된다.
일반적으로, Vwrite 및 공통 전극(401) 간의 전위차는 판독시 Vread 및 공통 전극(401)간의 전위차보다 크다. 전압이 Vwrite에 인가될 때, Vread에 전압이 인가되지 않으며 반대 방향으로 전류가 흐르지 않도록 회로(도시안됨)가 제공된다.
m-번째 열의 비트 라인 Bm에 인가된 전압은 메모리 소자(208)의 제 1 도전층에 전달된다. 공통 전극(401)의 전압이 비트 라인 Bm에 인가된 전압보다 낮게 고정되면, 전위차는 제 1 도전층 및 제 2 도전층 사이에서 생성된다. 이러한 전위차는 데이터가 기록될 수 있도록 메모리 소자(208)에서의 유기 화합물층의 저항값을 변화시킨다.
다음으로, 광학 현상에 의하여 데이터를 기록하는 동작이 기술된다. 광학 현상에 의하여 유기 메모리에 데이터를 기록하는 경우에, 메모리 소자의 제 1 도전층 및 제 2 도전층의 하나 또는 둘 모두는 광 전달 도전층의 측면으로부터의 광으로 유기 화합물층이 조사되도록 광을 전달한다.
만일 광학 현상에 의하여 증가되는 저항을 가진 유기 화합물이 유기 화합물층의 재료로서 사용되면, 유기 화합물층의 저항값은 레이저 광과 같은 광으로 조사함으로써 증가된다.
대신에, 광학 현상에 의하여 감소되는 저항을 가진 재료는 유기 화합물층을 위하여 사용될 수 있다. 예컨대, 만일 광산 발생제로 도핑된 복합 중통합 재료(conjugated polymer material)가 사용되면, 유기 화합물층의 저항값은 레이저 광과 같은 광으로 조사함으로써 감소된다.
레이저 조사는 유기 화합물층 상에서 야기된 광학 현상의 예로서 기술된다. 레이저 광으로 조사된 유기 화합물층의 저항은 마이크로미터 정도의 직경을 가진 레이저 빔으로 조사함으로써 메모리 셀의 크기에 따라 변화된다. 예컨대, 1㎛의 직경을 가진 레이저 빔이 10m/sec의 선형 속도로 통과할 때, 하나의 메모리 셀에 포함된 유기 화합물층은 100 nsec 동안 레이저 빔으로 조사된다. 100 nsec 정도 짧은 주기로 위상을 변화시키기 위하여, 레이저 전력은 10 mW로 설정될 수 있으며, 전력 밀도는 예컨대 10kW/mm2로 설정될 수 있다. 더욱이, 펄스형 레이저는 유기 화합물층이 레이저 빔으로 선택적으로 조사되는 경우에 바람직하게 사용된다.
레이저 조사 장치로서, 초음파 광, 가시광 또는 적외선 광을 방사할 수 있는 레이저 발진기가 사용될 수 있다. 레이저 발진기의 예는 예컨대 KrF, ArF, XeCl 및 Xe와 같은 엑시머 레이저, He, He-Cd, Ar, He-Ne 및 HF와 같은 가스 레이저, Cr, Nd, Er, Ho, Ce, Co, Ti, 또는 Tm으로 도핑된, YAG, GdVO4, YVO4, YLF 및 YAlO3와 같은 수정을 사용하는 고체-상태 레이저, GaN, GaAs, GaAlAs, InGaAsP 등을 사용하는 반도체 레이저를 포함한다. 만일 고체 상태 레이저가 사용되면, 기본파 또는 2차 내지 5차 고조파를 사용하는 것이 바람직하다.
앞서 기술된 기록 동작은 단순히 예시적이다. 데이터는 메모리 소자의 유기 화합물층의 부분을 가열하는 것과 같은 다른 방법들에 의하여 유기 메모리에 기록될 수 있으나, 본 발명은 이들 예들에 제한되지 않는다.
다음으로, 유기 메모리로부터 데이터를 판독하는 동작이 기술된다.
도 2b는 전기적 작용에 의하여 데이터를 판독하는 예를 도시한다. 도 2b에서, 판독기/기록기 회로(205)는 저항기(211) 및 감지 증폭기(212)를 가진다. 그러나, 판독기/기록기 회로(205)는 이러한 구성에 제한되지 않으며 임의의 구성을 가질 수 있다.
데이터는 제 1 도전층 및 제 2 도전층 사이에 전압을 인가하여 유기 화합물층의 저항값을 판독함으로써 판독된다. 예컨대 메모리 셀 어레이(202)에 포함된 다수의 메모리 셀들(206) 중에서 m-번째 열 및 n-번째 행의 메모리 셀(206)로부터 데이터를 판독하는 경우에, 디코더(203) 및 선택기(204)는 m-번째 열의 비트 라인 Bm 및 n-번째 행의 워드 라인 Wn을 선택한다. 따라서, m-번째 열 및 n-번째 행의 메모리 셀(206)에 포함된 트랜지스터(207)의 게이트 전극에 전압이 인가된다.
이때, 메모리 셀(206)에 포함된 메모리 소자(208) 및 저항기(211)는 서로 직렬로 접속되며, 메모리 소자(208)는 저항기인 것으로 고려될 수 있다. 미리 결정된 전압이 직렬로 접속된 두 개의 저항기들의 양 단부들, 즉 도 2b에 도시된 Vread 및 공통 전극(401)에 인가될 때, 노드 α의 전위는 메모리 소자(208) 및 저항기(211)에 의하여 분할한 저항에 의하여 획득된 전위가 된다. 전압이 Vread에 인가될 때 전압이 Vwrite에 인가되지 않으며 전류가 반대방향으로 흐르지 않도록 회로(도시안됨)가 제공된다는 것이 가정된다.
유기 메모리에서의 메모리 소자의 저항은 데이터가 광 조사, 가열 또는 전기적 작용에 의하여 기록될 때 변화된다. 따라서, 데이터가 기록되는 메모리 소자의 저항은 데이터가 기록되지 않는 메모리 소자의 저항과 상이하다. 따라서, 노드 α 의 전위는 데이터가 메모리 소자에 기록되는지의 여부에 따라 다르다.
그 다음에, 노드 α의 전위는 감지 증폭기(212)에 인가된다. 감지 증폭기(212)는 노드 α의 전위와 기준 전위(Vref)를 비교하여 메모리 소자(208)의 데이터를 결정한다. 그 이후에, 감지 증폭기(212)에 의하여 결정된 데이터를 포함하는 신호는 유기 메모리의 외부에 공급된다.
전술한 설명에서, 데이터는 메모리 소자(208)의 저항값의 차 및 저항 분할을 이용하는 전압값에 의하여 판독되지만, 이러한 메커니즘은 단지 예시적이며, 메모리 소자(208)의 데이터는 다른 메커니즘들에 의하여 판독될 수 있다. 다른 메커니즘들은 전류값을 비교함으로써 데이터를 판독하는 방법, 비트 라인 Bm을 프리차징(precharging)하고, 비트 라인 Bm의 전위의 변화를 비교함으로써 데이터를 판독하는 방법 등을 포함하나, 본 발명은 이들에 제한되지 않는다.
앞서 기술된 바와 같이, 유기 메모리를 가진 본 발명의 반도체 장치에서, 데이터는 광 조사, 가열 또는 전기적 작용에 의하여 생성 후에 기록될 수 있다. 따라서, 본 발명은 사용이 용이한 반도체 장치를 제공할 수 있다.
이러한 실시예 모드는 본 명세서에 기술된 임의의 실시예 모드들과 관련하여 구현될 수 있다.
[실시예 모드 2]
이러한 실시예 모드에 있어서, 메모리 셀(206)을 구성하는 메모리 소자(208) 및 트랜지스터의 제조 단계들은 도 9a 내지 도 9C, 도 10a 및 도 10b, 도 11a 및 도 11b, 도 12a 및 도 12b, 도 3를 참조하여 상기 기재된 도면들의 순서로 기술된 다.
본 발명의 반도체 장치로서, 유리 기판 위에 형성된 반도체 장치는 실제로 사용될 수 있거나 또는 기판 위에 형성된 반도체 장치는 기판으로부터 분리되고 기능 추가 값을 생성하기 위하여 또 다른 가요성 기판에 부착될 수 있다. 본 실시예 모드에서는 분리 프로세스에 의하여 가요성 반도체 장치를 제조하는 경우가 기술된다. 본 명세서에서는 기판으로부터 분리하고 또 다른 기판에 부착하는 단계들이 분리 프로세스로서 참조된다는 것에 유의해야 한다.
첫째, 분리층(303)은 기판(502)의 표면 위에 형성된다(도 9a). 기판(502)은 유리 기판, 석영 기판, 금속 기판 또는 절연층이 형성된 표면을 가진 스테인레스 기판, 본 단계에서 처리 온도에 견디는 플라스틱 기판 등일 수 있다. 분리층(503)은 이러한 단계에서 기판(502)의 전체 표면 위에 형성되지만, 필요한 경우에 기판(502)의 전체 표면 위에 형성된 분리층(503)은 선택적으로 형성되도록 포토리소그라피(photolithography)를 사용함으로써 패터닝될 수 있다. 더욱이, 비록 분리층(503)이 기판(502)과 접촉하여 형성될지라도, 필요한 경우에 기본 절연층은 기판(502)과 접촉하여 형성될 수 있으며 분리층(503)은 절연층과 접촉하도록 형성될 수 있다. 분리층(503)이 선택적으로 형성될 때, 반도체 소자들 등은 분리 프로세스 후 용이하게 분리되는 것으로부터 방지될 수 있다.
분리층(503)은 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 니오븀(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 납(Pd), 오스뮴(Os), 이리듐(Ir), 및 실리콘(Si), 또는 합금 재료 또는 이들 요소 들중 일부를 주로 포함하는 화합물 재료로부터 선택된 요소를 사용하여 스퍼터링, 플라즈마 CVD 등에 의하여 형성될 수 있다. 분리층(503)은 전술된 재료들을 사용하여 단층 구조를 가지거나 또는 전술한 재료들 중 어느 하나를 사용하여 적층 구조를 가질 수 있다. 실리콘을 포함하는 층은 비결정 구조, 마이크로결정 구조 또는 다결정 구조를 가질 수 있다.
만일 분리층(503)이 단층 구조를 가지면, 예컨대 텅스텐층, 몰리브덴층 또는 텅스텐 및 몰리브덴의 혼합물을 포함하는 층이 형성된다. 대신에, 텅스텐의 산화질화물 또는 산화물을 포함하는 층, 몰리브덴의 산화질화물 또는 산화물을 포함하는 층, 또는 텅스텐 및 몰리브덴의 혼합물의 산화질화물 또는 산화물을 포함하는 층이 형성될 수 있다. 텅스텐 및 몰리브덴의 혼합물은 예컨대 텅스텐 및 몰리브덴의 합금에 대응한다는 것에 유의해야 한다. 텅스텐의 산화물은 또한 텅스텐 산화물로서 언급될 수 있다.
만일 분리층(503)이 적층 구조를 가지면, 텅스텐층, 몰리브덴층, 또는 텅스텐 및 몰리브덴의 혼합물을 포함하는 층은 제 1층으로서 형성되며, 산화물, 질화물, 산화질화물 또는 텅스텐의 질화물 산화물, 몰리브덴 또는 텅스텐 및 몰리브덴의 혼합물을 포함하는 층은 제 2층으로서 형성된다.
만일 분리층(503)이 텅스텐을 포함하는 층 및 텅스텐의 산화물을 포함하는 층의 적층 구조를 가지면, 실리콘 산화물을 포함하는 층은 텅스텐을 포함하는 층위에 형성될 수 있으며, 따라서 텅스텐의 산화물을 포함하는 층은 텅스텐층 및 실리콘 산화물층 사이의 경계에 형성된다. 동일한 기술적 사항이 질화물, 산화질화물 및 텅스텐의 질화물 산화물을 포함하는 층을 형성하는 경우에 적용된다. 텅스텐을 포함하는 층이 형성된 후에, 실리콘 질화물층, 실리콘 산화질화물층 및 실리콘 질화물 산화물층은 그 위에 형성될 수 있다. 텅스턴의 산화물은 WOx에 의하여 표현되며, 여기서 x는 2 내지 3이다. x가 2 (WO2), 2.5 (W2O5), 2.75 (W4O11), 3 (WO3) 등인 경우들이 존재한다. 텅스텐의 산화물을 형성할 때, x의 값은 특히 제한되지 않으며 에칭속도 등에 따라 결정될 수 있다. 이 층이 가장 바람직한 에칭속도를 가지는 산소 분위기에서 스퍼터링함으로써 형성된 텅스텐의 산화물을 포함하는 층(WOx, 0<x<3)이라는 것에 유의해야 한다. 따라서, 제조 시간을 감소시키기 위하여, 텅스텐의 산화물을 포함하는 층은 산소 분위기에서 스퍼터링함으로써 분리층(503)으로서 바람직하게 형성된다.
만일 반도체 장치가 유리 기판과 같은 기판 위에 형성되고 실제로 분리 프로세스를 사용하지 않고 사용된다면, 분리층(503)은 반드시 형성되지 않으며 이하의 단계는 제 1 단계로서 수행될 수 있다.
다음으로, 절연층(504)은 분리층(503)을 커버하기 위하여 기본막으로서 형성된다. 절연층(504)은 단층으로 형성되거나 또는 실리콘의 산화물 또는 실리콘의 질화물을 사용하여 스퍼터링, 플라즈마 CVD 등에 의하여 형성된 적층들로 형성된다. 실리콘의 산화물은 실리콘(Si) 및 산소(O)를 포함하는 재료이며, 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물 산화물 등에 대응한다. 실리콘의 질화물은 실리콘 및 질소(N)를 포함하는 재료이며, 실리콘 질화물, 실리콘 산화질화물, 실리 콘 질화물 산화물 등에 대응한다. 만일 기본 절연층(504)이 2-층 구조를 가지면, 예컨대 실리콘 질화물 산화물층 및 실리콘 산화질화물층은 제 1 절연층 및 제 2 절연층으로서 각각 형성될 수 있다. 만일 기본 절연층(504)이 3-층 구조를 가지면, 실리콘 산화물층, 실리콘 질화물 산화물층 및 실리콘 산화질화물층은 제 1 절연층, 제 2 절연층 및 제 3 절연층으로서 각각 형성될 수 있다. 선택적으로, 실리콘 산화질화물층, 실리콘 질화물 산화물층 및 실리콘 산화질화물층은 제 1 절연층, 제 2 절연층 및 제 3 절연층으로서 각각 형성될 수 있다. 기본 절연층(504)은 불순물들이 기판(502)으로부터 입력되는 것을 방지하기 위한 차단막으로서 기능을 하며, 이것은 실리콘의 질화물을 포함하는 것이 바람직하다.
다음으로, 비결정 반도체층(505)(예컨대, 비결정 실리콘을 포함하는 층)은 절연층(504) 위에 형성된다. 비결정 반도체층(505)은 25 내지 200nm(바람직하게, 30 내지 150nm)를 가지도록 스퍼터링, LPCVD, 플라즈마 CVD 등에 의하여 형성된다. 그 다음에, 비결정 반도체층(505)은 결정화 방법(레이저 결정화, RTA 또는 열순노(annealing furnace)를 사용하여 열적 결정화, 결정화를 가속하는 금속 원소를 사용하는 열적 결정화, 및 결정화를 가속하는 금속 원소를 사용하는 레이저 결정화 및 열적 결정화를 결합한 방법과 같은)에 의하여 결정화되어 결정 반도체층을 형성한다. 이 다음에, 획득된 결정 반도체층은 결정 반도체층들(706 내지 710)을 형성하기 위하여 원하는 형상으로 패터닝된다(도 9b).
결정 반도체층들(706 내지 710)의 제조 단계들의 예가 이하에서 간략하게 설명된다. 첫째, 66nm의 두께를 가진 비결정 반도체층은 플라즈마 CVD에 의하여 형 성된다. 비결정 반도체층이 결정화를 가속시키는 금속 성분인 니켈을 포함하는 용액으로 코팅된 후에, 비결정 반도체층은 탈수소반응 처리(한 시간 동안 500℃에서) 되며 열적 결정화 처리(4시간 동안 550℃에서)되며 이에 따라 결정 반도체층을 형성한다. 그 다음에, 결정 반도체층은 필요한 경우에 레이저 광으로 조사되며 포토리소그라피를 사용하여 패터닝되고, 이에 따라 결정 반도체층들(706 내지 710)이 형성된다. 만일 결정 반도체층들(706 내지 710)이 레이저 결정화에 의하여 형성되면, 연속파 고체 상태 또는 가스 레이저 또는 펄스형 고체 상태 또는 가스 레이저가 사용될 수 있다. 가스 레이저는 엑시머 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, Ti 레이저, 즉 사파이어 레이저 등을 포함한다. 고체 상태 레이저는 Cr, Nd, Er, Ho, Ce, Co, Ti, 또는 Tm으로 도핑된 YAG, YVO4, YLF, 및 YAlO3와 같은 결정을 사용하는 레이저를 포함한다.
결정화를 가속하는 금속 성분을 사용하는 비결정 반도체층들의 결정화는 결정화가 단시간에 저온에서 수행될 수 있고 결정들이 동일한 방향으로 배열될 수 있는 장점들을 가진다. 다른 한편으로, 이는 금속 성분이 결정 반도체층들 상에서 유지되기 때문에 오프-전류가 증가하고 특성들이 변화하는 단점을 가진다. 따라서, 게터링 사이트로서 기능을 하는 비결정 반도체층은 바람직하게 결정 반도체층들위에 형성된다. 게터링 사이트로서 기능을 하는 비결정 반도체층은 인 및 아르곤과 같은 불순물 성분을 포함하도록 요구되고, 따라서 고농도로 아르곤을 포함하기 위하여 스퍼터링에 의하여 바람직하게 형성된다. 그 다음에, 금속 성분은 열 처리(소둔노를 사용하는 RTA 및 열적 어닐과 같은)에 의하여 비결정 반도체층내에서 확산되며, 금속 성분을 포함하는 비결정 반도체층은 제거된다. 결과로서, 결정 반도체층들에서 금속 성분량은 감소되거나 또는 제거될 수 있다.
다음으로, 게이트 절연층(705)은 결정 반도체층들(706 내지 710)을 커버하도록 형성된다. 게이트 절연층(705)은 실리콘의 산화물 또는 실리콘의 질화물을 사용하여 플라즈마 CVD 또는 스퍼터링에 의하여 형성되는 단층 또는 적층으로 형성된다. 특히, 단층 또는 적층은 실리콘 산화물을 포함하는 층, 실리콘 산화질화물를 포함하는 층 또는 실리콘 질화물 산화물을 포함하는 층을 사용하여 형성된다.
다음으로, 하부 도전층 및 상부 도전층은 게이트 절연층(705) 위에 적층된다. 하부 도전층은 20 내지 100nm의 두께를 가지도록 플라즈마 CVD 또는 스퍼터링에 의하여 형성된다. 상부 도전층은 100 내지 400nm의 두께를 가지도록 플라즈마 CVD 또는 스퍼터링에 의하여 형성된다. 하부 도전층 및 상부 도전층은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등, 또는 합금 재료 또는 이들 성분들 중 일부를 주로 포함하는 화합물 재료로부터 선택된 성분으로 형성된다. 선택적으로, 하부 도전층 및 상부 도전층은 인과 같은 불순물 성분으로 도핑된 다결정 실리콘에 의하여 대표되는 반도체 재료로 형성될 수 있다. 하부 도전층 및 상부 도전층은 예컨대 탄탈 질화물(TaN) 및 텅스텐(W), 텅스텐 질화물(WN) 및 텅스텐, 몰리브덴 질화물(MoN) 및 몰리브덴(Mo) 등을 결합함으로서 형성된다. 하부 도전층 및 상부 도전층이 고열 저항성을 가진 텅스텐 또는 탄탈 질화물로 형성된 후에, 이들은 열적 활성화를 위하여 열처리될 수 있다. 만일 3-층 구조가 2-층 구조 대신에 채택되면, 몰리브덴 층, 알루미늄 층 및 몰리브덴 층이 적층될 수 있다.
다음으로, 레지스트로 이루어진 마스크(레지스트 마스크)는 포토리소그라피에 의하여 형성되며, 하부 도전층 및 상부 도전층은 게이트 전극들 및 게이트 와이어들을 형성하도록 에칭되며, 이에 따라 게이트 전극들(또한, 단순히 게이트 전극층들로서 언급됨)로서 기능을 하는 도전층들(716 내지 725)을 형성한다. 이때, 하부 도전층 및 제 2 도전층 간의 에칭 속도의 차이는 형상, 특히 각각의 도전층의 테이퍼 각도가 상이하도록 하다.
게이트 전극의 폭은 바람직하게 박막 트랜지스터의 성능을 개선하기 위하여 감소된다. 이러한 경우에, 게이트 전극을 패터닝하는 레지스트 마스크 등은 산소 플라즈마 등에 의하여 에칭될 수 있으며, 그 후 게이트 전극은 패터닝될 수 있다.
다음으로, 레지스트 마스크는 포토리소그라피에 의하여 형성되며, N-형 도전성을 제공하는 불순물 성분은 이온 도핑 또는 이온 주입에 의하여 저농도로 결정 반도체층들(706 및 708 내지 710)에 첨가되며, 이에 따라 채널 형성 영역들(780 및 782 내지 784) 및 N-형 불순물 영역들(711 및 713 내지 715)을 형성한다. N-형 도전성을 제공하는 불순물 성분으로서, 주기율표의 그룹 15에 속하는 성분, 예컨대 인(P) 및 비소(As)가 사용된다.
레지스트 마스크는 포토리소그라피에 의하여 형성되며, P-형 도전성을 제공하는 불순물 성분은 결정 반도체층(707)에 첨가되며, 이에 따라 P-형 불순물 영역(712) 및 채널 형성 영역(781)이 형성된다. P-형 도전성을 제공하는 불순물 성 분으로서, 예컨대 붕소(B)가 사용된다.
절연층은 게이트 절연층(705) 및 도전층들(716 내지 725)을 커버하도록 형성된다. 절연층은 실리콘, 실리콘의 산화물 및 실리콘의 질화물과 같은 무기 재료, 또는 유기 수지와 같은 유기 재료를 사용하여 플라즈마 CVD 또는 스퍼터링에 의하여 단층 또는 적층으로 형성된다. 그 다음에, 절연층은 수직방향으로 주로 수행되는 이방성 에칭(anisotropic etching)에 의하여 선택적으로 에칭되며, 따라서, 절연층들(측벽들로서 언급됨)(739 내지 743)은 도전층들(716 내지 725)의 측면들과 접촉하여 형성된다(도 9C). 절연층들(739 내지 743)이 형성되는 것과 동시에, 게이트 절연층(705)은 절연층들(734 내지 738)을 형성하도록 에칭된다. 절연층들(739 내지 743)은 LDD(가볍게 도핑된 드레인) 영역들을 이후에 형성하기 위하여 도핑을 위한 마스크들로서 사용될 수 있다.
다음으로, N-형 도전성을 제공하는 불순물 성분들은 마스크들로서 절연층들(739 내지 743) 및 포토리소그라피에 의하여 형성된 레지스트 마스크를 사용하여 결정 반도체층들(706 및 708 내지 710)에 첨가되며, 이에 따라 제 1 N-형 불순물 영역들(또한, LDD 영역들로 언급됨)(727, 729, 731, 및 733) 및 제 2 N-형 불순물 영역들(또한, 소스 및 드레인 영역들로서 언급됨)(726, 728, 730, 및 732)이 형성된다. 제 1 N-형 불순물 영역들(727, 729, 731, 및 733)에 포함된 불순물 성분의 농도는 제 2 N-형 불순물 영역들(726, 728, 730, 및 732)에 포함된 불순물 성분의 농도보다 낮다. 전술한 단계들을 통해, N-형 박막 트랜지스터들(744 및 746 내지 748) 및 P-형 박막 트랜지스터(745)가 완료된다.
LDD 영역은 이하의 두가지 방법 중 하나에 의하여 형성될 수 있으며, 즉 두 개 이상의 층 구조를 가진 게이트 전극은 이방성으로 에칭되며 반도체층은 마스크로서 사용된 게이트 전극을 구성하는 하부 도전층으로 도핑되거나 또는 측벽 절연층은 마스크로서 사용된다. 이전 방법을 사용함으로써 형성되는 박막 트랜지스터는 LDD 영역이 그 사이에 삽입된 게이트 절연막과 게이트 전극을 중첩시키는 구조를 갖는다. 이러한 구조가 게이트 전극의 이방성 에칭을 이용하기 때문에, LDD 영역의 폭은 용이하게 제어될 수 없으며 LDD 영역은 에칭 프로세스가 용이하게 수행되지 않는 몇몇 경우에 형성될 수 없다. 반면에, 측벽 절연층이 마스크로서 사용되는 나중 방법은 LDD 영역이 확실하게 형성되고 LDD 영역이 이전 방법과 비교하여 더 용이하게 제어되는 장점들을 가진다.
다음으로, 절연층은 박막 트랜지스터들(744 내지 748)을 커버하도록 단층 또는 적층으로서 형성된다(도 10a). 박막 트랜지스터들(744 내지 748)을 커버하는 절연층은 실리콘의 산화물 및 실리콘의 질화물과 같은 무기 재료, 폴리이미드, 폴리아미드, 벤조사이클로부텐, 아크릴, 에폭시, 및 실록산 등과 같은 유기 재료를 사용하는 SOG 또는 방울 방출 방법(droplet discharge method)에 의하여 단층 또는 적층으로 형성된다. 실록산은 실리콘 및 산소의 결합에 의하여 형성된 스켈리톤으로 구성되며, 여기서 적어도 수소를 포함하는 유기 그룹(알킬 그룹 또는 방향족 탄화수소와 같은)이 치환기로서 포함된다. 선택적으로, 플루오르 그룹은 치환기로서 사용될 수 있다. 더 선택적으로, 플루오르 그룹 및 적어도 수소를 포함하는 유기 그룹은 치환기로서 사용될 수 있다. 예컨대, 만일 박막 트랜지스터들(744 내지 748)을 커버하는 절연층이 3-층 구조를 가지면, 실리콘 산화물을 포함하는 층은 제 1 절연층(749)으로서 사용될 수 있으며, 수지를 포함하는 층은 제 2 절연층(750)로서 형성될 수 있고, 실리콘 질화물을 포함하는 층은 제 3 절연층(751)로서 형성될 수 있다. 절연층들(749 내지 751)을 형성하기 전 또는 절연층들(749 내지 751) 중 하나 이상을 형성한 후에, 열처리는 반도체층들의 결정도를 복원하고 반도체층들에 첨가된 불순물 성분들을 활성화하며 반도체층들을 수소화하기 위하여 수행될 수 있다. 열처리로서, 열적 어닐, 레이저 어닐, RTA 등이 채택될 수 있다.
다음으로, 절연층들(749 내지 751)은 포토리소그라피를 사용하여 에칭되며, 이에 따라 N-형 불순물 영역들(726 및 728 내지 732) 및 P-형 불순물 영역(712)을 노출시키기 위한 접촉 홀들이 형성된다. 그 다음에, 도전층들은 접촉홀들에 충진하도록 형성되며, 소스 및 드레인 와이어들로서 기능을 하는 도전층들(752 내지 761)을 형성하도록 패터닝된다.
도전층들(752 내지 761)은 티타늄(Ti), 알루미늄(Al), 및 니오디뮴(Nd), 또는 합금 재료 또는 이들 성분들을 주로 포함하는 화합물 재료로부터 선택된 성분을 사용하는 플라즈마 CVD 또는 스퍼터링에 의하여 단층 또는 적층으로 형성된다. 알루미늄을 주로 포함하는 합금 재료는 알루미늄을 주로 포함하고 니켈을 포함하는 재료, 또는 알루미늄을 주로 포함하고 니켈 및 탄소 및 실리콘 중 하나 또는 둘 모두를 포함하는 합금 재료에 대응한다. 도전층들(752 내지 761)은 예컨대 배리어층, 알루미늄 실리콘(Al-Si)층 및 배리어층 또는 배리어층, 알루미늄 실리콘(Al-Si)층, 티타늄 질화물(TiN)층, 및 배리어층의 적층 구조를 적용할 수 있다. 배리 어층은 티타늄, 티타늄의 질화물, 몰리브덴 또는 몰리브덴의 질화물을 포함하는 박막에 대응한다. 알루미늄 및 알루미늄 실리콘은 이들이 저저항 값을 가지고 저가이기 때문에 도전층들(752 내지 761)의 재료에 적합하다. 만일 배리어층들이 상부 및 하부층들로서 제공되면, 알루미늄 또는 알루미늄 실리콘의 힐록(hillock) 생성이 방지될 수 있다. 더욱이, 만일 배리어층이 높은 감소능력을 가진 티타늄으로 형성되면, 결정 반도체층 위에 형성될 수 있는 얇은 자연 산화막은 감소될 수 있고, 따라서 적절한 접촉은 배리어층 및 결정 반도체층 사이에서 획득될 수 있다.
그 다음에, 절연층(762)은 도전층들(752 내지 761)을 커버하도록 형성된다(도 10b). 절연층(762)은 무기 재료 또는 유기 재료를 사용하여 SOG 또는 액적 방출 방법(droplet discharge method)에 의하여 단층 또는 적층들로 형성된다. 절연층(762)은 바람직하게 0.75 내지 3 ㎛의 두께를 가지도록 형성된다.
절연층(762)은 포토리소그라피를 사용함으로써 에칭되며, 이에 따라 도전층들(757, 759, 761)을 노출시키기 위한 접촉 홀들이 형성된다. 그 다음에, 도전층들은 접촉홀들에 충진하도록 형성된다. 도전층은 도전성 재료를 사용하여 플라즈마 CVD 또는 스퍼터링에 의하여 형성된다. 다음으로, 도전층은 도전층들(763 내지 765)을 형성하도록 패터닝된다. 도전층들(763 내지 765)은 메모리 소자에 포함된 도전층들의 쌍 중 제 1 도전층(302)에 대응한다는 것에 유의해야 한다. 따라서, 도전층들(763 내지 765)이 티타늄, 또는 합금 재료 또는 티타늄을 주로 포함하는 화합물 재료를 사용하여 단층 또는 적층으로 형성되는 것이 바람직하다. 티타늄이 낮은 저항값을 가지기 때문에, 메모리 소자의 크기는 감소될 수 있으며 이에 따라 고집적화가 이루어진다. 더욱이, 도전층들(763 내지 765)를 형성하기 위한 에칭단계는 하부층 상의 박막 트랜지스터들(744 내지 748)을 손상시키지 않도록 습식 에칭에 의하여 수행되는 것이 바람직하며, 수소 플루오르화물(HF) 또는 암모니아 과산화물 혼합물이 에칭 작용제로서 사용될 수 있다.
절연층(766)은 도전층들(763 내지 765)을 커버하도록 형성된다. 절연층(766)은 무기 재료 또는 유기 재료를 사용하는 SOG 또는 액적 방출 방법에 의하여 단층 또는 적층으로 형성된다. 절연층(766)은 바람직하게 0.75 내지 3㎛의 두께를 가지도록 형성된다. 그 다음에, 절연층(766)은 포토리소그라피를 사용하여 에칭되고, 이에 따라 도전층들(763 내지 765)을 노출시키기 위한 접촉 홀들(767 내지 769)이 형성된다.
안테나로서 기능을 하는 도전층(786)은 도전층(765)과 접촉하여 형성된다(도 11a). 도전층(786)은 도전성 재료를 사용하는 플라즈마 CVD, 스퍼터링, 프린팅 또는 액적 방출 방법에 의하여 형성된다. 도전층(786)은 알루미늄(Al), 티타늄(Ti), 은(Ag), 및 구리(Cu), 또는 합금 재료 또는 이들 성분들을 주로 포함하는 화합물 재료를 사용하여 단층 또는 적층으로 형성되는 것이 바람직하다. 특히, 도전층(786)은 스크린 프린팅에 의하여 은을 포함한 페이스트(paste)를 형성하고, 그 후 50 내지 350℃의 온도로 열처리를 적용함으로서 획득된다. 선택적으로, 도전층(786)은 스퍼터링에 의하여 알루미늄층을 형성하고 알루미늄층을 패터닝함으로서 획득될 수 있다. 알루미늄층은 습식 에칭에 의하여 바람직하게 패터닝되고, 그 후, 200 내지 300℃의 온도에서 열처리된다.
만일 안테나가 또 다른 기판 위에 형성된 후 부착되면, 안테나를 접속하는 와이어는 안테나를 형성하는 대신에 형성된다.
다음으로, 유기 화합물 층(303)은 도전층들(763, 764)과 접촉하여 형성된다(도 11b). 유기 화합물층(303)은 액적 방출 방법, 기상 증착 등에 의하여 형성된다. 그 다음에, 제 2 도전층(304)은 유기 화합물층(303)과 접촉하여 형성된다. 제 2 도전층(304)은 스퍼터링, 기상 증착 등에 의하여 형성된다.
메모리 소자들(208)의 각각은 제 1 도전층(763, 764), 유기 화합물층(303) 및 제 2 도전층(304) 및 제 2 도전층(304)에 대응한다. 절연층(305)은 인접 메모리 소자들(208) 사이에 제공된다. 메모리 소자(208)의 유기 화합물층(303)은 광 조사, 가열 또는 전기적 작용에 의하여 변화되는 저항을 가진 유기 화합물 재료로 형성된다.
광 조사, 가열 또는 전기적 작용에 의하여 변화되는 저항을 가진 유기 화합물중에서, 높은 홀 이송 특성들을 가진 유기 화합물은 예컨대 방향족 아민 화합물(질소와 벤젠 링의 결합을 가진), 프탈로시아닌(약어 H2Pc), 및 구리 프탈로시아닌과 같은 프탈로시아닌 화합물(약어 CuPc) 및 바나딜 프탈로시아닌(약어 VOPc)을 포함한다. 방향족 아민 화합물은 예컨대 4,4'-비스(N-(1-나프틸)-N-페닐-아미노]-비페닐(약어 □-NPD), 4,4'-비스(N-(3-메틸페닐)-N-페닐-아미노]-비페닐(약어 TPD), 4,4',4"-트리스(N,N-디페닐-아미노]-트리페닐아민(약어 TDATA), 4,4',4"-트리스(N-(3-메틸페닐)-N-페닐-아미노]-트리페닐아민(약어 MTDATA) 또는 4,4'-비스(N-(4- (N,N-디-m-토릴아미노)페닐)-N-페닐아미노)비페닐(약어 DNTPD)이다.
광 조사, 가열 또는 전기적 작용에 의하여 변화되는 저항을 가진 유기 화합물들중에서, 높은 전자 이송 특성들을 가진 유기 화합물은 예컨대 트리스(8-퀴놀리놀레이토)알루미늄(약어 Alq3), 트리스(4-메틸-8-퀴놀리놀레이토)(약어 Almq3), 비스(10-하이드록시벤조[h]-퀴놀리놀레이토)베릴륨(약어 BeBq2) 및 비스(2-메틸-8-퀴놀리놀레이토)-4-페닐페놀라토-알루미늄(약어 BAlq)와 같이 쿼놀라인 스켈리톤 또는 벤조쿼놀라인 스켈리톤을 가진 금속 복합체를 포함한다. 이외에, 비스[2-(2-하이드록시페닐)벤조사졸레이트]아연(약어 Zn(BOX)2) 및 비스[2-(2-하이드록시페닐)벤조디아졸레이트]아연(약어 Zn(BTZ)2)와 같은 옥사졸 또는 디아졸을 가진 금속 복합체가 사용될 수 있다. 금속 복합체 외에, 2-(4-비페닐일)-5-(4-터트-부틸페닐)-1,3,4-옥사디아졸(약어 PBD), 1,3-비스[5-(p-터트-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약어 OXD-7), 3-(4-터트-부틸페닐)-4-페닐-5-(4-비페닐일)-1,2,4-트리아졸(약어 TAZ), 3-(4-터트-부틸페닐)-4-(4-에틸페닐)-5-(4-비페닐일)-1,2,4-트리아졸(약어 p-EtTAZ), 바소페난드로라인(약어 BPhen) 및 바소쿠프로인(약어 BCP)와 같이 다른 화합물이 사용될 수 있다.
유기 화합물층(303)을 위하여 사용된 다른 유기 화합물들은 예컨대 4-디시아노메틸렌-2-메틸-6-(1,1,7,7-테트라메틸주로리딜 1-9-에닐)-4H-피란 (약어 DCJT); 4-디시아노메틸렌-2-t-부틸-6-(1,1,7,7-테트라메틸주로리딜-9-에닐)-4H-피란; 페리플란덴; 2,5-디시아노-1, 4-비스(10-메톡시-1,1,7,7-테트라메틸주로리딜-9-에닐)벤 젠; N,N'-디메틸퀴나크리돈(약어 DMQd); 쿠마린 6: 쿠마린 545T; 트리스(8-퀴놀리놀레이토)알루미늄(약어 Alq3); 9,9'-비안드릴; 9,10-디페닐안드라센(약어 DPA); 9,10-비스(2-나프틸)안드라센(약어 DNA); 및 2,5,8,11-테트라-t-부틸페릴렌(약어 TBP)을 포함한다. 전술한 발광재료가 확산되는 층을 형성하는 경우에 기본재료인 재료는 9,10-디(2-나프틸)-2-터트-부틸란드라센(약어 tot-BuDNA)와 같은 안드라센 파생물, 4,4'-비스(N-카르바졸릴)비페닐(약어 CBP)와 같은 카르바졸 파생물, 및 비스[2-(2-하이드록시페닐)피리디나토]아연(약어 Znpp2) 및 비스[2-(2-하이드록시페닐)벤조사졸레이트]아연(약어 ZnBOX)와 같은 금속 복합체를 포함한다. 이외에, 트리스(8-퀴놀리놀레이토)알루미늄(약어 Alq3), 9,10-비스(2-나프틸)안드라센(약어 DNA), 비스(2-메틸-8-퀴놀리놀레이토)-4-페닐페놀라토-알루미늄(약어 BAlq) 등이 또한 사용될 수 있다.
게다가, 예컨대, 광 흡수에 의하여 산을 생성하는 화합물(광산 발생제)로 도핑된 복합 중합체는 유기 화합물층(303)의 재료로서 사용될 수 있다. 복합 중합체로서, 폴리아세틸렌, 폴리페닐렌 비닐렌, 폴리디오펜, 폴리아닐라인, 폴리페닐렌 에디닐렌 등이 사용될 수 있다. 광산 발생제로서, 아릴술포늄 염, 아릴리오도늄 염, o-니트로벤질 토실레이트, 아릴 술폰산 p-니트로벤질 에스터, 술포닐 아세토페논, Fe-알렌 복합체 PF6 염 등이 사용될 수 있다.
유기 화합물층(303)은 또한 금속 산화물, 금속 질화물 등이 혼합된 층 또는 그 적층으로 형성될 수 있다. 특히, 주기율표의 그룹 4 내지 12 중 어느 하나에 속하는 전이 금속의 산화물이 사용될 수 있다. 예컨대, 바나듐 산화물, 몰리브덴 산화물, 레늄 산화물, 텅스텐 산화물, 루테늄 산화물, 티타늄 산화물, 크롬 산화물, 지르코늄 산화물, 하프늄 산화물 또는 탄탈 산화물을 사용하는 것이 바람직하다.
유기 화합물 및 금속 산화물의 혼합물을 포함하는 층 또는 그 적층들을 사용할 때, 유기 화합물층의 결정화는 억제될 수 있고, 유기 혼합물 층은 저항을 증가시키지 않고 두껍게 형성될 수 있다. 따라서, 기판의 표면이 먼지, 오염물 등으로 인하여 비균일할 때조차, 유기 화합물층의 두께가 증가되기 때문에 비균일성의 현상이 중요하지 않다. 결과로서, 비균일성으로 인한 단락회로와 같은 결함들이 방지될 수 있다. 더욱이, 메모리 소자의 증가된 두께는 구부러짐과 같은 물리적 응력에 대한 저항을 유지하면서 유기 메모리가 가요성 기판상에 장착되도록 한다.
앞서 기술된 유기 화합물들은 단지 예시적이며 본 발명은 이들에 제한되지 않는다. 유기 화합물층(303)은 전술한 유기 화합물들의 단층 구조 또는 이들 중 일부의 적층 구조를 가질 수 있다.
제 2 도전층(304)이 이하에 기술된다. 제 2 도전층(304)은 도 4에 도시된 바와 같이 선형 형상으로 형성된다. 제 2 도전층(304)은 안테나와 동일한 표면들상에 또는 안테나를 가진 표면에 평행한 표면상에 형성된다. 따라서, 만일 제 2 도전층(304)이 큰 표면 위에 형성되면, 에디 전류는 판독기/기록기로부터 방사된 전자기파들에 의하여 생성되고 전자기파는 흡수되며 이에 따라 무선통신이 차단된다. 반면에, 만일 제 2 도전층(304)이 선형 형상으로 형성되면, 에지 전류들의 생 성은 방지될 수 있으며 전자기파의 흡수는 감소될 수 있다. 따라서, 반도체 장치의 무선 통신은 차단되지 않으며 통신 거리는 증가될 수 있다.
만일 데이터가 광학 현상에 의하여 메모리 소자에 기록되면, 제 1 도전층(763, 764) 및 제 2 도전층(304) 중 하나 또는 둘 모두는 광을 전송한다. 예컨대, 만일 광이 도 11b의 화살표 A에 의하여 도시된 바와 같이 방사되면, 적어도 제 2 도전층(304)은 광을 전송하도록 요구된다. 광을 전송하는 도전층을 획득하기 위하여, 광 전달 도전성 재료가 사용되거나 또는 비광 전달 도전성 재료가 광을 전송하기에 충분히 얇게 형성된다. 광 전달 도전성 재료는 예컨대 인듐 주석 산화물(ITO), 아연 산화물(ZnO), 인듐 아연 산화물(IZO), 갈륨 도핑된 아연 산화물(GZO) 및 광을 전달하는 다른 산화물 도전성 재료들을 포함하나, 본 발명은 이들에 제한되지 않는다. 선택적으로, 실리콘 산화물을 포함하는 아연 산화물, 실리콘 산화물을 포함하는 인듐 주석 산화물(ITSO) 또는 ITSO가 2 내지 20w%로 혼합되는 타겟을 사용함으로서 획득된 재료가 사용될 수 있다. 비광 전달 도전성 재료는 TiN, ZrN, Ti, W, Ni, Pt, Cr, Ag, 및 Al중 하나 이상을 포함하는 단층막, 티타늄 질화물막 및 알루미늄을 주로 포함하는 막의 2-층 막, 티나늄 질화물 막, 알루미늄을 주로 포함하는 막 및 티타늄 질화물 막의 3-층막 등을 포함한다.
유기 화합물이 일반적으로 낮은 열 저항을 가지기 때문에, 유기 화합물층(303)은 앞서 기술된 바와 같이 안테나로서 기능을 하는 도전층(786)의 형성 후에 형성된다. 그러나, 본 발명의 반도체 장치가 고열 저항 유기 화합물을 사용하여 형성되면, 안테나로서 기능을 하는 도전층(786)은 유기 화합물층(303)의 형성 후에 형성될 수 있다.
다음으로, 보호층으로서 기능을 하는 절연층(772)은 안테나로서 기능을 하는 도전층(786) 및 메모리 소자(208)를 커버하도록 SOG 또는 액적 방출 방법에 의하여 형성된다. 절연층(772)은 DLC(다이아몬드형 탄소), 실리콘 질화물, 실리콘 질화물 산화물 또는 유기 재료로 형성되며 바람직하게 에폭시 수지로 형성된다.
절연층들은 분리층(503)을 노출시키기 위하여 포토리소그라피를 사용하여 에칭되며, 그로 인해 개방부들(773, 774)을 형성한다(도 12a).
에칭 작용제는 분리층(503)을 제거하기 위하여 개방부들(773, 774)내로 유입된다(도 12b). 에칭 작용제로서, 할로겐 플루오르화물 또는 인터할로겐 화합물을 포함하는 가스 또는 용액이 사용된다. 예컨대, 염소 트리플로오르화물(ClF3)은 할로겐 플루오르화물을 포함하는 가스로서 사용된다. 따라서, 박막 집적회로(791)는 기판(502)으로부터 분리된다. 박박 집적회로(791)는 박막 트랜지스터들(744 내지 748), 메모리 소자들(208), 및 안테나로서 기능을 하는 도전층(786)으로 구성된다. 분리층(503)은 완전히 제거되도록 요구되지 않으며 부분적으로 유지될 수 있다. 이에 따르면, 처리시간은 감소될 수 있으며, 박막 집적회로(791)는 용이하게 분리되는 것으로부터 방지된다.
박막 집적회로(791)로부터 분리된 기판(502)은 비용 감소를 위하여 재사용될 수 있다. 절연층(772)은 분리층(503)이 제거된 후에 박막 집적회로(791)가 분리되는 것을 방지한다. 즉, 박막 집적회로(791)가 작고 경량이기 때문에 분리층(503) 이 제거된 후에 기판(502)에 단단하게 부착되지 않으면 쉽게 분리된다. 그러나, 박막 집적회로(791) 위에 절연층(772)을 형성함으로써, 박막 집적회로(791)의 무게는 증가될 수 있으며 이에 따라 기판(502)으로부터의 분리가 방지될 수 있다. 박막 집적회로(791) 그 자체는 얇고 경량이나, 절연층(772)을 형성함으로써 박막 집적회로(791)는 롤링되지 않고 특정 정도의 강도를 가질 수 있다.
다음으로, 박막 집적회로(791)의 한 표면은 제 1 베이스(776)에 부착되며 기판(502)으로부터 완전하게 분리된다(도 3). 그 다음에, 박막 집적회로(791)의 다른 표면은 제 2 베이스(775)에 부착되며, 박막 집적회로(791)는 열처리 및 압력처리의 하나 또는 둘 모두를 사용하여 제 1 베이스(776) 및 제 2 베이스(775)로 밀봉된다. 제 1 베이스(776) 및 제 2 베이스(775)는 폴리프로필렌, 폴리에스테르, 비닐, 폴리비닐 플로오르화물, 폴리비닐 염화물 등으로 이루어진 막, 섬유질 재료의 종이로 이루어진 막 또는 기본 막(폴리에스테르, 폴리아미드, 무기 기상 증착 막, 종이 등으로 이루어진 막, 및 접착 합성 수지)의 적층막 및 접착 합성 수지막(아크릴 합성 수지, 에폭시 합성 수지 등)일 수 있다. 막은 열압착 본딩에 의한 열처리 및 압력 처리를 수행함으로써 획득될 수 있다. 열처리 및 압력처리를 수행할 때, 막의 최외각 표면상에 제공된 접착성 층 또는 최외각 층상에 제공되고 열처리에 의하여 용해되는 층(접착성 층이 아님)은 압력을 가함으로서 부착된다. 접착성 층들은 제 1 베이스(776)의 표면 및 제 2 베이스(775)의 표면 위에 제공될 수 있거나 또는 제공되지 않을 수 있다. 접착성 층들은 열 경화성 수지, 초음파 경화성 수지, 또는 에폭시 수지를 포함하는 접착성 작용제, 또는 수지 첨가물과 같은 접착성 작용제를 가진 층에 대응한다.
전술한 단계들을 통해, 가요성을 가진 반도체 장치가 완성될 수 있다.
기판(502) 위에 형성된 반도체 장치가 실제로 사용될 때, 전술된 분리 프로세스, 즉 개방부들(773, 774)을 형성하는 단계 및 후기 단계들은 요구되지 않는다.
또 다른 기판 위에 형성된 안테나에 접속하기 위하여 와이어가 형성될 때, 와이어는 최외각 표면상에 노출되도록 요구된다.
이러한 실시예 모드에 있어서, 트랜지스터(2)는 활성층에 대하여 박막 재료를 사용하는 박막 트랜지스터이지만, 본 발명은 이에 제한되지 않는다. 박막 트랜지스터의 게이트 전극은 반도체막 위에 또는 반도체막 아래에 형성될 수 있다.
앞서 기술된 바와 같이, 유기 메모리는 유기 화합물층이 한 쌍의 도전층들 사이에 제공되는 단순한 구조를 가진다. 더욱이, 본 발명의 반도체 장치는 유리 기판 및 가요성 기판과 같은 저가의 재료를 사용하여 형성될 수 있다. 따라서, 본 발명의 반도체 장치는 저비용으로 단순한 단계들을 통해 제조될 수 있다.
게다가, 본 발명의 반도체 장치는 다수의 반도체 장치들이 큰 기판 위에 형성되고, 그 후 완성을 위하여 분리되는 소위 다중 패턴 기술을 채택함으로써 저비용으로 제공될 수 있다. 이러한 경우에, 유리 기판, 가요성 기판 등은 큰 기판으로서 사용될 수 있다. 이러한 유리 기판, 가요성 기판 등은 원형 실리콘 기판과 비교하여 크기 및 형상에 제한되지 않는다. 따라서, 반도체 장치의 생산성은 증가될 수 있으며, 그의 대량 제조가 달성될 수 있다. 결과로서, 반도체 장치는 비용이 감소되고 매우 낮은 단위 가격으로 제공되는 것이 예측될 수 있다.
본 실시예 모드는 전술된 실시예 모드와 관련하여 구현될 수 있다.
[실시예 모드 3]
본 발명의 반도체 장치에 포함된 유기 메모리의 공통 전극이 선형 형상으로 형성되는 예 및 그 제조 단계들의 예에 대한 설명이 제공된다. 여기에서 선형 형상은 제 1 측면보다 훨씬 긴 제 2 측면을 가진 직사각형, 긴 축을 가진 타원형 또는 이들과 유사한 긴 형상을 의미한다. 공통 전극은 모든 메모리 소자들의 한 단자에 동일한 전위를 가하기 위하여 전기적으로 접속된다. 따라서, 도 5a 내지 도 5D에 도시된 바와 같이, 예컨대 전술한 직사각형들 또는 타원형들은 바람직하게 선형 형상에 포함되는 빗형(comb-like) 패턴으로 형성된다. 그러나, 선형 형상은 여기에 기술된 예들에 제한되지 않으며 에디 전류에 의하여 야기되는 전자기파의 흡수를 감소시킬 수 있는 형상들 중 일부가 채택될 수 있다. 게다가, 공통 전극(401)은 단지 에디 전류에 의하여 야기되는 전자기파의 흡수를 감소시킬 수 있는 형상을 가지도록 요구되고, 높은 정확도로 형성되는 것이 요구되지 않는다.
도 5a 내지 도 5d는 도 3의 화살표 A의 방향으로부터 보여지는 기판들을 도시한다. 도 5a는 빗형 패턴으로 형성되는 공통 전극을 도시한다. 도 5b는 다수의 선형 형상들로 형성되고 접촉 홀들을 통해 전기적으로 접속되는 공통 전극을 도시한다. 도 5C는 오목 형상 및 볼록 형상들을 가지도록 연장된 직사각형들을 결합함으로써 획득된 형상을 가진 공통 전극을 도시한다. 직사각형들의 긴 측면은 디코더(203)에 병렬로 제공된다. 도 5D는 사다리형 패턴으로 형성된 공통 전극을 도시한다. 앞서 기술된 바와 같이, 선형 형상을 가진 공통 전극(401)은 다양한 형상들 로 형성될 수 있다.
공통 전극은 다양한 단계들을 통해 형성될 수 있다.
예컨대, 공통 전극(401)은 기판(306) 위에 증착될 때 선형 형상으로 형성될 수 있다. 공통 전극의 형상으로 형성된 홀을 가진 금속판은 도 3의 화살표 A 방향으로부터 기판(306)에 근접하게 배치되며 도체는 원하는 형상을 가진 공통 전극을 형성하도록 증착된다. 본 명세서에서, 금속판은 금속 마스크로서 언급된다.
공통 전극이 금속 마스크를 사용하여 선형 형상으로 형성될 때, 공통 전극은 포토리소그라피 등에 의하여 형성되는 것보다 낮은 정밀도로 형성된다. 그러나, 이러한 정밀도는 무선통신을 차단하지 않는 무선 태그의 공통 전극을 획득하기에 충분히 높다. 예컨대, 금속 마스크를 사용하여 형성된 공통 전극은 10㎛ 이하의 라인 폭, 바람직하게 2 내지 4㎛의 라인폭을 가진다.
금속 마스크를 사용할 때, 공통 전극의 제조단계의 수는 감소될 수 있으며, 공통 전극은 포토리소그라피를 사용하는 것보다 더 용이하게 제조될 수 있다. 더욱이, 금속 마스크의 사용은 기판 위에 형성된 다른 층들의 특성들이 반대로 영향을 받지 않는다는 장점을 가진다. 공통 전극이 포토리소그라피를 사용하여 선형 형상으로 형성될 수 있다는 것은 명백할 것이다.
도 5b에 도시된 바와 같이, 접촉 홀들(501)은 공통 전극이 형성되는 층들 및 하부 도전층 사이에 제공될 수 있으며, 공통 전극은 하부 도전층에 전기적으로 접속될 수 있다. 공통 전극이 선형 형상으로 형성될 때 라인의 연장방향은 도 5a 내지 도 5D에 도시된 예들에 제한되지 않는다.
선택적으로, 공통 전극은 액적 방출 방법에 의하여 형성될 수 있다. 액적 방출 방법은 일반적인 용어로 액적을 방출함으로써 패턴을 형성하는 방법을 언급하며, 잉크젯 프린팅 및 디스펜서 방법을 포함한다.
액적 방출 방법을 채택할 때, 공통 전극은 도 5C에 도시된 바와 같이 선형 형상으로 형성될 수 있다. 공통 전극은 액적 방출 방법을 채택할 때 낮은 정밀도로 형성되지만, 이러한 정밀도는 무선통신을 차단하지 않는 무선 태그의 공통 전극을 획득하기에 충분히 높다. 더욱이, 액적 방출 방법은 용이하게 수행될 수 있다. 예컨대, 액적 방출 방법에 의하여 형성된 공통 전극은 40㎛ 이하의 라인폭, 바람직하게 10 내지 20㎛의 라인폭을 가진다.
액적 방출 방법은 적은 수의 단계들로 제조될 수 있으며, 재료의 손실이 감소될 수 있다.
공통 전극의 전술한 제조 단계들은 단순히 예시적이며, 본 발명은 이들에 제한되지 않는다.
본 실시예 모드는 전술한 실시예 모드들 중 일부와 조합하여 구현될 수 있다.
[실시예 1]
본 실시예에서는, 본 발명의 반도체 장치를 구성하는 안테나 제조 단계가 기술된다.
본 발명의 반도체 장치는 데이터를 무선으로 판독 및 기록할 수 있다. 데이터는 일반적으로 다음의 3가지 시스템 중 임의의 것에 의해 송수신된다. 즉, 한 쌍 의 코일이 서로 각각 마주하게 위치되고, 데이터가 상호 유도에 의해 통신되는 전자기 결합 시스템; 데이터가 유도장에 의해 통신되는 전자기 유도 시스템; 또는 데이터가 무선파를 통해 통신되는 무선파 시스템이다.
데이터 송수신에 사용되는 안테나는 다양한 방법으로 장착될 수 있다. 예를 들면, 안테나(102)는 동력원 회로(103), 클럭 생성 회로(104), 복조/변조 회로(105), 제어 회로(106), 인터페이스(IF) 회로(107) 및 메모리(108)를 구성하는 다수의 엘리먼트들과 동일한 기판 위에 장착될 수 있다. 이 명세서에서는, 다수의 엘리먼트들이 엘리먼트 그룹으로 언급된다.
안테나(102)가 도 6a와 그것의 단면도인 도 6C에 도시된 바와 같은 엘리먼트 그룹(601)과 동일한 기판 위에 형성되는 경우에, 안테나(102)로 작용하는 도전층이 메모리 소자의 제 2 도전층(304)과 동일한 층위에 형성된다.
그러나, 본 발명은 전술한 구조에 한정되지 않고, 안테나(102)는 메모리 소자의 제 1 도전층(302)과 동일한 층 위에 형성될 수 있다. 대신에, 안테나(102)는 엘리먼트 그룹(601)을 커버하도록 형성된 절연막 상에 형성될 수 있다.
안테나는 도 6b 및 그것의 단면도인 도 6D에 도시된 바와 같은 또 다른 방법으로 형성될 수 있는데, 여기서 안테나 접속을 위한 와이어(110)가 반도체 장치에 제공되고, 엘리먼트 그룹(601)과 별도로 형성된 안테나(102)가 와이어(110)에 전기적으로 접속된다.
안테나(102)가 또 다른 기판(602) 위에 형성되어 전기적으로 접속된다면, 안테나(102) 접속을 위한 와이어(110)가 기판(306) 위에 형성된다. 예를 들면, 안테 나를 전기적으로 접속하기 위한 와이어(110)가 제 2 도전층(304)과 동일한 기판 위에 제공되고, 안테나 접속을 위한 그 와이어(110)는 안테나(102)에 부착된다. 부착은 이방성 도전막(603) 등을 사용하여 수행되지만, 본 발명은 이것에 제한되지 않는다.
수지(604)는 엘리먼트 그룹(601)을 포함하는 기판(306)과 안테나(102)를 포함하는 기판(602)을 부착하고 그들 사이의 공간을 충진시키는데 사용된다.
대안적으로, 안테나(102)가 금, 은, 구리 등의 나노 입자들을 포함하는 도전 페이스트를 사용하는 액적 방출 방법에 의해 기판(602) 위에 형성될 수 있다. 액적 방출 방법은 액적 방출 방법에 의해 패턴을 형성하는 방법을 칭하는 일반적인 용어이고, 잉크젯 프린팅 및 디스펜서 방법을 포함하며, 개선될 수 있는 재료의 효율성을 사용하는 특징을 갖는다.
또 다른 방법으로서, 안테나(102)는 포토리소그래피를 이용하여 기판상에 증착된 도전층을 스크린 프린팅, 도금, 또는 패터닝함으로써 형성될 수 있다. 안테나(102)의 제조 방법은 데이터 통신 시스템 또는 반도체 장치의 응용에 의존해서 그 형상에 따라서 적절하게 선택된다. 전술한 안테나의 제조 방법은 단지 예이고, 본 발명은 이들에 제한되지 않는다.
안테나는 평면상에 형성되고, 판독기/기록기와의 무선 통신은 안테나를 갖는 표면에 평행하게 제공된 높은 도전 물질의 표면 또는 금속 표면에 의해 영향을 받는다. 이것은 고도전성 물질이 판독기/기록기로부터 방사된 전자기파를 흡수하기 때문이다. 따라서, 엘리먼트 그룹(601) 및 안테나(102)는 금속 기판 또는 반도체 기판 대신에 유리 기판 및 가요성 기판과 같은 절연 기판상에 형성되는 것이 양호하다.
또한, 제 2 반도체 층(304), 즉, 공통 전극이 선형 형상으로 형성되고, 따라서 판독기/기록기로부터 방사된 전자기파의 흡수가 억제되고 긴 통신 거리가 달성될 수 있다. 따라서, 본 발명은 긴 통신 거리를 갖는 반도체 장치를 제공할 수 있다.
본 실시예는 전술한 실시예 모드들 중 일부와 조합하여 구현될 수 있다.
[실시예 2]
본 발명의 반도체 장치를 구성하는 반도체 소자의 제조 단계에 대한 예가 본 실시예에서 기술된다.
본 발명의 반도체 장치(101)의 엘리먼트 그룹(601)은 트랜지스터들 및 커패시터들과 같은 다수의 반도체 소자에 의해 구성된다.
비결정 반도체, 마이크로결정 반도체, 다결정 반도체 및 유기 반도체 중의 어느 것은 회로에서의 반도체 소자의 활성층으로서 채택될 수 있다. 개선된 특성을 갖는 반도체 소자를 얻기 위해서, 활성층은 촉매로서 금속 원소를 이용하거나 또는 레이저 조사에 의해 결정화되는 것이 바람직하다. 대신에, 반도체 층은 SiH4 가스 및 F2 가스, 또는 SIH4 가스 및 H2 가스(Ar 가스)를 사용하는 플라즈마 CVD에 의해 형성되거나, 따라서 얻어진 반도체 층이 레이저 광으로 조사될 수 있다. 회로에서 반도체 소자는 또한 200 내지 600℃(양호하게는, 350 내지 500℃)의 온도 에서 결정화되는 결정성 반도체층(저온 폴리실리콘 층), 또는 활성층으로서 600℃ 또는 그 이상의 온도로 결정화되는 결정성 반도체층(고온 폴리실리콘 층)을 사용한다. 고온 폴리실리콘 층이 기판 위에 형성되는 경우에, 유리기판이 열에 저항적이지 않기 때문에 수정 기판이 사용되는 것이 양호하다.
수소 또는 할로겐 원소들이 1 x 1019 내지 1 x 1022 원자/cm3, 특히, 1 x 1019 내지 5 x 1020 원자/cm3의 농도로 회로에서의 반도체 소자의 활성층(특히, 채널 형성 영역)에 부가된다. 이것에 따르면, 활성층에서는 크랙이 거의 발생하지 않고, 결점이 없는 활성층이 얻어질 수 있다.
회로에서 반도체 소자의 활성층을 구성하는 결정들이 형성되어, 결정립 경계가 캐리어의 흐르는 방향(채널 길이 방향)에 평행하게 연장된다. 그러한 활성층이 연속파 레이저(약어로, CWLC) 또는 10MHz 이상, 특히 바람직하게는 60 내지 100MHz의 주파수로 동작하는 펄스 레이저로 조사되는 것에 의해 형성될 수 있다.
회로에서의 반도체 소자의 활성층은 20 내지 200nm, 바람직하게는, 40 내지 170nm, 보다 바람직하게는, 50 내지 150nm의 두께를 가질 수 있다. 이것에 따르면, 크랙들이 활성층에서 거의 발생하지 않는다.
회로에서 트랜지스터는 바람직하게는 0.35V/dec 이하 (더욱 양호하게는, 0.09 내지 0.25V/dec)의 S 값(임계값)과, 10cm2/Vs 이상의 이동도를 갖는다. 그러한 특징들은 활성층이 10MHz 이상의 주파수에서 동작하는 연속파 레이저 또는 펄스형 레이저로 조사되는 것에 의해 형성될 수 있다.
또한, 회로에서의 트랜지스터는 9개의 인버터를 갖는 링 발진기 수준에서(3 내지 5V의 전압에서) 1MHz 이상, 바람직하게는, 10MHz 이상의 주파수를 갖는 것이 양호하다. 대안적으로, 게이트당 그것의 주파수는 100kHz 이상, 양호하게는, 1MHz 이상이다.
본 발명의 반도체 소자는 인간의 손으로 터치될 수 있기 때문에, 손의 땀 등에 포함된 나트륨(Na)에 의해 대표되는 알칼리 금속의 오염으로부터 반도체 소자를 보호하기 위해 보호층이 제공되는 것이 바람직하다. 그 보호층은 회로 또는 전체 회로에서 반도체 소자를 커버하도록 제공되는 것이 바람직하다. 그 결과, 오염으로부터 보호되고 신뢰성이 증가된 반도체 소자가 제공될 수 있다.
보호층 재료로서, 알루미늄 질화물, 알루미늄 산화물, 실리콘 질화물, 실리콘 질화물 산화물 및 실리콘 산화질화물과 같은 무기 재료가 사용될 수 있다. 그러나, 이들 재료는 단지 예이고, 본 발명은 이것들에 제한되지 않는다.
회로를 구성하는 엘리먼트 그룹은 다수 층들로 형성될 수 있다. 엘리먼트 그룹이 다수 층들로 형성된다면, 층간 절연막들이 사용될 수 있다. 층간 절연막들의 재료로서, 에폭시 수지 및 아크릴 수지, 폴리마이드 수지와 같은 투광 수지, 실록산 폴리머와 같은 중합에 의해 얻어진 무기물 재료, 그리고 수용성 호모폴리머 및 수용성 코폴리머를 포함하는 화합물이 사용될 수 있다.
실록산은 실리콘 및 산소의 결합에 의해 형성된 골격으로 이루어지는데, 적어도 수소(알킬 그룹 또는 방향족 탄화 수소)를 함유하는 유기 그룹이 치환체로서 포함된다. 대안적으로, 풀루오로족이 치환체로서 사용될 수 있다. 또한, 대안적 으로 적어도 수소를 포함하는 풀루오로 그룹 및 유기 그룹이 치환체로서 사용될 수 있다.
회로가 다층 구조를 갖는 경우에, 낮은 유전체 상수 재료가 양호하게 층간 절연막 재료로 사용되어 층 사이에서 발생하는 기생 용량(parasitic capacitance)을 감소시킬 수 있다. 파라시틱 캐패시턴스의 감소는 더 높은 동작 및 낮은 동력 소모를 가져온다.
층간 절연막의 전술한 재료는 단지 예이고, 본 발명은 이것들에 제한되지 않는다.
판독기/기록기 및 반도체 소자로 형성된 반도체 장치 사이의 무선 통신은 안테나를 갖는 평면에 평행하게 제공된 높은 도전 물질의 표면 또는 금속 표면에 영향을 받는다. 이것은 높은 도전 기판이 판독기/기록기로부터 방사된 전자기파를 흡수하기 때문이다. 따라서, 반도체 소자 및 안테나는 금속 기판 또는 반도체 기판 대신에 유리 기판 및 가요성 기판과 같은 절연 기판 위에 형성되는 것이 바람직하다.
또한, 본 발명의 반도체 장치에 통합된 유기 메모리의 공통 전극이 선형 형상으로 형성되어, 판독기/기록기에서 방사된 전자기파의 흡수가 억제될 수 있고, 긴 통신 거리가 달성될 수 있다. 따라서, 본 발명은 긴 통신 거리 및 높은 성능을 갖는 반도체 소자를 포함하는 반도체 장치를 제공한다.
본 실시예는 전술한 실시예들중 일부와 조합하여 구현될 수 있다.
[실시예 3]
본 실시예에서는 별개 공정에 의해 가요성 반도체 장치의 제조 단계가 기술된다.
별개의 엘리먼트 그룹(601)이 가요성을 갖는 보호층(702)에 부착되고, 안테나(102) 등이 그 위에 형성되는 가요성을 갖는 보호층(702)에 부착되어 반도체 장치를 완성한다 (도 7a). 가요성 있는 보호층의 예는 가요성 기판이다.
도 7a에 도시된 반도체 장치는 가요성을 갖는 보호층(701), 안테나(102)를 포함하는 가요성을 갖는 보호층(702), 그리고 별개 공정에 의한 기판과 분리된 엘리먼트 그룹(601)을 갖는다. 보호층(702) 위에 형성된 안테나(102)는 전기적으로 엘리먼트 그룹(601)에 연결되어 있다. 도시된 구조에서 안테나(102)가 보호층(702) 위에 형성되어 있지만, 본 발명은 이 구조에 제한되지 않고, 안테나(102)는 또한 보호층(701) 위에 또는 엘리먼트 그룹(601)과 동일한 기판 위에 형성될 수 있다.
실리콘 질화물 등으로 형성된 막이 엘리먼트 그룹(610) 및 보호층(701) 사이에, 그리고 엘리먼트 그룹(601)과 보호층(702) 사이에 형성되는 경우에, 엘리먼트 그룹(601)은 알칼리 금속 등으로의 오염으로부터 보호될 수 있다. 그 결과, 신뢰성이 증가된 무선 태그가 제공될 수 있다.
안테나(102)는 은, 구리 또는 그들로 도금된 금속이 바람직하다. 엘리먼트 그룹(601)은 이방성 도전막에 UV 처리 또는 초음파 처리를 함으로써 안테나(102)에 연결된다. 그러나, 본 발명은 이 방법에 제한되지 않고, 다양한 방법이 채용될 수 있다.
도 7b는 도 7a의 단면도이다. 보호층(701, 702) 사이에 삽입된 엘리먼트 그 룹(610)은 5㎛ 이하, 양호하게는, 0.1 내지 3㎛의 두께를 갖는 것으로 형성되는 것이 양호하다. 적재 보호층들(701, 702)의 전체 두께가 d라 가정하면, 보호층들(701, 702)의 각각은 양호하게 (d/2) ± 30㎛, 더욱 양호하게는, (d/2) ± 10㎛의 두께를 갖는다. 엘리먼트 그룹(610)은 5 mm의 제곱(25mm2) 이하, 더욱 양호하게는, 0.3 내지 4mm의 제곱(0.09 내지 16mm2)의 면적을 갖는다.
유기 수지 재료로 형성된 보호층들(701, 702)은 벤딩에 대한 높은 저항성을 갖는다. 유리 기판 등에 형성되고 이어서 분리 공정에 의해 기판에서 분리된 엘리먼트 그룹(601)은 실리콘 기판과 같은 단결정 반도체 기판 위에 형성된 반도체 소자와 비교하여 벤딩에 대한 높은 저항성을 갖는다. 엘리먼트 그룹(601)은 공간 없이 보호층들(701, 702)에 단단히 부착될 수 있고, 따라서 완전한 반도체 장치 자체가 벤딩에 대한 높은 저항성을 갖는다. 보호층들(701, 702) 사이에 삽입된 그러한 엘리먼트 그룹(601)이 물체 표면 또는 그 내부에 위치되거나 페이퍼에 통합될 수 있다.
가요성을 갖는 반도체 장치가 곡면을 갖는 기판에 부착되는 경우에 대한 기술이 주어진다(도 7c). 도 7c는 반도체 장치를 구성하는 하나의 트랜지스터를 도시하고 있다. 드레인 영역(703), 게이트 전극(506) 및 소스 영역(704)이 선형으로 배열되고 전류가 이 방향으로 흐른다. 전류 방향은 기판에 의해 형성되는 호(arc)에 수직이다. 그러한 배열은 기판이 휘거나 호를 형성하는 경우에서도, 트랜지스터상의 응력의 영향을 감소시키고 트랜지스터 특성의 변화를 억제시킨다.
트랜지스터와 같은 반도체 소자가 응력으로 인한 손상을 방지하기 위해서, 반도체 소자의 활성 영역(실리콘 섬 부분)이 기판 면적의 50%(더욱 양호하게는, 1 내지 30%)를 초과하지 않게 점유하는 것이 바람직하다. 트랜지스터와 같은 반도체 소자가 제공되지 않는 영역은 주로 베이스 절연막 재료와, 층간 절연막 재료 및 와이어링 재료를 포함한다. 트랜지스터 등의 활성 영역외의 영역은 기판 면적의 적어도 60%를 점유한다. 그 결과, 쉽게 휘고 고 집적되는 반도체 장치가 제공될 수 있다.
전술된 바와 같이, 엘리먼트 그룹(601)은 가요성을 갖는 보호층 등에 부착되는 경우에, 얇고, 가벼우며 강한 반도체 장치가 제공될 수 있다. 또한, 엘리먼트 그룹(601)을 가요성 기판에 부착하는 것에 의해 얻어진 반도체 장치(101)는 평면외에, 곡면과 같은 표면에 부착될 수 있고, 따라서 다양한 응용들이 달성될 수 있다.
예를 들면, 본 발명의 반도체 장치(101)의 일 모드인 무선 태그가 병과 같은 곡면에 견고하게 부착될 수 있다. 또한, 기판이 재사용될 수 있으므로, 저렴한 반도체 장치가 제공될 수 있다.
판독기/기록기 및 본 발명의 형성된 반도체 장치 사이의 무선 통신은 평면 위에 아테나를 갖는 표면에 평행하게 제공된 높은 도전 물질의 표면 또는 금속 표면에 영향을 받는다. 이것은 높은 도전 재료가 판독기/기록기로부터 방사된 전자기파를 흡수하기 때문이다. 따라서, 엘리먼트 그룹(601) 및 안테나(102)는 금속 기판 및 반도체 기판 대신에 유리 기판 및 가요성 기판과 같은 절연 기판 위에 형성되는 것이 바람직하다.
또한, 메모리 소자의 제 2 도전층(304), 즉, 공통 전극이 선형으로 형성되어, 판독기/기록기로부터 방사된 전자기파의 흡수가 억제되고, 긴 통신 거리가 달성될 수 있다. 따라서, 본 발명은, 긴 통신 거리 및 부가된 가치로서 가요성을 갖는 작고 가벼우며 저렴한 반도체 장치를 제공한다.
본 실시예는 전술된 실시예 모드들의 일부와 조합하여 구현될 수 있다.
[실시예 4]
본 실시예에서, 본 발명의 반도체 장치의 응용이 특히 기술된다.
본 발명의 반도체 장치가 널리 사용된다. 예를 들면, 본 발명의 반도체 장치의 한 모드인 무선 태그가 지폐, 코인, 보안체, 인증체, 베어러 본드(bearer bond), 화물 컨테이너, 책, 기록 매체, 개인용 소유물, 자동차, 음식, 의복류, 헬스케어 아이템들, 리빙웨어, 의료품 및 전자 장치와 같은 다양한 물체 상에 장착될 수 있다.
지폐와 주화는 시장에서의 유통성을 포함하고, 돈(캐시 바우쳐), 기념 주화등으로서 특수한 면적에서의 유통성이 있는 표시를 포함한다. 보안체는 수표, 인증물, 약속 어음등을 포함한다. 인증체는 운전 면허증, 주민등록 카드 등을 포함한다. 베어러 본드는 우표, 쌀 쿠폰, 다양한 선물 쿠폰 등을 포함한다. 물체 포장용 컨테이너는 도시락 포장용 페이퍼, 플라스틱 병 등을 포함한다. 책은 서류 등을 포함한다. 기록 매체는 DVD 소프트웨어, 비디오 테이프 등을 포함한다. 개인용 소지물은 백, 안경 등을 포함한다. 자동차는 자전거 등과 같은 차륜, 배 등을 포함한다. 음식은 식료품 아이템 및 음료수 등을 포함한다. 외복들은 옷, 양말 등을 포함한다. 헬스케어 아이템은 의료 장비 및 헬스 장비 등을 포함한다. 리빙 웨어는 가구, 조명 장치 등을 포함한다. 의료품은 의약 및 원예 화학 등을 포함한다. 전자 장치는 액정 디스플래이 장치, EL 디스플레이 장치, 텔레비젼 세트(텔레비젼 수신기, 얇은 텔레비젼 수신기) 및 휴대 전화 등을 포함한다.
무선 태그가 지폐 및 주화, 보안체, 인증체, 베어러 본드 등에 장착되는 경우에, 그것들의 위조가 방지될 수 있다. 무선 태그가 물체 포장용 컨테이너, 책, 기록 매체, 개인용 소지물, 음식, 리빙웨어, 전자 장치 등에 장착되는 경우에, 검사 시스템 및 렌탈 시스템 등이 보다 효율적으로 수행될 수 있다. 무선 태그가 자동차, 헬스케어 아이템, 의료품 등에 장착되는 경우에, 그들이 위조 및 도난이 방지될 수 있고, 의료품은 잘못된 방법으로 소비되는 것이 방지될 수 있다. 무선 태그가 제품의 표면에 부착되거나 또는 제품에 통합될 수 있다. 예를 들면, 무선 태그는 책의 페이퍼 또는 패키지의 유기 수지에 통합될 수 있다.
따라서, 반도체 장치가 관리 및 분배 시스템을 제조하기 위하여 적용될 때, 고성능 시스템이 달성될 수 있다. 예컨대, 도 8a에 도시된 바와 같이, 판독기/기록기(802)는 디스플레이부(801)를 포함하는 휴대용 단말의 한 측면에 제공될 수 있는 반면에, 본 발명의 반도체 장치의 한 모드인 반도체 장치(804)는 제품(803)의 측면상에 제공될 수 있다. 이러한 경우에, 반도체 장치(804)가 판독기/기록기(802)에 근접하게 배치될 때, 디스플레이부(801)는 원료, 원산지, 및 분배 프로세스의 레코드와 같이 제품(803)상에 데이터를 디스플레이한다.
또 다른 예로서, 도 8b에 도시된 바와 같이, 반도체 장치(804)를 포함하는 제품(810)은 컨베이어 벨트상에서 운반될 수 있는 반면에 판독기/기록기(802)는 컨베이어 벨트 옆에 제공될 수 있다. 이러한 경우에, 제품(810)은 용이하게 검사될 수 있다.
반도체 장치(804) 및 판독기/기록기(802) 사이의 거리가 도 8b의 감사 시스템에 도시된 바와 같이 고정되지 않는 경우에, 무선 태그는 긴 통신 거리를 가지도록 요구된다. 습기에 의하여 영향을 받지 않는 본 발명의 무선 태그는 전자기 유도 시스템에 의하여 데이터를 통신하며, 따라서 본 발명은 차단없이 데이터를 통신하는 무선 태그를 제공할 수 있으며 긴 통신 거리를 가진다.
본 실시예는 전술한 실시예 모드들 중 일부와 조합하여 구현될 수 있다.
[실시예 5]
본 실시예에서는 전기적 작용에 의하여 메모리 소자 부분으로부터 데이터를 판독하기 위한 동작이 도 2a 및 도 2b 및 도 13을 참조로하여 상세히 기술된다.
도 13은 데이터 "0"이 기록되는 메모리 소자 부분의 전류-전압 특성(951), 데이터 "1"이 기록되는 메모리 부분의 전류-전압 특성(952), 및 저항기(211)의 전류-전압 특성(953)을 도시한다. 횡축은 노드 α의 전압을 나타낸다. 여기에서 저항기(21)는 트랜지스터이다. 3V의 전압이 데이터를 판독하기 위한 동작 전압으로서 공통 전극(401) 및 Vread 사이에 공급된다는 것이 가정된다.
메모리 소자 부분의 전류-전압 특성(951) 및 트랜지스터의 전류-전압 특성(953)의 교점(954)은 데이터 "0"이 기록되는 메모리 소자 부분을 가진 메모리 셀의 동작점을 나타낸다. 노드 α의 전위는 이 때 V2(V)이다. 노드 α의 전위는 기 준 전위(Vref)와 비교되면서 감지 증폭기(212)에 공급되며, 이에 따라 메모리 셀에 저장된 데이터는 "0"인 것으로 결정된다.
다른 한편으로, 메모리 소자 부분의 전류-전압 특성(952) 및 트랜지스터의 전류-전압 특성(953)의 교점(955)은 데이터 "1"이 기록되는 메모리 소자 부분을 가진 메모리 셀의 동작점을 나타낸다. 노드 α의 전위는 이 때 V1(V)이다. 그다음에, 도 2b에 도시된 바와 같이, 노드 α의 전위는 기준 전위(Vref)와 비교되도록 감지 증폭기(212)에 공급되며, 이에 따라 메모리 셀에 저장된 데이터는 "1"인 것으로 결정된다.
감지 증폭기(212)는 보다 높은지 또는 보다 낮은지를 결정하기 위하여 Vref와 노드 α의 공급된 전위를 비교하는 기능을 가진다. 따라서, Vref의 전위는 V1<Vref<V2를 만족하도록 설정된다.
이러한 방식에서, 메모리 셀에 저장된 데이터는 메모리 소자(208)의 저항값에 따라 저항-분할 전위를 판독함으로서 용이하게 결정될 수 있다.
전술된 방법에 있어서, 데이터는 메모리 소자(208)의 저항값의 차 및 저항 분할을 이용하는 전압값에 의하여 판독되나, 메모리 소자(208)의 데이터는 전류값에 의하여 판독될 수 있다.
따라서, 반도체 장치는 단순한 구조를 가지며, 데이터를 판독 및 기록하는데 있어서 단순한 동작만을 필요로 하고, 저비용으로 제조된 유기 메모리를 통합한다. 이러한 반도체 장치는 보다 긴 통신 거리를 가질 때 사용자의 요구를 더 만족시킬 수 있다.
무선 통신 거리는 안테나를 가진 평면에 평행하게 제공된 높은 도전 기판의 표면 또는 금속 표면에 의하여 영향을 받는다. 이는 높은 도전 물질이 판독기/기록기로부터 방사된 전자기파를 흡수하기 때문이다.
따라서, 유기 메모리의 공통 전극은 선형 형상으로 형성된다. 높은 도전성을 가진 공통 전극이 선형 형상으로 형성될 때, 판독기/기록기로부터 방사된 전자기파의 흡수는 억제될 수 있으며 긴 통신 거리가 달성될 수 있다. 이러한 방식으로, 본 발명은 긴 통신 거리를 가진 사용이 용이한 반도체 장치를 제공할 수 있다.

Claims (15)

  1. 반도체 장치에 있어서,
    다수의 메모리 셀들을 포함하는 메모리 셀 어레이가 제공된 유기 메모리; 및
    상기 유기 메모리를 제어하는 제어 회로를 포함하며,
    상기 다수의 메모리 셀들의 각각은 트랜지스터 및 메모리 소자를 포함하고,
    상기 메모리 소자는 제 1 도전층, 유기 화합물층, 및 제 2 도전층을 포함하며,
    상기 제 2 도전층은 상기 다수의 메모리 셀들 중 한 메모리 셀의 메모리 소자들 각각에 대하여 공통적이며, 선형 형상으로 형성되는, 반도체 장치.
  2. 반도체 장치에 있어서,
    다수의 메모리 셀들을 포함하는 메모리 셀 어레이가 제공된 유기 메모리;
    상기 유기 메모리를 제어하는 제어 회로, 및
    안테나를 포함하며,
    상기 다수의 메모리 셀들의 각각은 트랜지스터 및 메모리 소자를 포함하며;
    상기 메모리 소자는 제 1 도전층, 유기 화합물층, 및 제 2 도전층을 포함하며;
    상기 제 2 도전층은 상기 다수의 메모리 셀들 중 한 메모리 셀의 메모리 소자들 각각에 대하여 각각 공통적이며, 선형 형상으로 형성되는, 반도체 장치.
  3. 반도체 장치에 있어서,
    다수의 메모리 셀들을 포함하는 메모리 셀 어레이가 제공된 유기 메모리, 및
    상기 유기 메모리를 제어하는 제어 회로를 포함하며,
    상기 다수의 메모리 셀들의 각각은 트랜지스터 및 메모리 소자를 포함하고,
    상기 메모리 소자는 제 1 도전층, 유기 화합물층, 및 제 2 도전층을 포함하며,
    상기 제 2 도전층은 상기 다수의 메모리 셀들 중 한 메모리 셀의 메모리 소자들 각각에 대하여 공통적이며, 선형 형상으로 형성되며;
    상기 제 1 도전층 및 상기 제 2 도전층의 하나 또는 둘 모두는 광을 전달하는, 반도체 장치.
  4. 반도체 장치에 있어서,
    다수의 메모리 셀들을 포함하는 메모리 셀 어레이가 제공된 유기 메모리;
    상기 유기 메모리를 제어하는 제어 회로; 및
    안테나를 포함하며,
    상기 다수의 메모리 셀들의 각각은 트랜지스터 및 메모리 소자를 포함하며;
    상기 메모리 소자는 제 1 도전층, 유기 화합물층 및 제 2 도전층을 포함하며;
    상기 제 2 도전층은 상기 다수의 메모리 셀 중 한 메모리 셀의 메모리 소자 들 각각에 대하여 공통적이며, 선형 형상으로 형성되고,
    상기 제 1 도전층 및 상기 제 2 도전층의 하나 또는 둘 모두는 광을 전달하는, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 유기 화합물층은 전자 이송층 또는 홀 이송층인, 반도체 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 유기 화합물층은 광 조사, 가열 또는 전기적 작용에 의하여 변화되는 저항을 가진 재료를 포함하는, 반도체 장치.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 반도체 장치는, 상기 유기 메모리에 부가하여, DRAM(동적 랜덤 액세스 메모리), SRAM(정적 랜덤 액세스 메모리), FeRAM(강유전체 랜덤 액세스 메모리), 마스크 ROM(마스크 판독 전용 메모리), PROM(프로그래밍가능한 판독 전용 메모리), EPROM(전기적으로 프로그래밍가능한 판독 전용 메모리), EEPROM(전기적으로 소거가능한 판독 전용 메모리), 및 플래시 메모리중 하나 이상을 포함하는, 반도체 장치.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 상기 제어 회로에 부가하여, 전원회로, 클록 생성 회로, 복조/변조 회로 및 인터페이스 회로 중 하나 이상을 포함하는, 반도체 장치.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 유기 메모리 및 상기 제어 회로는 유리 기판 위에 제공되는, 반도체 장치.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 유기 메모리 및 상기 제어 회로는 가요성 기판 위에 제공되는, 반도체 장치.
  11. 제 1 항 또는 제 3 항에 있어서,
    상기 유기 메모리, 상기 제어 회로 및 상기 안테나는 유리 기판 위에 형성되는, 반도체 장치.
  12. 제 1 항 또는 제 3 항에 있어서,
    상기 유기 메모리, 상기 제어 회로 및 안테나는 가요성 기판 위에 형성되는, 반도체 장치.
  13. 제 2 항 또는 제 4 항에 있어서,
    상기 유기 메모리, 상기 제어 회로 및 상기 안테나는 유리 기판 위에 형성되 는, 반도체 장치.
  14. 제 2 항 또는 제 4 항에 있어서,
    상기 유기 메모리, 상기 제어 회로 및 상기 안테나는 가요성 기판 위에 형성되는, 반도체 장치.
  15. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제어 회로는 박막 트랜지스터를 포함하는, 반도체 장치.
KR1020077015261A 2004-12-03 2005-11-21 반도체 장치 KR101169262B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00351096 2004-12-03
JP2004351096 2004-12-03
PCT/JP2005/021747 WO2006059554A1 (en) 2004-12-03 2005-11-21 Semiconductor device

Publications (2)

Publication Number Publication Date
KR20070093081A true KR20070093081A (ko) 2007-09-17
KR101169262B1 KR101169262B1 (ko) 2012-08-02

Family

ID=36564987

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077015261A KR101169262B1 (ko) 2004-12-03 2005-11-21 반도체 장치

Country Status (4)

Country Link
US (2) US7960719B2 (ko)
KR (1) KR101169262B1 (ko)
CN (1) CN100565900C (ko)
WO (1) WO2006059554A1 (ko)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006043685A1 (en) * 2004-10-19 2006-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having antenna and method for manufacturing thereof
WO2006129739A1 (en) 2005-05-31 2006-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101369864B1 (ko) 2005-08-12 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그 제조방법
US7912439B2 (en) 2005-11-25 2011-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and operating method thereof
WO2008001703A1 (en) * 2006-06-26 2008-01-03 Semiconductor Energy Laboratory Co., Ltd. Paper including semiconductor device and manufacturing method thereof
JP5204959B2 (ja) * 2006-06-26 2013-06-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4974613B2 (ja) * 2006-08-29 2012-07-11 株式会社日立製作所 Ｉｃメモリ並びにｉｃメモリ用のアクセス装置及び正当性検証方法
CN101529596B (zh) * 2006-11-29 2011-12-14 株式会社半导体能源研究所 装置及其制造方法
US8283724B2 (en) * 2007-02-26 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Memory element and semiconductor device, and method for manufacturing the same
JP5346477B2 (ja) * 2008-02-29 2013-11-20 株式会社ジャパンディスプレイ 表示装置およびその製造方法
US8053253B2 (en) 2008-06-06 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5496692B2 (ja) * 2010-01-22 2014-05-21 三洋電機株式会社 半導体モジュールの製造方法
US8932494B2 (en) * 2010-05-03 2015-01-13 University Of Central Florida Research Foundation, Inc. Photo-irradiation of base forms of polyaniline with photo acid generators to form conductive composites
US9978058B2 (en) 2011-10-17 2018-05-22 Capital One Services, Llc System, method, and apparatus for a dynamic transaction card
US10489774B2 (en) 2011-10-17 2019-11-26 Capital One Services, Llc System, method, and apparatus for updating an existing dynamic transaction card
US10332102B2 (en) 2011-10-17 2019-06-25 Capital One Services, Llc System, method, and apparatus for a dynamic transaction card
US10880741B2 (en) 2013-07-23 2020-12-29 Capital One Services, Llc Automated bluetooth pairing
US9960791B2 (en) 2013-12-12 2018-05-01 Ethertronics, Inc. RF integrated circuit with tunable component and memory
US10141655B2 (en) 2014-02-25 2018-11-27 Ethertronics, Inc. Switch assembly with integrated tuning capability
KR102404780B1 (ko) * 2015-02-25 2022-06-02 삼성디스플레이 주식회사 플렉서블 표시 장치
US10997588B2 (en) 2015-04-14 2021-05-04 Capital One Services, Llc Dynamic transaction card protected by dropped card detection
US10360557B2 (en) 2015-04-14 2019-07-23 Capital One Services, Llc Dynamic transaction card protected by dropped card detection
WO2016168398A1 (en) 2015-04-14 2016-10-20 Capital One Services, LLC. A system, method, and apparatus for a dynamic transaction card
CA2982766C (en) 2015-04-14 2023-07-04 Capital One Services, Llc Automated bluetooth pairing
EP3284027B1 (en) 2015-04-14 2021-09-22 Capital One Services, LLC Tamper-resistant dynamic transaction card and method of providing a tamper-resistant dynamic transaction card
CN108140138A (zh) 2015-04-14 2018-06-08 第资本服务公司 具有emv接口的动态交易卡和制造方法
US10482453B2 (en) 2015-04-14 2019-11-19 Capital One Services, Llc Dynamic transaction card protected by gesture and voice recognition
CA3199536A1 (en) 2015-04-14 2016-10-20 Capital One Services, Llc Systems and methods for secure firmware validation
US10474941B2 (en) 2015-04-14 2019-11-12 Capital One Services, Llc Dynamic transaction card antenna mounting
CA2990227A1 (en) * 2016-12-30 2018-06-30 Capital One Services, Llc Dynamic transaction card antenna mounting
US11126814B2 (en) 2018-10-17 2021-09-21 Qualcomm Incorporated Ultrasonic fingerprint sensor with flexible substrate
US10929636B2 (en) * 2019-01-18 2021-02-23 Qualcomm Incorporated Ultrasonic fingerprint sensor with electrically nonconductive acoustic layer
US10891458B2 (en) 2019-02-28 2021-01-12 Qualcomm Incorporated Module architecture for large area ultrasonic fingerprint sensor

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02239664A (ja) 1989-03-13 1990-09-21 Olympus Optical Co Ltd 電気的記憶装置
US5682143A (en) 1994-09-09 1997-10-28 International Business Machines Corporation Radio frequency identification tag
JP3090198B2 (ja) 1997-08-21 2000-09-18 日本電気株式会社 半導体装置の構造およびその製造方法
JP3217326B2 (ja) 1999-03-19 2001-10-09 富士通株式会社 電磁波シールド構造を有する強誘電体メモリ
JP2001189431A (ja) 1999-12-28 2001-07-10 Seiko Epson Corp メモリのセル構造及びメモリデバイス
JP2002215065A (ja) * 2000-11-02 2002-07-31 Seiko Epson Corp 有機エレクトロルミネッセンス装置及びその製造方法、並びに電子機器
US6646912B2 (en) 2001-06-05 2003-11-11 Hewlett-Packard Development Company, Lp. Non-volatile memory
TWI281748B (en) * 2001-12-18 2007-05-21 Matsushita Electric Ind Co Ltd Non-volatile memory
JP2003229538A (ja) 2002-02-05 2003-08-15 Matsushita Electric Ind Co Ltd 不揮発メモリとその製造方法
US6847541B2 (en) 2002-06-07 2005-01-25 Mitsubishi Chemical Corporation Information storage device, and information storage method and information regeneration method employing the information storage device
JP4239693B2 (ja) 2002-06-07 2009-03-18 三菱化学株式会社 情報記憶デバイスと、この情報記憶デバイスを用いた情報記憶・再生方法
JP2004047791A (ja) 2002-07-12 2004-02-12 Pioneer Electronic Corp 有機薄膜スイッチングメモリ素子及びメモリ装置
JP2004128471A (ja) * 2002-08-07 2004-04-22 Canon Inc 不揮発メモリ装置
EP1437683B1 (en) 2002-12-27 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. IC card and booking account system using the IC card
JP4393859B2 (ja) 2002-12-27 2010-01-06 株式会社半導体エネルギー研究所 記録媒体の作製方法
CN101044624A (zh) * 2004-10-22 2007-09-26 株式会社半导体能源研究所 半导体器件
US7795617B2 (en) * 2004-10-29 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, IC card, IC tag, RFID, transponder, paper money, valuable securities, passport, electronic device, bag, and clothes

Also Published As

Publication number Publication date
KR101169262B1 (ko) 2012-08-02
US7960719B2 (en) 2011-06-14
WO2006059554A1 (en) 2006-06-08
CN100565900C (zh) 2009-12-02
CN101111940A (zh) 2008-01-23
US8507902B2 (en) 2013-08-13
US20110222336A1 (en) 2011-09-15
US20080164464A1 (en) 2008-07-10

Similar Documents

Publication Publication Date Title
KR101169262B1 (ko) 반도체 장치
KR101187400B1 (ko) 반도체장치
KR101216125B1 (ko) 반도체장치
US7781758B2 (en) Semiconductor device
JP5019737B2 (ja) 半導体装置
JP5204959B2 (ja) 半導体装置の作製方法
KR101298954B1 (ko) 메모리 디바이스, 반도체 디바이스, 및 그 구동방법
JP4704959B2 (ja) 商品の管理方法および危険物の管理方法
JP4954537B2 (ja) 半導体装置
JP5190182B2 (ja) 半導体装置
JP4767653B2 (ja) 半導体装置及び無線チップ
JP4912671B2 (ja) 半導体装置
JP4974621B2 (ja) 半導体装置及びその作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150619

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 7