KR20070082325A

KR20070082325A - Thin film transistor panel and method for manufacturing the same and liquid crystal display

Info

Publication number: KR20070082325A
Application number: KR1020060015017A
Authority: KR
Inventors: 허명구
Original assignee: 삼성전자주식회사
Priority date: 2006-02-16
Filing date: 2006-02-16
Publication date: 2007-08-21

Abstract

A thin film transistor substrate, a manufacturing method thereof, and an LCD(Liquid Crystal Display) are provided to ensure electrical stability of a repair part by stacking a low-resistance metal layer on an ohmic metal layer as a repair line structure for repairing a data line, and thus connecting the low-resistance metal layer with the data line. A plurality of data lines(130) intersect a plurality of gate lines. A pixel electrode(150) is provided in a plurality of pixel areas defined by the gate lines and the data lines. A plurality of thin film transistors are connected to the gate lines, the data lines, and the pixel electrode. A plurality of repair lines(210) are provided on the same plane as the gate lines, and partially overlap both edges of each of the data lines. The repair line is formed by sequentially stacking an ohmic metal layer(111) and a low-resistance metal layer(112).

Description

박막 트랜지스터 기판 및 이의 제조 방법 및 액정 표시 장치{THIN FILM TRANSISTOR PANEL AND METHOD FOR MANUFACTURING THE SAME AND LIQUID CRYSTAL DISPLAY}Thin film transistor substrate, method for manufacturing same, and liquid crystal display device {THIN FILM TRANSISTOR PANEL AND METHOD FOR MANUFACTURING THE SAME AND LIQUID CRYSTAL DISPLAY}

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 평면도.1 is a plan view of a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 도 1의 액정 표시 장치를 A-A 선, B-B 선 및 C-C선에 대해 자른 단면도.FIG. 2 is a cross-sectional view of the liquid crystal display of FIG. 1 taken along lines A-A, B-B, and C-C. FIG.

도 3 내지 도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 제조하는 공정을 순서대로 나타낸 평면도 및 단면도.3 to 6 are plan and cross-sectional views sequentially showing a process of manufacturing a thin film transistor substrate according to an embodiment of the present invention.

도 7은 본 실시예에 따른 액정 표시 장치의 리페어를 설명하기 위한 개념도.7 is a conceptual diagram illustrating a repair of the liquid crystal display according to the present embodiment.

도 8은 도 7의 액정 표시 장치를 C-C선에 대해 자른 단면도.FIG. 8 is a cross-sectional view of the liquid crystal display of FIG. 7 taken along line C-C. FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

110 : 게이트 라인 120 : 박막 트랜지스터110: gate line 120: thin film transistor

111 : 오믹 금속층 112 : 저저항 금속층111: ohmic metal layer 112: low resistance metal layer

130 : 데이터 라인 150 : 화소 전극130: data line 150: pixel electrode

210 : 리페어 배선 220 : 게이트 라인 패드210: repair wiring 220: gate line pad

221 : 절개부221 incision

본 발명은 박막 트랜지스터 기판 및 이의 제조 방법 및 액정 표시 장치에 관한 것으로서, 보다 상세하게는 데이터 라인의 안정적인 리페어를 수행할 수 있는 박막 트랜지스터 기판 및 액정 표시 장치에 관한 것이다. The present invention relates to a thin film transistor substrate, a method for manufacturing the same, and a liquid crystal display device, and more particularly, to a thin film transistor substrate and a liquid crystal display device capable of performing stable repair of a data line.

일반적으로, 액정 표시 장치(Liquid Crystal Display; LCD)는 화소 전극, 스토리지 커패시터 및 각 화소를 스위칭하는 박막 트랜지스터(TFT: Thin Film Transistor) 등이 형성된 박막 트랜지스터 기판과, 공통 전극 등이 형성된 공통 전극 기판 및 두 기판 사이에 밀봉된 액정으로 구성된다. 이러한 액정 표시 장치는 게이트 라인에 게이트 전원을 인가하여 박막 트랜지스터를 턴온시키고, 데이터 라인에 계조 전압을 인가하여 화소 전극에 계조 전압을 인가하여 화소 전극과 공통 전극 사이의 전계를 조절하여 액정의 배양을 변화시켜 화상을 표시한다. In general, a liquid crystal display (LCD) includes a thin film transistor substrate including a pixel electrode, a storage capacitor, and a thin film transistor (TFT) for switching each pixel, and a common electrode substrate including a common electrode, etc. And liquid crystal sealed between the two substrates. The liquid crystal display applies a gate power to a gate line to turn on a thin film transistor, applies a gray voltage to a data line, applies a gray voltage to the pixel electrode, and adjusts an electric field between the pixel electrode and the common electrode to incubate the liquid crystal. Change to display an image.

이와 같이 동작하는 액정 표시 장치에 있어서, 상기 데이터 라인이 단선될 경우에는 이와 접속된 복수의 화소에 계조 전압을 인가할 수 없어 복수 화소의 불량이 발생한다. 따라서 종래에는 이러한 데이터 라인의 단선을 리페어 하기 위해 다양한 방법이 제공되었다. 통상 데이터 라인의 리페어를 위한 보조 라인을 마련한 다음, 단선된 데이터 라인과 보조 라인을 레이저를 이용 연결하여 리페어 하였다. 하지만 종래에는 보조 라인과 데이터 라인간의 접촉이 안정적이지 못하여 액정 표시 장치의 장기 구동시 리페어부의 열화에 의해 데이터 라인의 단선이 재발하는 문제가 발생하였다. In the liquid crystal display device operating as described above, when the data line is disconnected, the gray scale voltage cannot be applied to the plurality of pixels connected thereto, and a plurality of pixels are defective. Thus, various methods have been conventionally provided for repairing such disconnection of data lines. In general, an auxiliary line for repairing a data line was prepared, and then a disconnected data line and an auxiliary line were repaired by using a laser. However, in the related art, the contact between the auxiliary line and the data line is not stable, and thus a disconnection of the data line occurs due to deterioration of the repair unit during long-term driving of the liquid crystal display.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 도출된 것으로서, 복수의 금속층으로된 리페어 배선의 최상측 금속층을 알루미늄층으로 하여 상부 데이터 라인과의 리페어시 리페어부의 안정성을 확보할 수 있고, 또한, 리페어 배선과 동일 면상에 마련되는 게이트 라인 패드는 알루미늄층 하부의 오믹 금속층을 노출하는 홀을 마련하여 게이트 콘택 패드와의 접촉 저항을 줄일 수 있는 박막 트랜지스터 기판 및 이의 제조 방법 및 액정 표시 장치를 제공하는 것을 그 목적으로 한다. Accordingly, the present invention is derived to solve the above problems, and the stability of the repair portion in the repair with the upper data line can be ensured by using the uppermost metal layer of the repair wiring composed of the plurality of metal layers as the aluminum layer. The gate line pad provided on the same plane as the repair wiring may provide a thin film transistor substrate, a method of manufacturing the same, and a liquid crystal display device, which may provide a hole exposing an ohmic metal layer under the aluminum layer to reduce contact resistance with the gate contact pad. For that purpose.

본 발명에 따른 복수의 게이트 라인과, 상기 게이트 라인과 교차하는 복수의 데이터 라인과, 상기 게이트 라인 및 상기 데이터 라인에 의해 정의된 복수의 화소 영역에 마련된 화소 전극과, 상기 게이트 라인, 데이터 라인 및 화소 전극에 접속된 복수의 박막 트랜지스터와, 상기 게이트 라인과 동일 면상에 마련되어 상기 복수의 데이터 라인 각각의 양 가장자리에 그 일부가 중첩되는 복수의 리페어 배선을 포함하고, 상기 리페어 배선은 오믹 금속층과 저저항 금속층이 순차적으로 적층되 어 형성되는 박막 트랜지스터 기판을 제공한다. A plurality of gate lines according to the present invention, a plurality of data lines crossing the gate lines, pixel electrodes provided in the plurality of pixel regions defined by the gate lines and the data lines, the gate lines, data lines and A plurality of thin film transistors connected to a pixel electrode, and a plurality of repair wirings disposed on the same plane as the gate lines and partially overlapping both edges of each of the plurality of data lines, wherein the repair wirings include an ohmic metal layer and a low layer; Provided is a thin film transistor substrate in which a resistive metal layer is sequentially stacked.

여기서, 상기 오믹 금속층으로 Cr, Mo 및 이의 합금 중 적어도 어느 하나를 사용하고, 상기 저저항 금속층으로 Al, AlNd 및 이의 합금 중 적어도 어느 하나를 사용하는 것이 바람직하다. Here, it is preferable to use at least one of Cr, Mo and alloys thereof as the ohmic metal layer, and at least one of Al, AlNd and alloys thereof as the low resistance metal layer.

상술한 상기 리페어 배선은 기판의 가장자리에 링 형태로 배치되는 것이 바람직하다. The repair wiring described above is preferably arranged in a ring shape at the edge of the substrate.

상기의 게이트 라인 끝단에 게이트 패드가 마련되고, 상기 게이트 패드와, 상기 게이트 라인은 상기 리베어 배선과 동일 구조로 동일 면상에 형성되고, 상기 게이트 패드는 게이트 라인에 접속되어 적어도 하나의 절개부를 포함하는 게이트 라인 패드와, 상기 게이트 라인 패드 상에 형성된 게이트 콘택 패드를 포함하는 것이 효과적이다. 이때, 상기 절개부는 상부 폭 보다 하부 폭이 더 좁게 형성되어 그 내측 하부에 상기 오믹 금속층을 노출하는 것이 효과적이다. A gate pad is provided at an end of the gate line, and the gate pad and the gate line are formed on the same surface as the rib line, and the gate pad is connected to the gate line to include at least one cutout. It is effective to include a gate line pad and a gate contact pad formed on the gate line pad. At this time, the cutout is formed to have a lower width than the upper width is more effective to expose the ohmic metal layer on the inner lower portion.

또한, 본 발명에 따른 투광성 기판 상에 오믹 금속층 및 저저항 금속층을 형성한 다음 이를 패터닝 하여 게이트 전극, 게이트 라인, 적어도 하나의 절개부를 갖는 게이트 라인 패드 및 리페어 라인을 형성하는 단계와, 상기 게이트 전극을 포함하는 전체 구조 상에 게이트 절연막, 활성층 및 도전성막을 도포한 다음 이를 패터닝하여 소스 전극, 드레인 전극 및 데이터 라인을 형성하는 단계와, 상기 데이터 라인을 포함하는 전체 구조 상에 보호막을 도포하고, 이를 패터닝 하여 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀과, 상기 게이트 라인 패드를 노출하는 게이트 패드 콘택홀을 형성하는 단계와, 상기 보호막 상에 상기 드레인 콘택홀을 통해 상기 드레인 전극에 접속되는 화소 전극과, 상기 게이트 패드 콘택홀을 통해 상기 게이트 라인 패드와 접속되는 게이트 콘택 패드를 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법을 제공한다. In addition, forming an ohmic metal layer and a low-resistance metal layer on the light-transmissive substrate according to the present invention and patterned to form a gate electrode, a gate line, a gate line pad having at least one cutout and a repair line, and the gate electrode Applying a gate insulating film, an active layer, and a conductive film on the entire structure including a pattern, and then patterning the gate insulating layer, the active layer, and the conductive layer to form a source electrode, a drain electrode, and a data line; and applying a protective film on the entire structure including the data line. Patterning to form a drain contact hole exposing a portion of the drain electrode and a gate pad contact hole exposing the gate line pad, and a pixel electrode connected to the drain electrode through the drain contact hole on the passivation layer And the gate line pad through the gate pad contact hole. It provides a method of manufacturing a TFT substrate includes forming a gate contact pad to be connected.

상술한 절개부는 상부 폭 보다 하부 폭이 더 좁게 형성되어 그 내측 하부에 상기 오믹 금속층을 노출하는 것이 바람직하다. It is preferable that the above-described cutout portion is formed to have a lower width than the upper width to expose the ohmic metal layer on the inner lower portion thereof.

또한, 본 발명에 따른 복수의 게이트 라인과, 상기 게이트 라인과 교차하는 복수의 데이터 라인과, 상기 게이트 라인 및 상기 데이터 라인에 의해 정의된 복수의 화소 영역에 마련된 화소 전극과, 상기 게이트 라인, 데이터 라인 및 화소 전극에 접속된 복수의 박막 트랜지스터와, 상기 게이트 라인과 동일 면상에 마련되어 상기 복수의 데이터 라인 각각의 양 가장자리에 그 일부가 중첩되는 복수의 리페어 배선을 포함하고, 상기 리페어 배선은 오믹 금속층과 저저항 금속층이 순차적으로 적층되어 형성되는 하부 기판과, 상기 하부 기판과 마주하며 상기 화소 전극과 대향하는 공통 전극을 포함하는 상부 기판 및 상기 하부 기판과 상부 기판 사이에 형성된 액정층을 포함하는 액정 표시 장치를 제공한다. Further, a plurality of gate lines according to the present invention, a plurality of data lines intersecting the gate lines, pixel electrodes provided in a plurality of pixel regions defined by the gate lines and the data lines, the gate lines, data A plurality of thin film transistors connected to a line and a pixel electrode, and a plurality of repair wires disposed on the same plane as the gate line and partially overlapping both edges of each of the plurality of data lines, wherein the repair wire is an ohmic metal layer. And a lower substrate formed by sequentially laminating a low resistance metal layer, an upper substrate including a common electrode facing the lower substrate and opposing the pixel electrode, and a liquid crystal layer formed between the lower substrate and the upper substrate. Provided is a display device.

상기의 오믹 금속층으로 Cr, Mo 및 이의 합금 중 적어도 어느 하나를 사용하고, 상기 저저항 금속층으로 Al, AlNd 및 이의 합금 중 적어도 어느 하나를 사용하는 것이 바람직하다. At least one of Cr, Mo, and an alloy thereof is used as the ohmic metal layer, and at least one of Al, AlNd, and an alloy thereof is preferably used as the low resistance metal layer.

그리고, 상기 게이트 라인 끝단에 게이트 패드가 마련되고, 상기 게이트 패드와, 상기 게이트 라인은 상기 리베어 배선과 동일 구조로 동일 면상에 형성되고, 상기 게이트 패드는 게이트 라인에 접속되어 적어도 하나의 절개부를 포함하는 게 이트 라인 패드와, 상기 게이트 라인 패드 상에 형성된 게이트 콘택 패드를 포함하는 것이 효과적이다. 이때, 상기 절개부는 상부 폭 보다 하부 폭이 더 좁게 형성하여 그 내측 하부에 상기 오믹 금속층을 노출하는 것이 바람직하다. A gate pad is provided at an end of the gate line, and the gate pad and the gate line are formed on the same surface as the rib line, and the gate pad is connected to the gate line to form at least one cutout. It is effective to include a gate line pad including and a gate contact pad formed on the gate line pad. At this time, the cutout is preferably formed to have a lower width than the upper width to expose the ohmic metal layer on the inner lower portion.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you.

도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 상부에 또는 위에 있다고 표현되는 경우는 각 부분이 다른 부분의 바로 상부 또는 바로 위에 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.In the drawings, the thickness of layers, films, panels, regions, etc., may be exaggerated for clarity, and like reference numerals designate like elements. In addition, when a part such as a layer, a film, an area, or a plate is expressed as being on or above another part, not only when each part is directly above or directly above the other part but also another part between each part and another part This includes cases.

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 평면도이고, 도 2는 도 1의 액정 표시 장치를 A-A 선, B-B 선 및 C-C선에 대해 자른 단면도이다. 1 is a plan view of a liquid crystal display according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view of the liquid crystal display of FIG. 1 taken along line A-A, line B-B, and line C-C.

도 1 및 도 2를 참조하면, 본 실시예에 따른 액정 표시 장치는 하부 기판인 박막 트랜지스터 기판(1000)과, 이와 대향하여 배치되는 상부 기판인 공통 전극 기판(2000)과, 이들 두 기판 사이에 형성되며 두 기판에 대해서 원하는 방향으로 배 향되는 액정층(미도시)을 포함한다. 1 and 2, the liquid crystal display according to the present exemplary embodiment includes a thin film transistor substrate 1000 as a lower substrate, a common electrode substrate 2000 as an upper substrate disposed opposite thereto, and a gap between the two substrates. It is formed and includes a liquid crystal layer (not shown) oriented in the desired direction with respect to the two substrates.

박막 트랜지스터 기판(1000)은 투광성 절연 기판(100) 위에 게이트 신호를 전달하며 수평 방향으로 연장되고 수직 방향으로 소정 간격을 갖도록 배열된 복수의 게이트 라인(110)과, 게이트 라인(110)에 교차하여 형성된 복수의 데이터 라인(130)과, 게이트 라인(110)과 데이터 라인(130)에 의해 정의된 화소 영역에 형성된 화소 전극(150)과, 상기 화소 전극과 접속되고 게이트 라인(110)과 데이터 라인(130)의 교차점에 매트릭스 형태로 형성된 복수의 박막 트랜지스터(120)와, 상기 복수의 데이터 라인(130) 각각의 양 가장자리에서 그 일부가 중첩되는 복수의 리페어 배선(210)을 포함한다. 또한, 상기 게이트 라인(110) 또는 데이터 라인(130)과 동일 면상에 마련되고, 화소 전극(150)과 그 일부가 중첩되는 스토리지 배선(미도시)과, 게이트 라인(110)의 끝단에 마련된 게이트 패드(220, 230)와, 데이터 라인(130)의 끝단에 마련된 데이터 패드(240, 241)를 더 포함한다. The thin film transistor substrate 1000 crosses the gate lines 110 and the plurality of gate lines 110 which transmit a gate signal on the translucent insulating substrate 100 and extend in the horizontal direction and have a predetermined distance in the vertical direction. A plurality of data lines 130 formed, a pixel electrode 150 formed in the pixel region defined by the gate line 110 and the data line 130, and connected to the pixel electrode and connected to the gate line 110 and the data line. The thin film transistor 120 includes a plurality of thin film transistors 120 formed in a matrix form at the intersections of the 130 and a plurality of repair wirings 210, a part of which overlaps at both edges of each of the plurality of data lines 130. In addition, a storage line (not shown) provided on the same plane as the gate line 110 or the data line 130 and overlapping the pixel electrode 150 and a portion thereof, and a gate provided at the end of the gate line 110. The pads 220 and 230 may further include data pads 240 and 241 provided at ends of the data lines 130.

상술한 박막 트랜지스터(120)는 게이트 패드(220, 230)를 통해 게이트 라인(110)에 공급되는 신호에 응답하여 데이터 패드(240, 241)를 통해 데이터 라인(130)에 공급되는 화소 신호가 화소 전극(150)에 충전되도록 한다. 따라서, 박막 트랜지스터(120)는 게이트 라인(110)에 접속된 게이트 전극(121)과, 데이터 라인(130)에 접속된 소스 전극(125)과, 화소 전극(150)에 접속된 드레인 전극(126)과, 게이트 전극(121)과 소스 전극(125) 및 드레인 전극(126) 사이에 순차적으로 형성된 게이트 절연막(122) 및 활성층(123)과, 활성층(123)의 적어도 일부에 형성된 오믹 접촉층(124)을 포함한다. 이때 오믹 접촉층(124)은 채널부를 제외한 활성층 (123) 상에 형성될 수 있다.The thin film transistor 120 includes a pixel signal supplied to the data line 130 through the data pads 240 and 241 in response to a signal supplied to the gate line 110 through the gate pads 220 and 230. The electrode 150 is charged. Accordingly, the thin film transistor 120 includes a gate electrode 121 connected to the gate line 110, a source electrode 125 connected to the data line 130, and a drain electrode 126 connected to the pixel electrode 150. ), A gate insulating layer 122 and an active layer 123 sequentially formed between the gate electrode 121, the source electrode 125, and the drain electrode 126, and an ohmic contact layer formed on at least a portion of the active layer 123 ( 124). In this case, the ohmic contact layer 124 may be formed on the active layer 123 except for the channel part.

또한, 박막 트랜지스터(120)의 상부에는 절연성 보호막(140)이 형성되어 있다. 보호막(140)은 질화 실리콘 또는 산화 실리콘 등의 무기 물질로 형성될 수도 있고, 저유전율 유기막으로 형성될 수도 있다. 물론 무기 절연막과 유기막의 이중층으로 형성될 수도 있다. 그리고, 보호막(131) 상의 화소 영역에 상기 드레인 전극(126)과 접속되는 화소 전극(150)이 마련된다. 화소 전극(150)은 투명한 전도성 재질의 인듐 틴 옥사이드(indium tin oxide: ITO) 또는 인듐 징크 옥사이드(indium zinc oxide: IZO)를 사용하여 형성한다.In addition, an insulating passivation layer 140 is formed on the thin film transistor 120. The passivation layer 140 may be formed of an inorganic material such as silicon nitride or silicon oxide, or may be formed of a low dielectric constant organic film. Of course, it may be formed of a double layer of an inorganic insulating film and an organic film. The pixel electrode 150 connected to the drain electrode 126 is provided in the pixel region on the passivation layer 131. The pixel electrode 150 is formed using indium tin oxide (ITO) or indium zinc oxide (IZO) made of a transparent conductive material.

상술한 리페어 배선(210)은 게이트 라인(110)과 동일 면상에 마련되는 것이 바람직하다. 그리고, 리페어 배선(210)은 투광성 절연 기판(100)의 가장자리에 링 형태로 배치되는 것이 효과적이다. 이를 통해 수직 방향으로 연장되어 표시 영역 외측에 마련된 데이터 라인(130)의 양 가장자리 영역과 그 일부가 중첩될 수 있다. 그리고, 상기 리페어 배선(210)을 복수의 금속층(111, 112)으로 형성하되, 콘택 저항이 낮은 오믹 금속층(111) 상에 배선 저항이 낮은 저저항 금속층(112)을 순차적으로 형성하는 것이 바람직하다. 상기 오믹 금속층으로 상기 저저항 금속층에 비해 접속저항이 낮은 금속을 사용하고, 상기 저저항 금속층으로 상기 오믹 금속층에 비해 배선 저항이 낮은 금속층을 사용하는 것이 바람직하다. The repair wiring 210 described above is preferably provided on the same plane as the gate line 110. In addition, the repair wiring 210 is effectively arranged in a ring shape at the edge of the transparent insulating substrate 100. As a result, both edge regions of the data line 130 and the portions of the data line 130 provided outside the display area may overlap each other. The repair wiring 210 may be formed of a plurality of metal layers 111 and 112, and the low resistance metal layer 112 having low wiring resistance may be sequentially formed on the ohmic metal layer 111 having low contact resistance. . It is preferable to use a metal having a lower connection resistance than the low resistance metal layer as the ohmic metal layer and a metal layer having a lower wiring resistance than the ohmic metal layer as the low resistance metal layer.

오믹 금속층(111)으로는 Cr, Mo 및 이의 합금 중 적어도 어느 하나를 사용하고, 저저항 금속층(112)으로는 Al, AlNd 및 이의 합금 중 적어도 어느 하나를 사용하는 것이 바람직하다. 본 실시예에서는 오믹 금속층(111)으로 Mo를 사용하고 저 저항 금속층(112)으로 Al을 사용하는 것이 효과적이다. At least one of Cr, Mo, and an alloy thereof may be used as the ohmic metal layer 111, and at least one of Al, AlNd, and an alloy thereof may be used as the low resistance metal layer 112. In the present embodiment, it is effective to use Mo as the ohmic metal layer 111 and Al as the low resistance metal layer 112.

이를 통해 리페어 공정을 통해 상부의 데이터 라인(130)과 리페어 배선(210)간을 연결할 경우 배선 저항이 낮은 저저항 금속층(112)이 상기 데이터 라인(130)과 접속되어 안정적인 리페어를 수행할 수 있다. 즉, 만일 이와 반대의 경우인 배선 저항이 낮은 저저항 금속층(112) 상에 콘택 저항이 낮은 오믹 금속층(111)을 형성하여 리페어 배선(120)을 제작하게 되면 오믹 금속층(111)이 상부 데이터 라인(130)과 저저항 금속층(112) 사이에서 배리어 역할을 하게 되어 저저항 금속층(112)이 상부 데이터 라인(130)과 원활한 접속이 이루어지지 않게 되는 문제가 발생한다. 더욱이 상기 데이터 라인(130)을 Mo막(131), Al막(132) 및 Mo막(133)이 순차적으로 적층된 구조로 형성할 경우에는 데이터 라인(130)의 Mo막과 오믹 금속층(111)의 Mo막으로 인해 배선 저항이 증대되어 리페어가 원할하게 수행되지 않을 수도 있다. 따라서, 본 실시예에서는 배선 저항이 낮은 저저항 금속층(112)을 오믹 금속층(111) 상부에 마련하여 리페어 배선(210)과 데이터 라인(130) 사이를 안정적으로 리페어할 수 있다. When the upper data line 130 and the repair wiring 210 are connected through the repair process, the low resistance metal layer 112 having low wiring resistance may be connected to the data line 130 to perform stable repair. . That is, if the reverse wiring 120 is fabricated by forming the ohmic metal layer 111 having the low contact resistance on the low resistance metal layer 112 having the low wiring resistance, the ohmic metal layer 111 is formed on the upper data line. As a barrier between the 130 and the low resistance metal layer 112, a problem arises in that the low resistance metal layer 112 is not smoothly connected to the upper data line 130. Furthermore, when the data line 130 is formed in a structure in which the Mo film 131, the Al film 132, and the Mo film 133 are sequentially stacked, the Mo film and the ohmic metal layer 111 of the data line 130 are formed. Due to the Mo film of the wiring resistance is increased, the repair may not be performed smoothly. Therefore, in the present exemplary embodiment, the low resistance metal layer 112 having low wiring resistance may be disposed on the ohmic metal layer 111 to stably repair the repair wiring 210 and the data line 130.

이때, 앞서 설명한 바와 같이 게이트 라인(110)과 리페어 배선(210)은 동일 면상에 형성되기 때문에 게이트 라인(111)도 리페어 배선(210)과 동일한 구조를 갖게 된다. 또한, 게이트 라인(110)과 접속된 게이트 전극(120) 및 게이트 패드(220, 230) 또한 오믹 금속층(111) 상에 저저항 금속층(112)이 형성된 형태로 마련된다. At this time, since the gate line 110 and the repair wiring 210 are formed on the same surface as described above, the gate line 111 also has the same structure as the repair wiring 210. In addition, the gate electrode 120 and the gate pads 220 and 230 connected to the gate line 110 are also provided in the form of the low resistance metal layer 112 formed on the ohmic metal layer 111.

이때, 상기 게이트 패드(220, 230)의 경우 게이트 라인(110)과 접속된 게이트 라인 패드(220)와, 게이트 라인 패드(220) 상에 형성된 게이트 콘택 패드(230) 를 포함한다. 상기 게이트 라인 패드(220)는 앞서 설명한 바와 같이 오믹 금속층(111) 상에 저저항 금속층(112)이 형성된 구조로 마련되고, 그 상부에 투명전극층을 포함하는 게이트 콘택 패드(230)가 마련된다. 여기서, 상기 저저항 금속층(112)과 투명 전극층 간은 접촉 저항이 높기 때문에 이둘을 바로 접속시킬 경우에는 게이트 패드부(220, 230)의 저항이 상승하는 문제가 있다. 이에 게이트 라인 패드(220) 내에 복수의 절개부(221)를 형성하여 절개부(221)의 하측 영역에 오믹 금속층(111)을 노출시켜 게이트 콘택 패드(230)와 오믹 금속층(111)간이 접속되도록 하는 것이 바람직하다. 이를 통해 게이트 라인 패드(220)와 게이트 콘택 패드(230) 사이의 콘택 저항을 줄여 게이트 패드(220)의 저항을 줄일 수 있다. In this case, the gate pads 220 and 230 include a gate line pad 220 connected to the gate line 110 and a gate contact pad 230 formed on the gate line pad 220. As described above, the gate line pad 220 has a structure in which a low resistance metal layer 112 is formed on the ohmic metal layer 111, and a gate contact pad 230 including a transparent electrode layer is provided on the gate line pad 220. Here, since the contact resistance is high between the low resistance metal layer 112 and the transparent electrode layer, there is a problem in that the resistance of the gate pad parts 220 and 230 increases when the two are directly connected. Accordingly, a plurality of cutouts 221 are formed in the gate line pad 220 to expose the ohmic metal layer 111 in the lower region of the cutout 221 so that the gate contact pad 230 and the ohmic metal layer 111 are connected to each other. It is desirable to. Through this, the resistance of the gate pad 220 may be reduced by reducing the contact resistance between the gate line pad 220 and the gate contact pad 230.

본 실시예에서는 상기 절개부(221)를 도 1에 도시된 바와 같이 복수의 원형 홀 형태로 제작하였다. 하지만 이에 한정되지 않고, 상기 절개부(221)는 다양한 구조와 형상으로 제작이 가능하다. 예를 들어 다각형 형상 및 타원 형상 등이 가능하고, 직선 및 사행 형상 등이 가능하다. 그리고, 도 2에 도시된 바와 같이 절개부(221)의 상부 폭 보다 하부 폭이 더 좁은 하향 기울기를 갖는 형상으로 제작하여 오믹 금속층(111)의 노출 면적을 확대시킬 수도 있다.In this embodiment, the cutout 221 is manufactured in the form of a plurality of circular holes as shown in FIG. However, the present invention is not limited thereto, and the cutout 221 may be manufactured in various structures and shapes. For example, polygonal shape, elliptic shape, etc. are possible, and a straight line and a meander shape etc. are possible. As shown in FIG. 2, the exposed area of the ohmic metal layer 111 may be enlarged by manufacturing a shape having a downward slope having a lower width that is narrower than the upper width of the cutout 221.

한편, 공통 전극 기판(2000)은 유리 등의 투명한 절연 물질로 이루어진 절연 기판(200)의 아래 면에 빛샘과 인접한 화소 영역들 사이의 광 간섭을 방지하기 위한 블랙 매트릭스(210)와 각 단위 화소마다 적색, 녹색, 청색의 컬러 필터(220)가 형성되고, 컬러 필터(220) 위에는 유기 물질로 이루어진 오버코트막(230)이 형성되어 있다. 오버코트막(230) 위에는 ITO 또는 IZO 등의 투명한 도전 물질로 이루어진 공통 전극(240)이 형성되어 있다. Meanwhile, the common electrode substrate 2000 includes a black matrix 210 for each unit pixel and a black matrix for preventing optical interference between light leakage and adjacent pixel regions on a lower surface of the insulating substrate 200 made of a transparent insulating material such as glass. Red, green, and blue color filters 220 are formed, and an overcoat layer 230 made of an organic material is formed on the color filters 220. The common electrode 240 made of a transparent conductive material such as ITO or IZO is formed on the overcoat layer 230.

상기의 박막 트랜지스터 기판(1000)과 공통 전극 기판(2000) 사이에는 셀 갭을 유지하기 위한 스페이서(미도시)가 마련된다. 이때, 스페이서는 상기 공통 전극 기판(2000) 상에 제작할 수도 있고, 박막 트랜지스터 기판(1000) 상에 제작할 수도 있다. 본 실시예에서는 박막 트랜지스터 기판(1000)과 공통 전극 기판(2000) 사이의 액정층은 액정 적하 또는 액정 주입 공정을 통해 형성하고, 박막 트랜지스터 기판(1000)과 공통 전극 기판(2000)의 대향 표면에는 액정의 배향을 위해 배향막이 설치되고 이를 통해 액정층의 액정 분자를 배향시킨다. 이때 액정층의 액정 분자의 배향은 각 기판에 대하여 수직이 되도록 하는 수직 배향 모드인 것이 바람직하나, 수직 배향이 아닐 수도 있다. 그리고, 두 기판간을 밀봉하여 액정의 외부 유출을 방지하는 밀봉부재가 두 기판의 가장자리 영역에 마련된다. A spacer (not shown) is provided between the thin film transistor substrate 1000 and the common electrode substrate 2000 to maintain a cell gap. In this case, the spacer may be fabricated on the common electrode substrate 2000 or the thin film transistor substrate 1000. In the present exemplary embodiment, the liquid crystal layer between the thin film transistor substrate 1000 and the common electrode substrate 2000 is formed by a liquid crystal dropping or liquid crystal injection process, and is formed on the opposite surface of the thin film transistor substrate 1000 and the common electrode substrate 2000. An alignment film is provided for the alignment of the liquid crystal, thereby aligning the liquid crystal molecules of the liquid crystal layer. At this time, the alignment of the liquid crystal molecules of the liquid crystal layer is preferably a vertical alignment mode to be perpendicular to each substrate, but may not be a vertical alignment. Then, a sealing member for sealing the two substrates to prevent the outflow of the liquid crystal is provided in the edge region of the two substrates.

본 실시예에 따른 액정 표시 장치는 상술한 설명에 한정되지 않고, 상기 화소 전극 및 공통 전극 그리고, 화소 영역의 패턴을 포함하는 전체 소자의 구조에 있어서 다양한 변형이 가능하다. The liquid crystal display according to the present exemplary embodiment is not limited to the above description, and various modifications are possible in the structure of the entire element including the pixel electrode, the common electrode, and the pattern of the pixel region.

즉, 상기 화소 전극(150) 및 공통 전극(240)에 복수의 절개부 및/또는 돌기부를 마련하여 화소 영역을 복수의 도메인으로 분할하여 시야각을 향상시킬 수도 있다. 또한, 단위 화소를 복수의 서브 화소로 분리하여 측면 계조 뭉침이나 반전을 개선하여 측면 시인성을 향상시킬 수 있다. That is, a plurality of cutouts and / or protrusions may be provided in the pixel electrode 150 and the common electrode 240 to divide the pixel region into a plurality of domains to improve the viewing angle. In addition, the side visibility may be improved by dividing the unit pixels into a plurality of sub-pixels to improve side tone aggregation or inversion.

이하 상술한 바와 같이 오믹 금속층 상에 저저항 금속층이 배치된 구조를 갖는 게이트 라인 및 리페어 배선을 갖고, 하부 오믹 금속층을 노출하는 절개부를 갖 는 게이트 패드를 갖는 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법을 도면을 참조하여 설명하되, 하기 도면에서는 일 화소의 제작 방법을 중심으로 설명한다. Hereinafter, a liquid crystal display according to an exemplary embodiment of the present invention having a gate line and a repair line having a structure in which a low resistance metal layer is disposed on the ohmic metal layer, and a gate pad having a cutout exposing the lower ohmic metal layer. A method of manufacturing a thin film transistor substrate for a device will be described with reference to the drawings. In the following drawings, a method of manufacturing one pixel will be described.

도 3 내지 도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 제조하는 공정을 순서대로 나타낸 평면도 및 단면도이다. 3 to 6 are plan and cross-sectional views sequentially illustrating a process of manufacturing a thin film transistor substrate according to an embodiment of the present invention.

도 3를 참조하면, 투명 절연 기판(100) 상에 오믹 금속층(111)과 저저항 금속층(112)을 순차적으로 형성한 다음 이를 패터닝 하여 게이트 라인(110), 게이트 전극(121), 리페어 배선(210), 게이트 콘택 패드(220) 및 스토리지 배선(미도시)을 형성한다. Referring to FIG. 3, the ohmic metal layer 111 and the low resistance metal layer 112 are sequentially formed on the transparent insulating substrate 100, and then patterned to form the gate line 110, the gate electrode 121, and the repair wiring ( 210, a gate contact pad 220, and a storage wiring (not shown) are formed.

본 실시예에서는 상기 투명 절연 기판(100)으로 유리 기판을 사용하는 것이 바람직하다. 물론 이에 한정되지 않고 플라스틱 또는 아크릴을 사용할 수도 있다. 본 실시예에서는 상기 오믹 금속층(111)으로 Mo를 사용하고, 저저항 금속층(112)으로 Al을 사용하기 때문에 투명 절연 기판(100) 상에 CVD법, PVD법 및 스퍼터링법 등을 이용한 증착 방법을 통해 Mo막과 Al막을 순차적으로 형성한다. 이와 같이 Mo막 상에 Al막을 형성하여 Al막이 데이터 라인과 직접 접속하는 리페어를 수행할 수 있게 되어 리페어 공정의 신뢰성을 향상시킬 수 있다. In the present embodiment, it is preferable to use a glass substrate as the transparent insulating substrate 100. Of course, the present invention is not limited thereto, and plastic or acrylic may be used. In the present exemplary embodiment, since Mo is used as the ohmic metal layer 111 and Al is used as the low resistance metal layer 112, a deposition method using a CVD method, a PVD method, a sputtering method, and the like on the transparent insulating substrate 100 is employed. Mo film and Al film are sequentially formed. As described above, an Al film is formed on the Mo film to perform a repair in which the Al film is directly connected to the data line, thereby improving reliability of the repair process.

이후, 저저항 금속층(112)으로 사용하는 Al막 상에 감광막을 도포한 다음, 제 1 마스크를 이용한 사진 식각 공정을 실시하여 제 1 감광막 마스크 패턴을 형성한다. 제 1 감광막 마스크 패턴을 식각 마스크로 하는 식각공정을 실시하여 도 3에 도시된 바와 같이, 게이트 라인(110)과 이와 접속된 게이트 전극(121) 및 게이트 전극 패드(220) 그리고, 스토리지 배선을 형성하고, 기판의 가장자리에 링 형태의 리페어 배선(210)을 형성하는 것이 바람직하다. 게이트 전극 패드(220) 내측에는 복수의 절개부(221)가 마련되어 하측의 오믹 금속층(111)으로 사용하는 Mo막을 노출시킨다. 상기 식각 공정은 에천트 용액을 이용한 습식 식각을 실시한다. 이때, 이러한 습식 식각을 통해 Al막을 식각한 다음 계속적으로 Mo막을 식각할 경우 등방성 특성에 의해 상기 식각면은 하향 기울기를 갖는 형상으로 패터닝이 될 수 있다. 따라서, 본 실시예에서는 상기 게이트 전극 패드(220)의 내측 일부를 제거하는 습식 식각을 실시하여, 게이트 전극 패드(220) 내부에 도 3에 도시된 바와 같이 하향 기울기를 갖는 내측벽을 포함하는 절개부(221)를 형성하여 Mo막의 일부를 노출시킬 수 있다. 이를 통해 후속 공정을 통해 상기 게이트 전극 패드(220) 상에 형성되는 게이트 콘택 패드(230)와의 접촉저항을 줄일 수 있다. 이후, 소정의 스트립 공정을 실시하여 제 1 감광막 마스크 패턴을 제거한다. Thereafter, a photoresist film is coated on the Al film used as the low resistance metal layer 112, and then a photolithography process using a first mask is performed to form a first photoresist mask pattern. An etching process using the first photoresist mask pattern as an etch mask is performed to form a gate line 110, a gate electrode 121, a gate electrode pad 220 connected thereto, and a storage wiring as shown in FIG. 3. In addition, it is preferable to form the repair wiring 210 in the form of a ring at the edge of the substrate. A plurality of cutouts 221 are provided inside the gate electrode pad 220 to expose the Mo film used as the lower ohmic metal layer 111. The etching process is a wet etching using an etchant solution. In this case, when the Al film is etched through the wet etching and then the Mo film is continuously etched, the etching surface may be patterned into a shape having a downward slope by the isotropic property. Therefore, in the present exemplary embodiment, a wet etching process is performed to remove a portion of the inner side of the gate electrode pad 220, and the incision including an inner sidewall having a downward slope as shown in FIG. 3 in the gate electrode pad 220. A portion 221 may be formed to expose a portion of the Mo film. As a result, contact resistance with the gate contact pad 230 formed on the gate electrode pad 220 may be reduced through a subsequent process. Thereafter, a predetermined strip process is performed to remove the first photoresist mask pattern.

도 4를 참조하면, 도 3에 도시된 전체 구조 상에 게이트 절연막(122)을 형성하고 그 상부에 활성층(123), 오믹 접촉층(124) 및 제 2 도전성막을 순차적으로 형성한 다음, 이를 패터닝 하여 박막 트랜지스터의 채널 영역, 소스 및 드레인 전극(125, 126)과 데이터 라인(130)과 데이터 라인 패드(240)를 형성한다. Referring to FIG. 4, the gate insulating layer 122 is formed on the entire structure shown in FIG. 3, and an active layer 123, an ohmic contact layer 124, and a second conductive layer are sequentially formed thereon, and then patterned. The channel region, the source and drain electrodes 125 and 126, the data line 130, and the data line pad 240 of the thin film transistor are formed.

전체 기판 상에 PECVD법, 스퍼터링법 등을 이용한 증착 방법을 통해 게이트 절연막(122)을 형성한다. 이때, 게이트 절연막(122)으로는 산화 실리콘 또는 질화 실리콘을 포함하는 무기 절연 물질을 사용하는 것이 바람직하다. 게이트 절연막(122) 상에 상술한 증착 방법을 통해 활성층(123), 오믹 접촉층(124) 및 제 2 도전 성막을 순차적으로 형성한다. The gate insulating film 122 is formed on the entire substrate through a deposition method using a PECVD method, a sputtering method, or the like. In this case, it is preferable to use an inorganic insulating material including silicon oxide or silicon nitride as the gate insulating film 122. The active layer 123, the ohmic contact layer 124, and the second conductive film are sequentially formed on the gate insulating layer 122 by the above-described deposition method.

활성층(123)으로는 비정질 실리콘층을 사용하고, 오믹 접촉층(124)으로는 실리사이드 또는 N형 불순물이 고농도로 도핑된 비정질 실리콘층을 사용하는 것이 바람직하다. 그리고, 제 2 도전성막으로는 Mo, Al, Cr, Ti 및 이들의 합금을 포함하는 금속으로 제작하되 금속 단일층 또는 다중층으로 제작하는 것이 바람직하다. 물론 이에 한정되지 않고, 게이트 전극(121)과 동일한 물질을 사용할 수도 있다. 본 실시예에서는 상기 제 2 도전성막으로 Mo막(131), Al막(132) 및 Mo막(133)이 순차적으로 적층된 막을 사용하는 것이 효과적이다. An amorphous silicon layer is used as the active layer 123, and an amorphous silicon layer doped with a high concentration of silicide or N-type impurities is preferably used as the ohmic contact layer 124. The second conductive film is preferably made of a metal including Mo, Al, Cr, Ti, and alloys thereof, but preferably made of a metal single layer or multiple layers. Of course, the present invention is not limited thereto, and the same material as the gate electrode 121 may be used. In this embodiment, it is effective to use a film in which the Mo film 131, the Al film 132, and the Mo film 133 are sequentially stacked as the second conductive film.

상기 막의 패터닝을 위해 제 2 도전성막 상에 감광막을 도포한 다음, 마스크를 이용한 리소그라피 공정을 실시하여 상기 채널 영역 상부가 리세스된 제 2 감광막 마스크 패턴을 형성한다. 제 2 감광막 마스크 패턴은 채널 영역에 대응하는 영역에 슬릿이 형성된 슬릿 마스크를 사용하여 패터닝 하는 것이 바람직하다. In order to pattern the film, a photosensitive film is coated on the second conductive film, and then a lithography process using a mask is performed to form a second photosensitive film mask pattern recessed on the channel region. It is preferable to pattern the second photoresist mask pattern using a slit mask in which slits are formed in a region corresponding to the channel region.

상기의 제 2 감광막 마스크 패턴을 식각 마스크로 하는 제 1 식각을 실시하여 제 2 도전성막, 오믹 접촉층(124) 및 활성층(123)을 제거한다. 상기 제 2 감광막 마스크 패턴의 높이를 나추어 상기 리세스된 영역을 개방한다. 이후, 채널 영역이 개방된 제 2 감광막 마스크 패턴을 식각 마스크로 하는 제 2 식각을 실시하여 채널 영역 상의 제 2 도전성막 및 오믹 접촉층(124)을 제거하여 박막 트랜지스터(120)의 소스 및 드레인 전극(125, 126)을 형성하고, 상기 소스 전극(125)과 접속된 데이터 라인(130)과 데이터 라인(130)의 끝단에 마련된 데이터 라인 패드(240)를 형성하는 것이 효과적이다. 이때, 상기 데이터 라인(130)의 양 가장자리에서 상 기 리페어 배선(210)과 그 일부가 중첩되는 것이 바람직하다. 상기 제 2 감광막 마스크를 소정의 스트립 공정을 통해 제거한다. The first etching using the second photoresist mask pattern as an etching mask is performed to remove the second conductive layer, the ohmic contact layer 124, and the active layer 123. The recessed area is opened by dividing the height of the second photoresist mask pattern. Subsequently, a second etching process using the second photoresist mask pattern having the open channel region as an etch mask is performed to remove the second conductive layer and the ohmic contact layer 124 on the channel region, thereby removing the source and drain electrodes of the thin film transistor 120. It is effective to form 125 and 126, and to form a data line 130 connected to the source electrode 125 and a data line pad 240 provided at an end of the data line 130. In this case, the repair wiring 210 and a part of the repair line 210 may overlap at both edges of the data line 130. The second photoresist mask is removed through a predetermined strip process.

도 5를 참조하면, 도 4에 도시된 바와 같은 전체 구조 상에 보호막(140)을 도포하고, 이를 패터닝 하여 복수의 콘택홀(141)을 형성한다. Referring to FIG. 5, a protective layer 140 is coated on the entire structure as shown in FIG. 4 and patterned to form a plurality of contact holes 141.

상기 보호막(140)으로는 유기 물질막 또는 무기 물질막을 사용할 수 있고, 본 실시예에서는 감광성 유기 물질막을 보호막(140)으로 사용하는 것이 바람직하다. 물론 상기 보호막(140)은 광의 투과율이 우수한 물질을 사용하고, 게이트 절연막(122)과 동일한 물질을 사용할 수도 있다. 그리고, 상기 보호막(140)은 복수층으로 형성할 수 있다.As the passivation layer 140, an organic material layer or an inorganic material layer may be used. In this embodiment, the photosensitive organic material layer may be used as the passivation layer 140. Of course, the passivation layer 140 may be made of a material having excellent light transmittance, and may be made of the same material as the gate insulating layer 122. In addition, the passivation layer 140 may be formed in a plurality of layers.

상술한 보호막(140)을 박막 트랜지스터가 형성된 기판(100) 상에 도포한 다음 상기 콘택홀 영역을 개방하는 마스크를 이용하한 노광과 현상을 실시하여 상기 보호막(140)을 제거하여 화소 영역 내의 드레인 전극(126) 일부를 노출하는 드레인 콘택홀(141)과, 게이트 라인 패드(220)의 일부를 노출하는 게이트 패드 콘택홀(222) 및 데이터 라인 패드(240)의 일부를 노출하는 데이터 패드 콘택홀(242)을 형성하는 것이 바람직하다. 물론 이에 한정되지 않고, 필요에 따라서는 보호막(140)을 감광성이 없는 유기 물질을 도포하고 사진 식각 공정을 통하여 형성할 수도 있으나 감광성 유기 물질로 보호막을 형성하는 것에 비하여 제조 공정이 복잡해진다. The protective layer 140 is coated on the substrate 100 on which the thin film transistor is formed, and then exposure and development are performed using a mask that opens the contact hole region. The protective layer 140 is removed to remove the drain electrode in the pixel region. The drain contact hole 141 exposing a portion of the drain contact hole, the gate pad contact hole 222 exposing a portion of the gate line pad 220, and the data pad contact hole exposing a portion of the data line pad 240 ( 242 is preferred. Of course, the present invention is not limited thereto, and if necessary, the protective film 140 may be formed by coating an organic material having no photosensitive property and performing a photolithography process, but the manufacturing process is more complicated than forming the protective film using the photosensitive organic material.

도 6을 참조하면, 보호막(140) 상에 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 인듐 아연 산화물(Indium Zinc Oxide : IZO)을 포함하는 투명 도전막의 제 3 도전성막을 형성한 다음, 이를 패터닝 하여 화소 전극(150), 게이트 콘택 패 드(230), 데이터 콘택 패드(241)를 형성한다. Referring to FIG. 6, a third conductive film of a transparent conductive film including indium tin oxide (ITO) or indium zinc oxide (IZO) is formed on the passivation layer 140, and then patterned. The pixel electrode 150, the gate contact pad 230, and the data contact pad 241 are formed.

보호막 상에 제 3 도전성막을 형성한 다음 그 상부에 감광막을 도포하고 마스크를 이용한 포토리소그라피 공정을 실시하여 감광막 마스크 패턴을 형성한다. 상기 감광막 마스크 패턴을 식각 마스크로하는 식각 공정을 통해 드레인 콘택홀(141)을 통해 드레인 전극(126)과 접속되는 화소 전극(150)을 형성한다. 그리고, 상기 게이트 패드 콘택홀(222)을 통해 게이트 라인 패드(220)와 접속되는 게이트 콘택 패드(230)을 형성하여 게이트 패드(220, 230)를 제조하고, 데이터 패드 콘택홀(242)을 통해 데이터 라인 패드(240)와 접속되는 데이터 콘택 패드(241)을 형성하여 데이터 패드(240)를 제조한다. After the third conductive film is formed on the protective film, a photosensitive film is applied on the protective film, and a photolithography process using a mask is performed to form a photosensitive film mask pattern. The pixel electrode 150 connected to the drain electrode 126 is formed through the drain contact hole 141 through an etching process using the photoresist mask pattern as an etching mask. The gate pads 220 and 230 are manufactured by forming the gate contact pads 230 connected to the gate line pads 220 through the gate pad contact holes 222 and through the data pad contact holes 242. The data pad 240 is manufactured by forming a data contact pad 241 connected to the data line pad 240.

이를 통해 하부 기판 즉, 박막 트랜지스터 기판(100)이 제작된다. 상술한 실시예의 박막 트랜지스터 기판(100)은 4매 마스크 공정으로 형성되었지만, 이에 한정되지 않고, 4매 이상의 마스크 공정 또는 4매 이하의 마스크 공정을 통해서도 형성될 수 있다.Through this, the lower substrate, that is, the thin film transistor substrate 100 is manufactured. The thin film transistor substrate 100 of the above-described embodiment is formed by a four mask process, but is not limited thereto. The thin film transistor substrate 100 may also be formed through four or more mask processes or four or less mask processes.

한편, 공통 전극 기판(2000)은 투명 절연 기판(200) 상에 불투광성 물질을 도포한 다음 이를 패터닝 하여 상기 게이트 라인(110), 박막 트랜지스터(120), 데이터 라인(130) 및 스토리지 배선(140) 영역을 차광하는 블랙 매트릭스(210)를 형성한다. 이후, 소정의 색 특성을 갖는 유기막을 도포하고, 이를 패터닝 하여 화소 영역에 컬러 필터(220)를 형성한다. 이때, 각 단위 화소 별로 R, G, B 색의 컬러 필터(220)가 연속적으로 형성되는 것이 바람직하다. 다음으로, 컬러 필터(220) 상에 오버 코트막(230) 및 투명 공통 전극(240)을 순차적으로 형성한다. 그리고, 상 기 공통 전극 기판(2000)의 일부에는 셀 갭 유지를 위한 스페이서(미도시)를 형성하는 것이 바람직하다. Meanwhile, the common electrode substrate 2000 is coated with an opaque material on the transparent insulating substrate 200 and then patterned to form the gate line 110, the thin film transistor 120, the data line 130, and the storage wiring 140. ) To form a black matrix 210 that shields the area. Thereafter, an organic layer having a predetermined color characteristic is coated and patterned to form a color filter 220 in the pixel region. In this case, it is preferable that color filters 220 of R, G, and B colors are continuously formed for each unit pixel. Next, the overcoat layer 230 and the transparent common electrode 240 are sequentially formed on the color filter 220. In addition, it is preferable to form a spacer (not shown) for maintaining a cell gap in a part of the common electrode substrate 2000.

상기와 같이 제조된 박막 트랜지스터 기판(1000)과 공통 전극 기판(2000) 중 어느 하나의 기판에 액정을 적하하고, 다른 기판의 가장자리에는 실란트를 포함하는 실링 부재(미도시)를 도포한다. 이후, 두 기판 정렬한 다음 합착 시켜 액정 표시 장치의 기본 패널을 제작하다. 본 실시예에서는 상기 박막 트랜지스터 기판(1000) 상에 액정을 적하하고, 공통 전극 기판(2000)의 가장자리에 두 기판간을 밀봉하기 위한 실링 부재를 도포한다. 그리고, 하부 박막 트랜지스터 기판(1000)의 화소 전극(150)과, 상부 공통 전극 기판(2000)의 컬러 필터(220)가 대응하여 정확하게 중첩되게 정렬한 다음 고온 가압을 실시하여 두 기판을 밀봉시키고, 적하된 액정이 두 기판 사이에서 넓게 퍼지도록 한다. 물론 액정 적하 공정이 아닌 두 기판을 밀봉한 다음 액정을 주입하는 액정 주입 방법을 통해 두 기판 사이에 액정층을 형성할 수도 있다. A liquid crystal is dropped on one of the thin film transistor substrate 1000 and the common electrode substrate 2000 manufactured as described above, and a sealing member (not shown) including a sealant is applied to the edge of the other substrate. Thereafter, the two substrates are aligned and then bonded together to fabricate a basic panel of the liquid crystal display. In the present exemplary embodiment, a liquid crystal is dropped on the thin film transistor substrate 1000, and a sealing member for sealing the two substrates is applied to the edge of the common electrode substrate 2000. Then, the pixel electrode 150 of the lower thin film transistor substrate 1000 and the color filter 220 of the upper common electrode substrate 2000 correspond to each other precisely and overlapped, and then pressurize the high temperature to seal the two substrates. The dropped liquid crystal is spread widely between the two substrates. Of course, a liquid crystal layer may be formed between the two substrates through a liquid crystal injection method in which two substrates are sealed and then liquid crystal is injected instead of a liquid crystal dropping process.

본 발명의 실시예에 따른 액정 표시 장치는 상부 및 하부 기판 사이에 네거티브 타입의 유전율 이방성(negative type dielectric constant anisotropy)을 갖는 액정을 구비하여 수직 배향시키는 것이 바람직하다. 그리고, 상술한 액정 표시 장치는 이러한 기본 패널 양측에 도시되지 않은 편광판, 백라이트, 보상판 등의 요소들을 배치할 수 있다.The liquid crystal display according to the exemplary embodiment of the present invention preferably includes a liquid crystal having a negative type dielectric constant anisotropy between the upper and lower substrates to vertically align it. The liquid crystal display described above may arrange elements such as a polarizer, a backlight, and a compensation plate, which are not shown on both sides of the basic panel.

도 7은 본 실시예에 따른 액정 표시 장치의 리페어를 설명하기 위한 개념도이고, 도 8은 도 7의 액정 표시 장치를 C-C선에 대해 자른 단면도 이다. 7 is a conceptual view illustrating a repair of the liquid crystal display according to the present embodiment, and FIG. 8 is a cross-sectional view of the liquid crystal display of FIG. 7 taken along line C-C.

도 7 및 도 8을 참조하면, 도면에서와 같이 일 데이터 라인(130)에 단선이 발생한 경우(도 7의 S 영역 참조) 리페어 공정을 실시하여 일 데이터 라인(130)과 일 리페어 배선(210)을 연결한다. 즉, 데이터 라인(130)의 양 가장자리와 중첩되는 일 리페어 배선(210) 영역(도 7의 R 영역 참조)에 레이저를 조사하여 하부 리페어 배선(210)과 상부 데이터 라인(130)간을 접속시킨다. 이를 통해 데이터 라인(130)에 인가되는 신호는 리페어 배선(210)을 통해 우회 하여 각 화소에 공급될 수 있다. 이때, 본 실시예에서는 리페어 배선(210)의 상측에 저저항 금속층(112)인 Al막이 위치하고 있어 데이터 라인과의 안정적인 리페어를 수행할 수 있다. Referring to FIGS. 7 and 8, when disconnection occurs in one data line 130 as shown in FIG. 7 (see S region of FIG. 7), the repair process is performed to perform one data line 130 and one repair wiring 210. Connect That is, the laser beam is irradiated to one repair wiring 210 region (see R region of FIG. 7) overlapping both edges of the data line 130 to connect the lower repair wiring 210 and the upper data line 130. . As a result, a signal applied to the data line 130 may be bypassed through the repair line 210 and supplied to each pixel. In this embodiment, since the Al film, which is the low resistance metal layer 112, is positioned above the repair wiring 210, stable repair with the data line can be performed.

상술한 바와 같이, 본 발명은 오믹 금속층 상에 저저항 금속층이 형성된 구조의 리페어 배선을 통해 데이터 라인의 안정적인 리페어를 수행할 수 있다. As described above, the present invention can perform stable repair of the data line through the repair wiring of the structure in which the low resistance metal layer is formed on the ohmic metal layer.

또한, 게이트 라인과 접속되는 게이트 라인 패드에 절개부를 형성하여 저저항 금속측 하부에 마련된 오믹 금속층을 노출시켜 게이트 패드 영역의 콘택 저항의 증가를 막을 수 있다. In addition, an incision may be formed in the gate line pad connected to the gate line to expose the ohmic metal layer provided under the low resistance metal side, thereby preventing an increase in contact resistance of the gate pad region.

본 발명을 첨부 도면과 전술된 바람직한 실시예를 참조하여 설명하였으나, 본 발명은 그에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명을 다양하게 변형 및 수정할 수 있다.Although the invention has been described with reference to the accompanying drawings and the preferred embodiments described above, the invention is not limited thereto, but is defined by the claims that follow. Accordingly, one of ordinary skill in the art may variously modify and modify the present invention without departing from the spirit of the following claims.

Claims

복수의 게이트 라인;A plurality of gate lines;

상기 게이트 라인과 교차하는 복수의 데이터 라인;A plurality of data lines intersecting the gate lines;

상기 게이트 라인 및 상기 데이터 라인에 의해 정의된 복수의 화소 영역에 마련된 화소 전극;A pixel electrode provided in a plurality of pixel regions defined by the gate line and the data line;

상기 게이트 라인, 데이터 라인 및 화소 전극에 접속된 복수의 박막 트랜지스터;A plurality of thin film transistors connected to the gate line, the data line and the pixel electrode;

상기 게이트 라인과 동일 면상에 마련되어 상기 복수의 데이터 라인 각각의 양 가장자리에 그 일부가 중첩되는 복수의 리페어 배선을 포함하고, A plurality of repair wirings disposed on the same plane as the gate lines and partially overlapping both edges of the plurality of data lines;

상기 리페어 배선은 오믹 금속층과 저저항 금속층이 순차적으로 적층되어 형성되는 박막 트랜지스터 기판.The repair wiring is a thin film transistor substrate formed by sequentially stacking an ohmic metal layer and a low resistance metal layer.

청구항 1에 있어서, The method according to claim 1,

상기 오믹 금속층으로 Cr, Mo 및 이의 합금 중 적어도 어느 하나를 사용하고, 상기 저저항 금속층으로 Al, AlNd 및 이의 합금 중 적어도 어느 하나를 사용하는 박막 트랜지스터 기판.At least one of Cr, Mo, and an alloy thereof, and at least one of Al, AlNd, and an alloy thereof, as the low resistance metal layer.

청구항 1에 있어서, The method according to claim 1,

상기 리페어 배선은 기판의 가장자리에 링 형태로 배치된 박막 트랜지스터 기판.The repair wiring is a thin film transistor substrate disposed in a ring shape on the edge of the substrate.

청구항 1에 있어서, The method according to claim 1,

상기 게이트 라인 끝단에 게이트 패드가 마련되고, 상기 게이트 패드와, 상기 게이트 라인은 상기 리베어 배선과 동일 구조로 동일 면상에 형성되고, A gate pad is provided at an end of the gate line, and the gate pad and the gate line are formed on the same surface as the rib wire and have the same structure.

상기 게이트 패드는 게이트 라인에 접속되어 적어도 하나의 절개부를 포함하는 게이트 라인 패드와, 상기 게이트 라인 패드 상에 형성된 게이트 콘택 패드를 포함하는 박막 트랜지스터 기판.The gate pad includes a gate line pad connected to a gate line and including at least one cutout, and a gate contact pad formed on the gate line pad.

청구항 4에 있어서, The method according to claim 4,

상기 절개부는 상부 폭 보다 하부 폭이 더 좁게 형성되어 그 내측 하부에 상기 오믹 금속층을 노출하는 박막 트랜지스터 기판.The cutout portion is formed to have a lower width than the upper width of the thin film transistor substrate to expose the ohmic metal layer on the inner lower portion.

투광성 기판 상에 오믹 금속층 및 저저항 금속층을 형성한 다음 이를 패터닝 하여 게이트 전극, 게이트 라인, 적어도 하나의 절개부를 갖는 게이트 라인 패드 및 리페어 라인을 형성하는 단계;Forming an ohmic metal layer and a low resistance metal layer on the light transmissive substrate and then patterning the same to form a gate electrode, a gate line, a gate line pad having at least one cutout, and a repair line;

상기 게이트 전극을 포함하는 전체 구조 상에 게이트 절연막, 활성층 및 도전성막을 도포한 다음 이를 패터닝하여 소스 전극, 드레인 전극 및 데이터 라인을 형성하는 단계;Forming a source electrode, a drain electrode, and a data line by applying a gate insulating film, an active layer, and a conductive film on the entire structure including the gate electrode;

상기 데이터 라인을 포함하는 전체 구조 상에 보호막을 도포하고, 이를 패터닝 하여 상기 드레인 전극의 일부를 노출하는 드레인 콘택홀과, 상기 게이트 라인 패드를 노출하는 게이트 패드 콘택홀을 형성하는 단계;Applying a protective layer on the entire structure including the data line and patterning the protective layer to form a drain contact hole exposing a portion of the drain electrode and a gate pad contact hole exposing the gate line pad;

상기 보호막 상에 상기 드레인 콘택홀을 통해 상기 드레인 전극에 접속되는 화소 전극과, 상기 게이트 패드 콘택홀을 통해 상기 게이트 라인 패드와 접속되는 게이트 콘택 패드를 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.Forming a pixel electrode connected to the drain electrode through the drain contact hole and a gate contact pad connected to the gate line pad through the gate pad contact hole on the passivation layer; .

청구항 6에 있어서, The method according to claim 6,

상기 절개부는 상부 폭 보다 하부 폭이 더 좁게 형성되어 그 내측 하부에 상기 오믹 금속층을 노출하는 박막 트랜지스터 기판의 제조 방법.The cutout is formed in a lower width than the upper width narrower to expose the ohmic metal layer on the inner lower portion of the thin film transistor substrate manufacturing method.

복수의 게이트 라인과, 상기 게이트 라인과 교차하는 복수의 데이터 라인과, 상기 게이트 라인 및 상기 데이터 라인에 의해 정의된 복수의 화소 영역에 마련된 화소 전극과, 상기 게이트 라인, 데이터 라인 및 화소 전극에 접속된 복수의 박막 트랜지스터와, 상기 게이트 라인과 동일 면상에 마련되어 상기 복수의 데이터 라인 각각의 양 가장자리에 그 일부가 중첩되는 복수의 리페어 배선을 포함하고, 상기 리페어 배선은 오믹 금속층과 저저항 금속층이 순차적으로 적층되어 형성되는 하부 기판;A plurality of gate lines, a plurality of data lines intersecting the gate lines, pixel electrodes provided in the plurality of pixel regions defined by the gate lines and the data lines, and connected to the gate lines, data lines, and pixel electrodes. A plurality of thin film transistors, and a plurality of repair wirings disposed on the same plane as the gate line and partially overlapping both edges of each of the plurality of data lines, wherein the repair wiring includes an ohmic metal layer and a low resistance metal layer sequentially A lower substrate stacked on the substrate;

상기 하부 기판과 마주하며 상기 화소 전극과 대향하는 공통 전극을 포함하는 상부 기판; 및An upper substrate facing the lower substrate and including a common electrode facing the pixel electrode; And

상기 하부 기판과 상부 기판 사이에 형성된 액정층을 포함하는 액정 표시 장치.And a liquid crystal layer formed between the lower substrate and the upper substrate.

청구항 8에 있어서, The method according to claim 8,

상기 오믹 금속층으로 상기 저저항 금속층에 비해 접속저항이 낮은 금속을 사용하고, 상기 저저항 금속층으로 상기 오믹 금속층에 비해 배선 저항이 낮은 금속층을 사용하되, 상기 오믹 금속층으로 Cr, Mo 및 이의 합금 중 적어도 어느 하나를 사용하고, 상기 저저항 금속층으로 Al, AlNd 및 이의 합금 중 적어도 어느 하나를 사용하는 액정 표시 장치.A metal having a lower connection resistance than the low resistance metal layer is used as the ohmic metal layer, and a metal layer having a lower wiring resistance than the ohmic metal layer is used as the low resistance metal layer, wherein at least one of Cr, Mo, and an alloy thereof is used as the ohmic metal layer. A liquid crystal display using any one and using at least one of Al, AlNd, and an alloy thereof as the low resistance metal layer.

청구항 8에 있어서, The method according to claim 8,

상기 게이트 라인 끝단에 게이트 패드가 마련되고, 상기 게이트 패드와, 상 기 게이트 라인은 상기 리베어 배선과 동일 구조로 동일 면상에 형성되고, A gate pad is provided at an end of the gate line, and the gate pad and the gate line are formed on the same surface as the rib wire and have the same structure.

상기 게이트 패드는 게이트 라인에 접속되어 적어도 하나의 절개부를 포함하는 게이트 라인 패드와, 상기 게이트 라인 패드 상에 형성된 게이트 콘택 패드를 포함하는 액정 표시 장치.And the gate pad is connected to a gate line, the gate line pad including at least one cutout portion, and a gate contact pad formed on the gate line pad.

청구항 8에 있어서, The method according to claim 8,

상기 절개부는 상부 폭 보다 하부 폭이 더 좁게 형성하여 그 내측 하부에 상기 오믹 금속층을 노출하는 액정 표시 장치.And the cutout portion is formed to have a lower width than an upper width to expose the ohmic metal layer at an inner lower portion thereof.