KR20070079377A - Thin film transistor array panel and method for manufacturing the same - Google Patents

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김병준
양성훈
최용모
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Abstract

A TFT(Thin Film Transistor) array panel and a method for manufacturing the same are provided to prevent transmittance and electrical conductivity of an LCD(Liquid Crystal Display) from decreasing by preventing indium oxide from being reduced into indium. A plurality of gate lines are formed on a substrate(110). A plurality of common electrodes(131) are formed on the substrate and are formed of a transparent conductive layer. A gate insulating layer(140) includes a silicon oxide layer that covers the gate line and the common electrodes. A data line is formed on the gate insulating layer to intersect the gate line and includes a source electrode. A drain electrode(175) is formed on the gate insulating layer and faces the source electrode. A plurality of pixel electrodes(191) are electrically connected to the drain electrode and include a plurality of branch electrodes that overlap the common electrodes and extend in parallel to each other.

Description

박막 트랜지스터 표시판 및 그 의 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD FOR MANUFACTURING THE SAME}Thin film transistor array panel and manufacturing method therefor {THIN FILM TRANSISTOR ARRAY PANEL AND METHOD FOR MANUFACTURING THE SAME}

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고,1 is a layout view illustrating a structure of a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention.

도 2 및 도 3은 도 1의 박막 트랜지스터 표시판을 II-II 및 III-III 선을 따라 잘라 도시한 각각의 단면도이고, 2 and 3 are cross-sectional views of the thin film transistor array panel of FIG. 1 taken along lines II-II and III-III, respectively.

도 4, 도 6, 도 8, 도 11 및 도 13은 도 1 내지 도 3의 박막 트랜지스터 표시판을 본 발명의 실시예에 따라 제조하는 중간 과정에서의 박막 트랜지스터 표시판의 배치도이고,4, 6, 8, 11, and 13 are layout views of a thin film transistor array panel in an intermediate process of manufacturing the thin film transistor array panel of FIGS. 1 to 3 according to an embodiment of the present invention;

도 5a 및 도 5b는 도 4의 박막 트랜지스터 표시판을 Va-Va 및 Vb-Vb'-Vb" 선을 따라 절단한 단면도이고,5A and 5B are cross-sectional views of the thin film transistor array panel of FIG. 4 taken along lines Va-Va and Vb-Vb'-Vb ",

도 7a 및 도 7b는 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa 및 VIIb-VIIb'-VIIb" 선을 따라 절단한 단면도이고,7A and 7B are cross-sectional views of the thin film transistor array panel of FIG. 6 taken along lines VIIa-VIIa and VIIb-VIIb′-VIIb ″,

도 9a 및 도 9b는 도 8의 박막 트랜지스터 표시판을 XIa-XIa 및 XIb-XIb'-XIb" 선을 따라 절단한 단면도이고, 9A and 9B are cross-sectional views of the thin film transistor array panel of FIG. 8 taken along lines XIa-XIa and XIb-XIb'-XIb ″,

도 10a 및 도 10b는 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa 및 VIIb-VIIb'-VIIb" 선을 따라 절단한 단면도로서, 도 6의 다음 단계를 도시한 도면이고,10A and 10B are cross-sectional views of the thin film transistor array panel of FIG. 6 taken along the lines VIIa-VIIa and VIIb-VIIb′-VIIb ″, illustrating the next steps of FIG. 6.

도 12a 및 도 12b는 도 11의 박막 트랜지스터 표시판을 XIIa-XIIa 및 XIIb-XIIb'-XIIb" 선을 따라 절단한 단면도이고,12A and 12B are cross-sectional views of the thin film transistor array panel of FIG. 11 taken along lines XIIa-XIIa and XIIb-XIIb'-XIIb ",

도 14a 및 도 14b는 도 11의 박막 트랜지스터 표시판을 XIVa-XIVa 및 XIVb-XIVb'-XIVb" 선을 따라 절단한 단면도이다.14A and 14B are cross-sectional views of the thin film transistor array panel of FIG. 11 taken along lines XIVa-XIVa and XIVb-XIVb′-XIVb ″.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

110: 기판 121, 129: 게이트선110: substrate 121, 129: gate line

124: 게이트 전극 131: 공통 전극124: gate electrode 131: common electrode

125: 공통 전극선 140: 게이트 절연막 125: common electrode line 140: gate insulating film

154: 반도체 163, 165: 저항성 접촉 부재154: semiconductors 163 and 165: ohmic contacts

171, 179: 데이터선 173: 소스 전극 171 and 179: data line 173: source electrode

175: 드레인 전극 180: 보호막175: drain electrode 180: protective film

181, 182, 185: 접촉 구멍 191: 화소 전극 181, 182, and 185: contact hole 191: pixel electrode

81, 82: 접촉 보조 부재 81, 82: contact auxiliary member

본 발명은 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 액정 표시 장치의 한 기판으로 사용하는 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor array panel and a manufacturing method thereof, and more particularly, to a thin film transistor array panel used as a substrate of a liquid crystal display device and a method for manufacturing the same.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화 소 전극과 공통 전극 등 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전계 생성 전극에 전압을 인가하여 액정층에 전계를 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.The liquid crystal display is one of the most widely used flat panel display devices. The liquid crystal display includes two display panels on which a field generating electrode such as a pixel electrode and a common electrode are formed, and a liquid crystal layer interposed therebetween. A voltage is applied to generate an electric field in the liquid crystal layer, through which the alignment of the liquid crystal molecules of the liquid crystal layer is determined, and the image is displayed by controlling the polarization of the incident light.

그 중에서도 전계가 인가되지 않은 상태에서 액정 분자의 장축을 상하 표시판에 대하여 수직을 이루도록 배열한 수직 배향(VA, vertical alignment) 모드 액정 표시 장치는 대비비가 커서 각광받고 있다. Among them, the vertical alignment (VA) mode liquid crystal display in which the long axis of the liquid crystal molecules are arranged perpendicular to the upper and lower display panels without an electric field applied to the display panel has a high contrast ratio.

그러나, 광시야각에 문제가 있어 수직 배향 모드의 액정 표시 장치에 절개부를 적용한 PVA(patterned vertically aligned) 모드의 액정 표시 장치, IPS(in-plane switching) 모드의 액정 표시 장치 및 PLS(plane to line switching) 모드의 액정 표시 장치가 개발되었다. 이때, 투명 도전막은 ITO 또는 IZO로 형성한다. However, there is a problem in the wide viewing angle, so that a liquid crystal display device in a patterned vertically aligned (PVA) mode, an in-plane switching (IPS) mode liquid crystal display device, and a plane to line switching are applied. Mode liquid crystal display device has been developed. At this time, the transparent conductive film is formed of ITO or IZO.

그러나, 이러한 액정 표시 장치의 제조 공정에서 질화 규소의 절연막을 투명 도전막의 상부에 적층하는 공정에서는 인듐(indium)이 환원되어 투명 도전막이 흐려지는 헤이즈(haze) 현상이 발생하며, 이로 인하여 액정 표시 장치의 투과율이 저하되는 문제점이 발생한다.However, in the process of manufacturing the liquid crystal display device, an insulating film of silicon nitride is stacked on top of the transparent conductive film to cause haze phenomenon in which indium is reduced and the transparent conductive film is blurred. The problem that the transmittance is lowered occurs.

본 발명의 기술적 과제는 헤이즈 현상을 방지할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a thin film transistor array panel and a manufacturing method thereof capable of preventing a haze phenomenon.

본 발명의 일 실시예에 박막 트랜지스터 표시판은 기판, 상기 기판 위에 형 성되어 있는 복수의 게이트선, 상기 기판 위에 형성되어 있으며 투명한 도전막으로 이루어진 복수의 공통 전극, 상기 게이트선 및 공통 전극을 덮는 산화 규소막을 포함하는 게이트 절연막, 상기 게이트 절연막 상부에 형성되어 상기 게이트선과 교차하며, 소스 전극을 가지는 데이터선, 상기 게이트 절연막 상부에 형성되어 있으며, 상기 소스 전극과 마주하는 드레인 전극, 상기 드레인 전극과 전기적으로 연결되어 있으며, 상기 공통 전극과 중첩하고 있고 서로 평행하게 뻗어 있는 복수의 가지 전극을 포함하는 복수의 화소 전극을 포함한다.According to an exemplary embodiment of the present invention, a thin film transistor array panel includes a substrate, a plurality of gate lines formed on the substrate, a plurality of common electrodes formed on the substrate and formed of a transparent conductive film, and covering the gate lines and the common electrodes. A gate insulating film including a silicon film, a data line formed on an upper portion of the gate insulating film, intersecting the gate line, having a source electrode, a drain electrode formed on an upper portion of the gate insulating film, and facing the source electrode; And a plurality of pixel electrodes including a plurality of branch electrodes overlapping the common electrode and extending in parallel with each other.

공통 전극은 복수의 가지 전극 사이에서 연속적인 면으로 이루어져 있는 것이 바람직하다.The common electrode is preferably made of a continuous surface between the plurality of branch electrodes.

게이트 절연막은 산화 규소막의 상부에 형성되어 있는 질화 규소막을 더 포함할 수 있으며, 가지 전극은 서로 다른 영역에 게이트선을 나란한 화소 전극의 중심선에 대하여 대칭으로 배치되어 있는 것이 바람직하다.The gate insulating film may further include a silicon nitride film formed on the silicon oxide film, and the branch electrodes are preferably arranged symmetrically with respect to the center line of the pixel electrode in which the gate lines are arranged in different regions.

가지 전극은 게이트선 또는 데이터선에 대하여 임의의 각으로 기울어져 있는 것이 바람직하며, 복수의 공통 전극을 공통으로 연결하는 공통 전극선을 더 포함할 수 있다.The branch electrode is preferably inclined at an arbitrary angle with respect to the gate line or the data line, and may further include a common electrode line connecting the plurality of common electrodes in common.

본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 투명한 절연 기판 상부에 투명한 도전막으로 이루어진 공통 전극을 형성하는 단계, N2 플라스마를 이용하여 상기 투명한 도전막을 표면 처리하는 단계, 상기 기판 위에 복수의 게이트선을 형성하는 단계, 상기 게이트선 및 공통 전극을 덮는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상부에 상기 게이트선과 교차하며, 소스 전극을 가지는 데이터선 및 드레인 전극을 형성하는 단계, 상기 드레인 전극과 전기적으로 연결되어 있으며, 서로 평행하게 뻗어 있는 복수의 가지 전극을 포함하는 복수의 화소 전극을 형성하는 단계를 포함한다.In the method of manufacturing a thin film transistor array panel according to an embodiment of the present invention, forming a common electrode made of a transparent conductive film on a transparent insulating substrate, surface treatment of the transparent conductive film using N 2 plasma, on the substrate Forming a plurality of gate lines, forming a gate insulating film covering the gate line and the common electrode, forming a data line and a drain electrode intersecting the gate line on the gate insulating film and having a source electrode; And forming a plurality of pixel electrodes electrically connected to the drain electrode and including a plurality of branch electrodes extending in parallel to each other.

게이트 절연막은 질화 규소로 형성하는 것이 바람직하며, 공통 전극은 ITO 또는 IZO로 형성할 수 있다.The gate insulating film is preferably formed of silicon nitride, and the common electrode may be formed of ITO or IZO.

그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Then, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 본 발명의 실시예에 따른 액정 표시 장치의 한 기판으로 사용하는 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.A thin film transistor array panel used as a substrate of a liquid crystal display according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조에 대하여 도 1 내지 도 3을 참조하여 구체적으로 설명하기로 한다.First, a structure of a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 to 3.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 2 및 도 3은 도 1의 박막 트랜지스터 표시판을 II-II 및 III-III 선을 따라 잘라 도시한 각각의 단면도이다.1 is a layout view illustrating a structure of a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention, and FIGS. 2 and 3 are cut along the lines II-II and III-III of FIG. 1. Each cross section is shown.

투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121), 복수의 공통 전극선(125) 및 복수의 공통 전극(common electrode)(131)이 형성되어 있다.A plurality of gate lines 121, a plurality of common electrode lines 125, and a plurality of common electrodes 131 are formed on an insulating substrate 110 made of transparent glass or plastic.

게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 위아래로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 집적 회로 칩의 형태로 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착될 수 있고, 또는 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 이와 직접 연결될 수 있다.The gate line 121 transmits a gate signal and mainly extends in a horizontal direction. Each gate line 121 includes a plurality of gate electrodes 124 protruding up and down and an end portion 129 having a large area for connection with another layer or an external driving circuit. A gate driving circuit (not shown) for generating a gate signal is mounted on a flexible printed circuit film (not shown) attached to the substrate 110 in the form of an integrated circuit chip, or the substrate 110. May be mounted directly on the substrate, or integrated into the substrate 110. When the gate driving circuit is integrated on the substrate 110, the gate line 121 may extend to be directly connected to the gate driving circuit.

공통 전극선(125)은 공통 전압(common voltage)을 전달하며, 게이트선(121)과 거의 평행하게 가로 방향으로 뻗어 있다. 공통 전극선(125)은 게이트선(121)과 동일한 층으로 이루어져 있는데, 이웃하는 두 게이트선(121) 사이의 중앙에 위치하며, 누설되는 빛을 차단하기 위해 아래위로 돌출한 확장부(125')를 가진다.The common electrode line 125 transmits a common voltage and extends in the horizontal direction substantially in parallel with the gate line 121. The common electrode line 125 is formed of the same layer as the gate line 121. The common electrode line 125 is positioned at the center between two neighboring gate lines 121 and protrudes upward and downward to block leakage light. Has

게이트선(121) 및 공통 전극선(125)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 등으로 만들어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 (합금) 상부막 및 알루미늄 (합금) 하부막과 몰리브덴 (합금) 상부막을 들 수 있다. 그러나 게이트선(121)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.The gate line 121 and the common electrode line 125 may be formed of aluminum-based metal such as aluminum (Al) or aluminum alloy, silver-based metal such as silver (Ag) or silver alloy, copper-based metal such as copper (Cu) or copper alloy, or molybdenum ( It may be made of molybdenum-based metals such as Mo) or molybdenum alloy, chromium (Cr), tantalum (Ta) and titanium (Ti). However, they may have a multilayer structure including two conductive films (not shown) having different physical properties. One of the conductive films is made of a metal having low resistivity, such as aluminum-based metal, silver-based metal, or copper-based metal, so as to reduce signal delay or voltage drop. In contrast, other conductive films are made of other materials, particularly materials having excellent physical, chemical, and electrical contact properties with indium tin oxide (ITO) and indium zinc oxide (IZO), such as molybdenum-based metals, chromium, tantalum, and titanium. Good examples of such a combination include a chromium bottom film, an aluminum (alloy) top film, and an aluminum (alloy) bottom film and a molybdenum (alloy) top film. However, the gate line 121 may be made of various other metals or conductors.

게이트선(121) 및 공통 전극선(125)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30도 내지 약 80도인 것이 바람직하다.Side surfaces of the gate line 121 and the common electrode line 125 are inclined with respect to the surface of the substrate 110, and the inclination angle is preferably about 30 degrees to about 80 degrees.

복수의 공통 전극(131)은 공통 전극선(125)에 공통으로 연결되어 공통 전극선(125)으로부터 공통 전압(common voltage)을 인가 받는다. 공통 전극(131)은 거의 직사각형으로 모양을 이루고 매트릭스 형태로 배열되어 게이트선(121) 사이의 공간을 거의 채우고 있다. 공통 전극(131)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질로 만들어지며, 공통 전극선(125)은 공통 전극(131)과 동일한 층으로 연결부를 두어 이루어질 수 있다. The plurality of common electrodes 131 are commonly connected to the common electrode line 125 to receive a common voltage from the common electrode line 125. The common electrode 131 has a substantially rectangular shape and is arranged in a matrix to almost fill the space between the gate lines 121. The common electrode 131 may be made of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO), and the common electrode line 125 may be formed by connecting the same layer to the common electrode 131.

게이트선(121), 공통 전극선(125) 및 공통 전극(131) 위에는 질화 규소(SiNx) 또는 산화 규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다. 게이트 절연막(140)은 게이트선(121)과 공통 전극(131)이 서로 단락되는 것을 방지하고, 이들 위에 형성되는 다른 도전성 박막과의 절연을 도모한다.A gate insulating layer 140 made of silicon nitride (SiNx) or silicon oxide (SiOx) is formed on the gate line 121, the common electrode line 125, and the common electrode 131. The gate insulating layer 140 prevents the gate line 121 and the common electrode 131 from being short-circuited with each other, and insulates the other conductive thin film formed thereon.

게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 복수의 섬형 반도체(154)가 형성되어 있다. 섬형 반도체(154)는 게이트 전극(124) 위에 위치하며, 게이트선(121)의 경계를 덮는 연장부(extension)를 포함할 수 있다.On the gate insulating layer 140, a plurality of island semiconductors 154 made of hydrogenated amorphous silicon (amorphous silicon is abbreviated as a-Si), polycrystalline silicon, or the like are formed. The island type semiconductor 154 may be positioned on the gate electrode 124 and may include an extension covering the boundary of the gate line 121.

섬형 반도체(154) 위에는 복수의 섬형 저항성 접촉 부재(ohmic contact)(163, 165)가 형성되어 있다. 저항성 접촉 부재(163, 165)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 섬형 저항성 접촉 부재(163, 165)는 쌍을 이루어 섬형 반도체(154) 위에 배치되어 있다.A plurality of island type ohmic contacts 163 and 165 are formed on the island type semiconductor 154. The ohmic contacts 163 and 165 may be made of a material such as n + hydrogenated amorphous silicon in which n-type impurities such as phosphorus are heavily doped, or may be made of silicide. The island-like ohmic contacts 163 and 165 are paired and disposed on the island-like semiconductor 154.

섬형 반도체(154)와 저항성 접촉 부재(163, 165)의 측면 역시 기판(110) 면에 대하여 경사져 있으며 경사각은 30도 내지 80도 정도이다.Side surfaces of the island-like semiconductor 154 and the ohmic contacts 163 and 165 are also inclined with respect to the surface of the substrate 110, and the inclination angle is about 30 degrees to about 80 degrees.

저항성 접촉 부재(163, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.A plurality of data lines 171 and a plurality of drain electrodes 175 are formed on the ohmic contacts 163 and 165 and the gate insulating layer 140.

데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선 (121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 데이터 구동 회로가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 이와 직접 연결될 수 있다. The data line 171 transmits a data signal and mainly extends in the vertical direction to cross the gate line 121. Each data line 171 includes a plurality of source electrodes 173 extending toward the gate electrode 124 and an end portion 179 having a large area for connection with another layer or an external driving circuit. A data driving circuit (not shown) for generating a data signal is mounted on a flexible printed circuit film (not shown) attached to the substrate 110, directly mounted on the substrate 110, or integrated in the substrate 110. Can be. When the data driving circuit is integrated on the substrate 110, the data line 171 may be extended to be directly connected to the data driving circuit.

드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다. 각 드레인 전극(175)은 넓은 한 쪽 끝 부분과 막대형인 다른 쪽 끝 부분을 가지고 있으며, 막대형 끝 부분은 U자형으로 구부러진 소스 전극(173)으로 일부 둘러싸여 있다. The drain electrode 175 is separated from the data line 171 and faces the source electrode 173 with respect to the gate electrode 124. Each drain electrode 175 has one wide end and the other end having a rod shape, and the rod end portion is partially surrounded by the source electrode 173 bent in a U shape.

하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 섬형 반도체(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에 형성된다. One gate electrode 124, one source electrode 173, and one drain electrode 175 together with the island-like semiconductor 154 form one thin film transistor (TFT), and a channel of the thin film transistor ( A channel is formed in the semiconductor 154 between the source electrode 173 and the drain electrode 175.

데이터선(171) 및 드레인 전극(175)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합 금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터선(171) 및 드레인 전극(175)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.The data line 171 and the drain electrode 175 are preferably made of a refractory metal such as molybdenum, chromium, tantalum, and titanium, or an alloy thereof, and include a refractory metal film (not shown) and a low resistance conductive film. It may have a multilayer structure including (not shown). Examples of the multilayer structure include a double layer of chromium or molybdenum (alloy) lower layer and an aluminum (alloy) upper layer, a triple layer of molybdenum (alloy) lower layer and an aluminum (alloy) interlayer and molybdenum (alloy) upper layer. However, the data line 171 and the drain electrode 175 may be made of various metals or conductors.

저항성 접촉 부재(163, 165)는 그 아래의 반도체(154)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 섬형 반도체(154)가 연장부를 포함할 때, 연장부는 게이트선(121)과 만나는 부분에서 게이트선(121)보다 너비가 넓어져 표면의 프로파일을 부드럽게 함으로써 상부에 위치하는 데이터선(171)이 단선되는 것을 방지한다. 반도체(154)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다.The ohmic contacts 163 and 165 exist only between the semiconductor 154 thereunder and the data line 171 and the drain electrode 175 thereon to lower the contact resistance therebetween. When the island type semiconductor 154 includes an extension part, the extension part is wider than the gate line 121 at the portion where the extension part meets the gate line 121 to soften the profile of the surface, thereby disconnecting the data line 171 located above. Prevent it. The semiconductor 154 includes portions exposed between the source electrode 173 and the drain electrode 175 and not covered by the data line 171 and the drain electrode 175.

데이터선(171), 드레인 전극(175) 및 노출된 반도체(151) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 무기 절연물 또는 우기 절연물 따위로 만들어지며, 무기 절연물의 예로는 질화규소와 산화규소를 들 수 있다. 유기 절연물은 감광성(photosensitivity)을 가질 수 있으며 그 유전 상부(dielectic constant)는 약 4.0 이하인 것이 바람직하다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(154) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.A passivation layer 180 is formed on the data line 171, the drain electrode 175, and the exposed semiconductor 151. The passivation layer 180 is made of an inorganic insulator or a rainy season insulator, and examples of the inorganic insulator include silicon nitride and silicon oxide. The organic insulator may have photosensitivity and the dielectric constant is preferably about 4.0 or less. However, the passivation layer 180 may have a double layer structure of the lower inorganic layer and the upper organic layer so as not to damage the exposed portion of the semiconductor 154 while maintaining excellent insulating properties of the organic layer.

보호막(180)에는 데이터선(171)의 끝 부분(179)과 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)이 형성되어 있다.In the passivation layer 180, a plurality of contact holes 182 and 185 exposing the end portion 179 and the drain electrode 175 of the data line 171 are formed, respectively, and the passivation layer 180 and the gate insulating layer are formed. A plurality of contact holes 181 exposing the end portion 129 of the gate line 121 are formed at 140.

보호막(180) 위에는 복수의 화소 전극(pixel electrode line)(191) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다. 이들은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. A plurality of pixel electrode lines 191 and a plurality of contact assistants 81 and 82 are formed on the passivation layer 180. They may be made of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO).

화소 전극(191) 각각은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적 및 전기적으로 연결되어 있으며, 각각 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. Each pixel electrode 191 is physically and electrically connected to the drain electrode 175 through the contact hole 185, and receives a data voltage from the drain electrode 175, respectively.

데이터 전압이 인가된 화소 전극(191)은 공통 전압을 인가 받는 공통 전극(131)과 함께 전기장을 생성함으로써 두 전극(191, 131) 위에 위치하는 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층을 통과하는 빛의 편광이 달라진다. The pixel electrode 191 to which the data voltage is applied generates an electric field together with the common electrode 131 to which the common voltage is applied, thereby directing the direction of liquid crystal molecules of a liquid crystal layer (not shown) positioned on the two electrodes 191 and 131. Decide The polarization of light passing through the liquid crystal layer varies according to the direction of the liquid crystal molecules determined as described above.

화소 전극(191)은 주로 가로 방향으로 뻗어 있으며 공통 전극(31)과 중첩하고 서로 분리되어 평행하게 배열되어 있는 복수의 가지 전극(191a)과 복수의 가지 전극(191a)을 서로 연결하는 연결부(191b)를 포함한다. The pixel electrode 191 mainly extends in the horizontal direction and overlaps the common electrode 31 and is connected to each other to connect the plurality of branch electrodes 191a and the plurality of branch electrodes 191a arranged in parallel to each other. ).

복수의 가지 전극(191a)은 게이트선(121)에 대하여 소정의 각도(ㆈs)로 기울어져 있으며 게이트선(121)과 평행한 화소 전극(191)의 중심선에 대하여 대칭을 이루는 복수의 하부 및 상부 가지 전극을 포함한다. 여기서, 수평 방향(액정 분자의 러빙 방향)은 "R"이고, 상부 가지 전극이 뻗은 방향은 "S"이다.The plurality of branch electrodes 191a are inclined at a predetermined angle with respect to the gate line 121, and a plurality of lower parts symmetrical with respect to the center line of the pixel electrode 191 parallel to the gate line 121 and And an upper branch electrode. Here, the horizontal direction (the rubbing direction of the liquid crystal molecules) is "R", and the direction in which the upper branch electrode extends is "S".

도 1에 도시한 바와 같이, 액정 분자는 "R" 방향으로 러빙되어 있어 화소 전 극(191)의 상부 및 하부 가지 전극(191a)에 대응하는 영역에 위치하는 액정 분자는 가지 전극(191a)에 대하여 초기 비틀림각(ㆈs)을 가지도록 배향된다. As shown in FIG. 1, the liquid crystal molecules are rubbed in an “R” direction so that the liquid crystal molecules positioned in regions corresponding to the upper and lower branch electrodes 191a of the pixel electrode 191 are connected to the branch electrodes 191a. Oriented with an initial twist angle with respect to

초기 비틀림각(ㆈs)은 러빙 방향(R)과 가지 전극(191a)의 길이 방향(S)이 이루는 각 또는 러빙 방향(R)과 가지 전극(191a)이 각으로 정의되며, 휘도 감소를 방지하기 위해 0도보다 크고 10도보다 작거나 같은 것이 바람직하다. The initial torsion angle ㆈ s is defined as the angle formed by the rubbing direction R and the longitudinal direction S of the branch electrode 191a or the rubbing direction R and the branch electrode 191a as an angle, thereby preventing a decrease in luminance. In order to achieve this, it is preferable to be larger than 0 degrees and smaller than or equal to 10 degrees.

이 때, 화소 전극(191)의 상부 가지 전극(191a)에 대응하는 영역에 위치하는 액정 분자는 전압인가 시 초기 비틀림각(ㆈs)에 의해 반시계 반대 방향으로 회전하며, 화소 전극(191)의 하부 가지 전극(191a)에 대응하는 영역에 위치하는 액정 분자는 전압인가 시 초기 비틀림각(ㆈs)에 의해 시계 방향으로 회전한다. 따라서, 두 개의 도메인이 형성되며, 좌우 방향에서의 시인성이 향상된다. At this time, the liquid crystal molecules positioned in the region corresponding to the upper branch electrode 191a of the pixel electrode 191 rotate counterclockwise by the initial twist angle (ㆈ s) when voltage is applied, and the pixel electrode 191 The liquid crystal molecules positioned in the region corresponding to the lower branch electrodes 191a of the substrate rotate in the clockwise direction by the initial twist angle ㆈ s when a voltage is applied. Thus, two domains are formed, and visibility in the left and right directions is improved.

연결부(191b)는 화소 전극(191)의 가장자리 둘레를 정의하면서 가지 전극(191a)의 양쪽 끝 부분에 연결되어 복수의 가지 전극(191a)을 연결한다.The connection part 191b is connected to both ends of the branch electrode 191a while defining the edge circumference of the pixel electrode 191 to connect the plurality of branch electrodes 191a.

화소 전극(191)과 공통 전극(131)은 액정층을 유전체로 액정 축전기를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 이들(191, 131)은 또한 게이트 절연막(140) 및 보호막(180)을 유전체로 유지 축전기를 이루어 액정 축전기의 전압 유지 능력을 강화시킨다.The pixel electrode 191 and the common electrode 131 form a liquid crystal capacitor using a liquid crystal layer as a dielectric to maintain an applied voltage even after the thin film transistor is turned off, and these 191 and 131 also have a gate insulating layer 140 and a protective layer. A holding capacitor 180 is made of a dielectric to enhance the voltage holding capability of the liquid crystal capacitor.

접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 외부 장치와의 접착성을 보완하고 이들을 보호한다.The contact auxiliary members 81 and 82 are connected to the end portion 129 of the gate line 121 and the end portion 179 of the data line 171 through the contact holes 181 and 182, respectively. The contact auxiliary members 81 and 82 compensate for and protect the adhesion between the end portion 129 of the gate line 121 and the end portion 179 of the data line 171 and the external device.

도 4, 도 6, 도 8, 도 11 및 도 13은 도 1 내지 도 3의 박막 트랜지스터 표시판을 본 발명의 실시예에 따라 제조하는 중간 과정에서의 박막 트랜지스터 표시판의 배치도이고, 도 5a 및 도 5b는 도 4의 박막 트랜지스터 표시판을 Va-Va 및 VIb-VIb'-VIb" 선을 따라 절단한 단면도이고, 도 7a 및 도 7b는 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa 및 VIIb-VIIb'-VIIb" 선을 따라 절단한 단면도이고, 도 9a 및 도 9b는 도 8의 박막 트랜지스터 표시판을 XIa-XIa 및 XIb-XIb'-XIb" 선을 따라 절단한 단면도이고, 도 10a 및 도 10b는 도 6의 박막 트랜지스터 표시판을 VIIa-VIIa 및 VIIb-VIIb'-VIIb" 선을 따라 절단한 단면도로서 도 6의 다음 단계를 도시한 도면이고, 도 12a 및 도 12b는 도 11의 박막 트랜지스터 표시판을 XIIa-XIIa 및 XIIb-XIIb'-XIIb" 선을 따라 절단한 단면도이고, 도 14a 및 도 14b는 도 13의 박막 트랜지스터 표시판을 XIVa-XIVa 및 XIVb-XIVb'-XIVb" 선을 따라 절단한 단면도이다.4, 6, 8, 11 and 13 are layout views of a thin film transistor array panel in an intermediate process of manufacturing the thin film transistor array panel of FIGS. 1 to 3 according to an embodiment of the present invention, and FIGS. 5A and 5B. 4 is a cross-sectional view of the thin film transistor array panel of FIG. 4 taken along the lines Va-Va and VIb-VIb′-VIb ″, and FIGS. 7A and 7B illustrate the thin film transistor array panel of FIG. 6 VIIa-VIIa and VIIb-VIIb'-VIIb. 9A and 9B are cross-sectional views taken along line XIa-XIa and XIb-XIb'-XIb 'of the thin film transistor array panel of FIG. 8, and FIGS. 10A and 10B are cross-sectional views of FIG. 6. FIG. 6 is a cross-sectional view of the thin film transistor array panel taken along lines VIIa-VIIa and VIIb-VIIb'-VIIb ″ illustrating the next step of FIG. 6, and FIGS. 12A and 12B illustrate XIIa-XIIa and the thin film transistor array panel of FIG. 11. 13 is a cross-sectional view taken along the line XIIb-XIIb′-XIIb ″, and FIGS. 14A and 14B are thin film lines of FIG. A register panel XIVa-XIVa and XIVb-XIVb-XIVb' "is a cross-sectional view taken along a line.

먼저, 도 4, 도 5a 및 5b에 도시한 바와 같이, 투명한 유리등의 절연 기판(110)의 상부에 ITO 또는 IZO와 같은 투명한 도전 물질을 적층하고 사진 식각 공정으로 패터닝하여 투명 도전막의 공통 전극(131)을 형성한다. 이어, N2 플라스마를 이용한 표면 처리를 실시하여 공통 전극(131)을 이루는 ITO 또는 IZO에서 인듐(indium)이 환원되는 것을 방지한다. 산화 인듐(In2O3)이 인듐(In)으로 환원되는 이유는 이후에 형성되는 게이트 절연막(140)을 질화 규소로 형성할 때 사용하는 NH3 기체에서 수소(H) 라디칼이 생성되어 ITO 또는 IZO의 산소(O)를 빼앗기 때문이며, 이와 같은 환원 작용은 공통 전극(131)이 흐려지는 헤이즈 현상을 야기하며, 이를 인하여 화소의 투과율이 저하된다. 본 발명에서는 N2 플라스마를 실시함으로써 수화 반응(O-H 결합)에 비하여 강한 O-N 결합을 유도함으로써 수소 라디칼에 의해 산화 인듐(In2O3)이 인듐(In)으로 환원되는 것을 방지하여, 공통 전극(131)의 투명도와 전기 전도도가 저하되는 것을 방지할 수 있다. First, as shown in FIGS. 4, 5A, and 5B, a transparent conductive material such as ITO or IZO is laminated on the insulating substrate 110 such as transparent glass, and patterned by a photolithography process to form a common electrode of the transparent conductive film ( 131). Subsequently, surface treatment using N 2 plasma is performed to prevent indium from being reduced in ITO or IZO forming the common electrode 131. The reason why indium oxide (In 2 O 3 ) is reduced to indium (In) is that hydrogen (H) radicals are generated from NH 3 gas used to form the gate insulating layer 140 to be formed of silicon nitride. This is because oxygen (O) of the IZO is taken away, and this reducing action causes a haze phenomenon in which the common electrode 131 is clouded, thereby lowering the transmittance of the pixel. In the present invention, by conducting N 2 plasma to induce a strong ON bond compared to the hydration reaction (OH bond) to prevent the reduction of indium oxide (In 2 O 3 ) to indium (In) by hydrogen radicals, The transparency and electrical conductivity of 131 can be prevented from being lowered.

이와 같이 산화 인듐(In2O3)이 인듐(In)으로 환원되는 것을 방지하기 위해서는 이후에 형성되는 게이트 절연막(140)을 산화 규소(SiOx)로 형성하는 방법이 있으며, 이에 대해서는 이후에 구체적으로 설명하기로 한다.As such, in order to prevent indium oxide (In 2 O 3 ) from being reduced to indium (In), there is a method of forming a gate insulating layer 140 formed of silicon oxide (SiOx). Let's explain.

도 6, 도 7a 및 도 7b에 도시한 바와 같이, 절연 기판(110) 위에 도전 물질을 단일막 또는 다층막으로 적층하고 사진 식각 공정으로 패터닝하여 복수의 게이트 전극(124)과 끝 부분(129a, 129b)을 각각 포함하는 복수의 게이트선(121) 및 공통 전극선(125, 125')을 형성한다.6, 7A, and 7B, a plurality of gate electrodes 124 and end portions 129a and 129b are formed by stacking a conductive material in a single layer or a multilayer on an insulating substrate 110 and patterning the photolithography process. ) And a plurality of gate lines 121 and common electrode lines 125 and 125 ', respectively.

이때 기판의 상부에 게이트 구동 회로를 직접 형성하는 경우에는 게이트선과 동일한 층의 게이트 구동 회로의 일부도 함께 형성한다. In this case, when the gate driving circuit is directly formed on the substrate, a part of the gate driving circuit of the same layer as the gate line is also formed.

이어, 도 8, 도 9a 및 도 9b에서 보는 바와 같이, 약 1,500-5,000Å 두께를 가지는 질화 규소(SiNX)의 게이트 절연막(140), 약 500-2,000Å 두께의 진성 비정질 규소층(intrinsic amorphous silicon), 약 300-600Å 두께의 불순물 비정질 규소층(extrinsic amorphous silicon)의 삼층막을 연속하여 적층하고, 불순물 비정질 규소층과 진성 비정질 규소층을 사진식각하여 게이트 절연막(140) 위에 복수의 섬형 불순물 반도체(164)와 복수의 섬형 진성 반도체(154)를 형성한다. 이때, 앞에서 설명한 바와 같이 공통 전극(131)을 형성한 다음 N2 플라스마 표면 처리를 실시하여 질화 규소의 게이트 절연막(140)을 적층할 때 NH3을 사용하더라도 공통 전극(131)에서는 헤이즈 현상이 발생하지 않는다.Subsequently, as shown in FIGS. 8, 9A, and 9B, a gate insulating layer 140 of silicon nitride (SiN X ) having a thickness of about 1,500-5,000 μs, an intrinsic amorphous layer having a thickness of about 500-2,000 μs three layers of an impurity amorphous silicon layer having a thickness of about 300 to 600 Å, and a plurality of island-like impurity semiconductors on the gate insulating layer 140 by photolithography of the impurity amorphous silicon layer and the intrinsic amorphous silicon layer. 164 and a plurality of island-like intrinsic semiconductors 154 are formed. At this time, a haze phenomenon occurs in the common electrode 131 even when NH 3 is used to form the gate insulating layer 140 of silicon nitride by forming the common electrode 131 and then performing N 2 plasma surface treatment. I never do that.

한편, 산화 인듐(In2O3)이 인듐(In)으로 환원되는 것을 방지하기 위해 도 10a 및 도 10b에서 보는 바와 같이 게이트 절연막(140)을 산화 규소막(SiNX)으로 형성한다. 산화 규소막을 이용하여 게이트 절연막(140)을 형성할 때에는 NH3 기체대신 N2O 기체를 이용하기 때문에 수소 라디칼이 발생하지 않는다. 그러므로 수소 라디칼과 공통 전극(131)의 산화 인듐의 접촉을 근복적으로 차단함으로써 산화 인듐이 인듐으로 환원되는 것을 억제할 수 있다. 하지만, 게이트 절연막(140)의 유전율과 이후에 형성되는 비정질 규소의 반도체 특성을 고려하여 게이트 절연막(140)은 800-1,000Å 정도 두께의 산화 규소막(140a)과 나머지 두께의 질화 규소막(140b)으로 형성하는 것이 바람직하다.Meanwhile, in order to prevent indium oxide (In 2 O 3 ) from being reduced to indium (In), as shown in FIGS. 10A and 10B, the gate insulating layer 140 is formed of a silicon oxide layer (SiN X ). When the gate insulating layer 140 is formed using the silicon oxide film, hydrogen radicals are not generated because N 2 O gas is used instead of NH 3 gas. Therefore, it is possible to suppress the reduction of indium oxide to indium by blocking the contact between the hydrogen radical and the indium oxide of the common electrode 131 near each other. However, in consideration of the dielectric constant of the gate insulating layer 140 and the semiconductor characteristics of the amorphous silicon formed thereafter, the gate insulating layer 140 has a silicon oxide film 140a having a thickness of about 800-1,000 GPa and a silicon nitride film 140b having the remaining thickness. It is preferable to form into).

이어, 도 11, 도 12a 및 도 12b에서 보는 바와 같이, 도전막을 스퍼터링 등의 방법으로 증착한 다음 사진 식각 공정으로 패터닝하여 복수의 소스 전극(173)과 끝 부분(179)을 각각 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)을 형성한다. Next, as shown in FIGS. 11, 12A, and 12B, a conductive film is deposited by sputtering or the like, and then patterned by a photolithography process to include a plurality of source electrodes 173 and a plurality of end portions 179, respectively. The data line 171 and the plurality of drain electrodes 175 are formed.

이어, 데이터선(171) 및 드레인 전극(175)으로 덮이지 않고 노출된 불순물 반도체 부분을 제거함으로써 복수의 섬형 저항성 접촉 부재(163, 165)를 완성하는 한편, 그 아래의 진성 반도체(154) 부분을 노출시킨다. 노출된 진성 반도체(154) 부분의 표면을 안정화시키기 위하여 산소 플라스마를 뒤이어 실시하는 것이 바람직하다.Subsequently, the plurality of island-type ohmic contacts 163 and 165 are completed by removing the exposed impurity semiconductor portions that are not covered by the data line 171 and the drain electrode 175, while the portions of the intrinsic semiconductor 154 thereunder. Expose Oxygen plasma is preferably followed by stabilization of the surface of the exposed intrinsic semiconductor 154 portion.

다음으로, 도 13, 도 14a 및 도 14b에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)에 의해 가려지지 않는 반도체층(154)을 덮도록 보호막(passivation layer)(180)을 형성한다. 이때 보호막(180)은 무기 물질인 질화규소(SiNx) 또는 유기 절연 물질 따위로 형성한다. 그리고, 보호막(180)을 사진 식각 공정으로 게이트 절연막(140)과 함께 패터닝하여 복수의 접촉 구멍(181, 182, 185)을 형성한다. Next, as shown in FIGS. 13, 14A, and 14B, a passivation layer 180 is covered to cover the semiconductor layer 154 that is not covered by the data line 171 and the drain electrode 175. Form. In this case, the passivation layer 180 is formed of silicon nitride (SiNx) or an organic insulating material. The passivation layer 180 is patterned together with the gate insulating layer 140 by a photolithography process to form a plurality of contact holes 181, 182, and 185.

다음으로, 도 1 내지 도 3에 도시한 바와 같이, 보호막(180) 위에 ITO 또는 IZO 등의 투명한 도전 물질을 증착하고, 마스크를 이용한 사진 식각 공정으로 식각하여 화소 전극(191) 및 접촉 보조 부재(81, 82)를 형성한다. Next, as shown in FIGS. 1 to 3, a transparent conductive material such as ITO or IZO is deposited on the passivation layer 180 and etched by a photolithography process using a mask to etch the pixel electrode 191 and the contact auxiliary member ( 81, 82).

본 발명의 실험예에서는 공통 전극(131)을 ITO 또는 IZO로 형성하고, N2 플라스마 표면 처리를 실시한 후 질화 규소를 4,000Å 정도의 두께로 게이트 절연막(140)을 형성하거나 표면 처리를 실시하지 않은 상태에서 산화 규소를 3,000Å 정도의 두께로 적층하여 게이트 절연막(140)을 형성하였을 때, 헤이즈 현상은 발생하지 않았다.In the experimental example of the present invention, the common electrode 131 is formed of ITO or IZO, the N 2 plasma surface treatment is performed, and the silicon nitride is not formed to form the gate insulating film 140 or the surface treatment. When the silicon oxide was laminated to a thickness of about 3,000 Å in the state to form the gate insulating film 140, no haze phenomenon occurred.

본 발명에 따른 박막 트랜지스터 표시판 및 그 제조 방법에서는 투명 도전막 을 N2 플라스마 표면 처리를 실시하거나 투명 도전막과 접촉하는 절연막을 산호 규소로 형성함으로써 산화 인듐이 인듐으로 환원되는 것을 방지할 수 있다. 이를 통하여 액정 표시 장치의 투과율과 전기 전도도가 저하되는 것을 방지하여 표시 특성을 안정적으로 확보할 수 있다.In the thin film transistor array panel according to the present invention and a method of manufacturing the same, it is possible to prevent the indium oxide from being reduced to indium by subjecting the transparent conductive film to N 2 plasma surface treatment or forming an insulating film in contact with the transparent conductive film with coral silicon. As a result, the transmittance and the electrical conductivity of the liquid crystal display can be prevented from being lowered, thereby ensuring stable display characteristics.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although the preferred embodiments of the present invention have been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.

Claims (9)

기판,Board, 상기 기판 위에 형성되어 있는 복수의 게이트선,A plurality of gate lines formed on the substrate, 상기 기판 위에 형성되어 있으며 투명한 도전막으로 이루어진 복수의 공통 전극,A plurality of common electrodes formed on the substrate and made of a transparent conductive film, 상기 게이트선 및 공통 전극을 덮는 산화 규소막을 포함하는 게이트 절연막,A gate insulating film including a silicon oxide film covering the gate line and the common electrode, 상기 게이트 절연막 상부에 형성되어 상기 게이트선과 교차하며, 소스 전극을 가지는 데이터선,A data line formed on the gate insulating layer and intersecting the gate line and having a source electrode; 상기 게이트 절연막 상부에 형성되어 있으며, 상기 소스 전극과 마주하는 드레인 전극,A drain electrode formed on the gate insulating layer and facing the source electrode; 상기 드레인 전극과 전기적으로 연결되어 있으며, 상기 공통 전극과 중첩하고 있고 서로 평행하게 뻗어 있는 복수의 가지 전극을 포함하는 복수의 화소 전극A plurality of pixel electrodes electrically connected to the drain electrode and including a plurality of branch electrodes overlapping the common electrode and extending in parallel to each other; 을 포함하는 박막 트랜지스터 표시판. Thin film transistor array panel comprising a. 제1항에서,In claim 1, 상기 공통 전극은 상기 가지 전극 사이에서 연속적인 면으로 이루어져 있는 박막 트랜지스터 표시판. The common electrode is a thin film transistor array panel consisting of a continuous surface between the branch electrode. 제1항에서,In claim 1, 상기 게이트 절연막은 상기 산화 규소막의 상부에 형성되어 있는 질화 규소막을 더 포함하는 박막 트랜지스터 표시판. The gate insulating film further includes a silicon nitride film formed on the silicon oxide film. 제1항에서,In claim 1, 상기 가지 전극은 서로 다른 영역에 상기 게이트선을 나란한 상기 화소 전극의 중심선에 대하여 대칭으로 배치되어 있는 박막 트랜지스터 표시판. And the branch electrodes are disposed symmetrically with respect to a center line of the pixel electrode in which the gate lines are arranged in different regions. 제4항에서,In claim 4, 상기 가지 전극은 상기 게이트선 또는 상기 데이터선에 대하여 임의의 각으로 기울어져 있는 박막 트랜지스터 표시판.And the branch electrode is inclined at an angle with respect to the gate line or the data line. 제1항에서,In claim 1, 상기 공통 전극을 공통으로 연결하는 공통 전극선을 더 포함하는 박막 트랜지스터 표시판.And a common electrode line connecting the common electrode in common. 투명한 절연 기판 상부에 투명한 도전막으로 이루어진 공통 전극을 형성하는 단계,Forming a common electrode formed of a transparent conductive film on the transparent insulating substrate, N2 플라스마를 이용하여 상기 투명한 도전막을 표면 처리하는 단계,Surface-treating the transparent conductive film using N 2 plasma, 상기 기판 위에 복수의 게이트선을 형성하는 단계,Forming a plurality of gate lines on the substrate; 상기 게이트선 및 공통 전극을 덮는 게이트 절연막을 형성하는 단계,Forming a gate insulating film covering the gate line and the common electrode; 상기 게이트 절연막 상부에 상기 게이트선과 교차하며, 소스 전극을 가지는 데이터선 및 드레인 전극을 형성하는 단계,Forming a data line and a drain electrode on the gate insulating layer, the data line having a source electrode and crossing the gate line; 상기 드레인 전극과 전기적으로 연결되어 있으며, 서로 평행하게 뻗어 있는 복수의 가지 전극을 포함하는 복수의 화소 전극을 형성하는 단계Forming a plurality of pixel electrodes electrically connected to the drain electrode and including a plurality of branch electrodes extending in parallel to each other; 를 포함하는 박막 트랜지스터 표시판의 제조 방법. Method of manufacturing a thin film transistor array panel comprising a. 제7항에서,In claim 7, 상기 게이트 절연막은 질화 규소로 형성하는 박막 트랜지스터 표시판의 제조 방법. And the gate insulating film is formed of silicon nitride. 제7항에서,In claim 7, 상기 공통 전극은 ITO 또는 IZO로 형성하는 박막 트랜지스터 표시판의 제조 방법. The common electrode may be formed of ITO or IZO.
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