KR20070076282A - Semiconductor devices including metal fuse, metal fuse and manufacturing method of the same - Google Patents
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Abstract
Description
도 1a 및 1b는 본 발명의 일 실시예에 의한 금속 퓨즈(100a)를 포함하는 반도체 소자를 개략적으로 도시한 종단면도 및 레이아웃도이다.1A and 1B are schematic cross-sectional views and layout views of a semiconductor device including a
도 2a 및 2b도는 본 발명의 다른 일 실시예에 의한 금속 퓨즈(100b)를 포함하는 반도체 소자를 도시한 종단면도 및 레이아웃도이다.2A and 2B are longitudinal cross-sectional views and layout views illustrating a semiconductor device including a
도 3a 및 도 3b는 본 발명의 또 다른 일 실시예에 의한 금속 퓨즈(200a)를 포함하는 반도체 소자를 개략적으로 도시한 종단면도 및 레이아웃도이다.3A and 3B are schematic cross-sectional views and layout views of a semiconductor device including a
도 4a 및 도 4b는 본 발명의 또 다른 일 실시예에 의한 금속 퓨즈(200b)를 포함하는 반도체 소자를 개략적으로 도시한 종단면도 및 레이아웃도이다.4A and 4B are schematic cross-sectional views and layout views of a semiconductor device including a
도 5a 및 도 5b는 본 발명의 또 다른 일 실시예에 의한 금속 퓨즈를 포함하는 반도체 소자를 개략적으로 도시한 종단면도 및 레이아웃도이다.5A and 5B are schematic cross-sectional views and layout views of a semiconductor device including a metal fuse according to another embodiment of the present invention.
도 6a 내지 6d는 본 발명의 일 실시예에 의한 금속 퓨즈를 포함하는 반도체 소자의 제조방법을 설명하기 위하여 개략적으로 도시한 단면도들이다.6A through 6D are cross-sectional views schematically illustrating a method of manufacturing a semiconductor device including a metal fuse according to an embodiment of the present invention.
도 7a 내지 7c는 본 발명의 다른 일 실시예에 의한 금속 퓨즈(100b)를 포함하는 반도체 소자의 제조방법을 설명하기 위하여 개략적으로 도시한 종단면도들이 다.7A to 7C are cross-sectional views schematically illustrating a method of manufacturing a semiconductor device including a
(도면의 주요부분에 대한 부호의 설명) (Explanation of symbols for the main parts of the drawing)
100: 금속 퓨즈 110: 제 1 층간 절연막100: metal fuse 110: first interlayer insulating film
130: 제 2 층간 절연막 120: 제 1 배선 패턴130: second interlayer insulating film 120: first wiring pattern
125: 제 2 배선 패턴 140: 제 1 비아 플러그125: second wiring pattern 140: first via plug
145: 제 2 비아 플러그 150: 제 1 보호막145: second via plug 150: first protective film
160: 제 1 금속 패턴 165: 제 2 금속 패턴160: first metal pattern 165: second metal pattern
170: 제 3 금속 패턴 180: 제 2 보호막170: third metal pattern 180: second protective film
190: 개구부 h1, h2: 개구190: opening h1, h2: opening
본 발명은 반도체 소자의 금속 퓨즈 및 그 제조방법에 관한 것으로서 특히 텅스텐을 이용하여 플러그 형태로 이루어진 금속 퓨즈 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal fuse of a semiconductor device and a method of manufacturing the same, and more particularly, to a metal fuse formed of a plug form using tungsten and a method of manufacturing the same.
반도체 기술의 발달에 따라 반도체 소자, 특히 메모리 소자의 경우 그 발전 속도가 더 빠르게 진행되고 있다. 특히 고속화, 저전력화, 대용량화 및 소형화 기술들이 매우 빠르게 발전되고 있으며, 특히 집적도를 향상시키는 기술이 특히 빠르게 발전하고 있다.With the development of semiconductor technology, the speed of development of semiconductor devices, especially memory devices, is increasing faster. In particular, high-speed, low-power, large-capacity and miniaturized technologies are rapidly developing, and in particular, technologies for improving the degree of integration are being developed rapidly.
고속, 고집적 반도체 소자는 다결정 실리콘 보다는 금속을 사용하여 도전패 턴을 형성하고 있다. 이는 고속화되고 저전력화 되는 고성능 반도체 소자에서는 도전 패턴의 저항이 큰 장애이기 때문에 종래 널리 사용되던 다결정 실리콘이 빠르게 금속으로 대치되고 있는 것이다.High-speed, highly integrated semiconductor devices use conductive metals rather than polycrystalline silicon to form conductive patterns. This is because polyresistive silicon, which is widely used in the past, is rapidly replaced with a metal because the resistance of the conductive pattern is a big obstacle in a high speed and low power high performance semiconductor device.
따라서, 종래에 다결정 실리콘 등으로 형성되던 퓨즈도 금속으로 형성되고 있다. 종래 널리 사용되던 금속은 알루미늄이었기 때문에 자연히 퓨즈도 알루미늄으로 형성되었고, 당분간 널리 사용될 수 있었다.Therefore, a fuse conventionally formed of polycrystalline silicon or the like is also formed of a metal. Since the metal widely used in the prior art was aluminum, the fuse was naturally formed of aluminum and could be widely used for a while.
퓨즈도 점차 미세화 되면서 레이저로 컷팅할 때 안정적으로 컷팅되고 또한 컷팅된 잔유물이 주변 회로에 영향을 주지 말아야 할 필요성이 커지게 되었다.As fuses become more and more fine-grained, there is a growing need to reliably cut laser cuts and to ensure that the cut residue does not affect the surrounding circuitry.
그런데, 종래에 알루미늄으로 형성되던 퓨즈는 레이저 컷팅 시에 컷팅후 잔유물이 많이 남아 안정된 컷팅은 물론 주변 회로에 영향을 주는 일이 잦아지게 되었다. 그래서 레이저 컷팅 공정시에 좀 더 안정적인 컷팅 공정을 위하여 레이저의 파워를 높이는 등의 노력이 있었지만, 근본적인 문제점을 해결할 수 없었으므로 완벽한 대안이 될 수 없었다.However, the fuse formed of aluminum in the prior art has a lot of residues after cutting at the time of laser cutting, as well as stable cutting and often affects the peripheral circuit. Therefore, there have been efforts to increase the power of the laser for a more stable cutting process in the laser cutting process, but could not be a perfect alternative because the fundamental problem could not be solved.
본 발명이 이루고자 하는 기술적 과제는, 안정적인 레이저 컷팅 공정을 진행할 수 있는 금속 퓨즈를 포함하는 반도체 소자를 제공함에 있다.It is an object of the present invention to provide a semiconductor device including a metal fuse capable of performing a stable laser cutting process.
본 발명이 이루고자 하는 다른 기술적 과제는, 제조가 간단하고 레이저 컷팅시 불량 발생률이 적은 금속 퓨즈를 제공함에 있다.Another technical problem to be achieved by the present invention is to provide a metal fuse which is simple to manufacture and has a low incidence of defects during laser cutting.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기 금속 퓨즈를 포함하는 반도체 소자를 제조하는 방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device including the metal fuse.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. Technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 금속 퓨즈를 포함하는 반도체 소자는, 기판 상에 형성된 제 1 층간 절연막, 상기 제 1 층간 절연막 상에 형성된 제 1 배선 패턴 및 제 2 배선 패턴, 상기 제 1 배선 패턴 및 제 2 배선 패턴 상에 형성된 제 2 층간 절연막, 상기 제 2 층간 절연막을 관통하여 상기 제 1 배선 패턴과 전기적으로 연결되는 제 1 비아 플러그 및 상기 제 2 배선 패턴과 전기적으로 연결되는 제 2 비아 플러그, 상기 제 2 층간 절연막 상에 형성되며 상기 제 1 비아 플러그와 전기적으로 연결되는 제 1 금속 패턴 및 상기 제 2 비아 플러그와 전기적으로 연결되는 제 2 금속 패턴, 상기 제 1 금속 패턴 및 제 2 금속 패턴을 덮으며 형성된 제 1 보호막, 상기 제 1 보호막을 관통하며, 상기 제 1 금속 패턴 및 제 2 금속 패턴과 전기적으로 연결되는 제 3 금속 패턴, 및 상기 제 1 보호막 상에 형성되며 상기 제 3 금속 패턴의 상면을 노출시키는 개구부를 가진 제 2 보호막을 포함한다.A semiconductor device including a metal fuse according to an embodiment of the present invention for achieving the technical problem, the first interlayer insulating film formed on the substrate, the first wiring pattern and the second wiring pattern formed on the first interlayer insulating film A second interlayer insulating layer formed on the first wiring pattern and the second wiring pattern, a first via plug electrically connected to the first wiring pattern through the second interlayer insulating film, and electrically connected to the second wiring pattern; A second via plug to be connected, a first metal pattern formed on the second interlayer insulating layer, and a second metal pattern electrically connected to the first via plug, and a second metal pattern electrically connected to the second via plug, and the first metal A first passivation layer formed covering the pattern and the second metal pattern and penetrating the first passivation layer, the first passivation layer and the second passivation layer; Connected to the third metal pattern and formed on the first protective film and a second protective film having an opening exposing the upper surface of the third metal pattern.
상기 제 1 및 제 2 층간 절연막은 실리콘 산화막일 수 있다.The first and second interlayer insulating layers may be silicon oxide layers.
상기 제 1 및 제 2 금속 패턴은 알루미늄일 수 있다.The first and second metal patterns may be aluminum.
상기 제 1 및 제 2 비아 플러그는 텅스텐일 수 있다.The first and second via plugs may be tungsten.
상기 제 3 금속 패턴은 텅스텐일 수 있다.The third metal pattern may be tungsten.
상기 제 1 보호막은 실리콘 산화막 또는 실리콘 질화막 중 어느 하나이고, 상기 제 2 보호막은 실리콘 산화막, 실리콘 질화막 또는 폴리이미드 중 어느 하나일 수 있다.The first passivation layer may be any one of a silicon oxide layer or a silicon nitride layer, and the second passivation layer may be any one of a silicon oxide layer, a silicon nitride layer, and a polyimide.
상기 제 3 금속 패턴은 저면의 높이가 상기 제 1 및 제 2 금속 패턴과 같을 수 있다.The height of the bottom surface of the third metal pattern may be the same as that of the first and second metal patterns.
상기 제 1 비아 플러그와 제 2 비아 플러그의 거리보다 상기 개구부의 폭이 작을 수 있다.The width of the opening may be smaller than the distance between the first via plug and the second via plug.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 반도체 소자의 금속 퓨즈는, 기판 상에 형성된 층간 절연막, 상기 층간 절연막 상에 형성된 제 1 금속 패턴 및 제 2 금속 패턴, 상기 제 1 금속 패턴 및 제 2 금속 패턴을 덮으며 형성된 제 1 보호막, 상기 제 1 보호막을 관통하며 상기 제 1 금속 패턴 및 제 2 금속 패턴과 전기적으로 연결되는 제 3 금속 패턴, 및 상기 제 3 금속 패턴의 상면을 노출시키는 개구부를 가진 제 2 보호막을 포함한다.In addition, the metal fuse of the semiconductor device according to another embodiment of the present invention for achieving the another technical problem, an interlayer insulating film formed on a substrate, a first metal pattern and a second metal pattern formed on the interlayer insulating film, the first A first passivation layer covering the first metal pattern and the second metal pattern, a third metal pattern penetrating the first passivation layer and electrically connected to the first metal pattern and the second metal pattern, and the third metal pattern And a second passivation film having an opening exposing the top surface.
상기 본 발명의 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 금속 퓨즈를 포함하는 반도체 소자 제조방법은, 기판 상에 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막 상에 제 1 배선 패턴 및 제 2 배선 패턴을 형성하고, 상기 제 1 배선 패턴 및 제 2 배선 패턴 상에 제 2 층간 절연막을 형성하고, 상기 제 2 층간 절연막을 관통하여 상기 제 1 배선 패턴과 전기적으로 연결되는 제 1 비아 플러그 및 상기 제 2 배선 패턴과 전기적으로 연결되는 제 2 비아 플러그를 형성하고, 상기 제 2 층간 절연막 상에 상기 제 1 금속패턴과 전기적으로 연결되는 제 1 금속 패턴 및 상기 제 2 금속패턴과 전기적으로 연결되는 제 2 금속 패턴을 형성하고, 상기 제 1 금속 패턴 상에 제 1 보호막을 형성하고, 상기 보호막을 관통하여 상기 제 1 금속 패턴 및 제 2 금속 패턴과 전기적으로 연결되는 제 3 금속 패턴을 형성하고, 및 상기 제 3 금속 패턴의 상면을 노출시키는 개구부를 가진 제 2 보호막을 형성하는 단계들을 포함한다.A semiconductor device manufacturing method including a metal fuse according to an embodiment of the present invention for achieving another technical problem of the present invention, forming a first interlayer insulating film on the substrate, the first interlayer insulating film Forming a first wiring pattern and a second wiring pattern, forming a second insulating interlayer on the first wiring pattern and the second wiring pattern, and electrically connecting the first wiring pattern through the second insulating interlayer; Forming a first via plug and a second via plug electrically connected to the second wiring pattern, the first metal pattern and the second metal pattern electrically connected to the first metal pattern on the second interlayer insulating layer Forming a second metal pattern electrically connected to the first metal pattern, forming a first passivation layer on the first metal pattern, and penetrating the passivation layer; Forming a third metal pattern electrically connected to the second metal pattern, and forming a second passivation layer having an opening exposing an upper surface of the third metal pattern.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Specific details of other embodiments are included in the detailed description and the drawings. Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and the general knowledge in the art to which the present invention pertains. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. In the drawings, the sizes and relative sizes of layers and regions may be exaggerated for clarity. Like reference numerals refer to like elements throughout.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.Embodiments described herein will be described with reference to plan and cross-sectional views, which are ideal schematic diagrams of the invention. Accordingly, shapes of the exemplary views may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include variations in forms generated by the manufacturing process. Thus, the regions illustrated in the figures have schematic attributes, and the shape of the regions illustrated in the figures is intended to illustrate a particular form of region of the device, and not to limit the scope of the invention.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used in the present specification may be used in a sense that can be commonly understood by those skilled in the art. In addition, the terms defined in the commonly used dictionaries are not ideally or excessively interpreted unless they are specifically defined clearly.
이하, 본 발명의 일 실시예에 의한 금속 퓨즈를 포함하는 반도체 소자를 도면과 함께 설명한다.Hereinafter, a semiconductor device including a metal fuse according to an embodiment of the present invention will be described with reference to the accompanying drawings.
도 1a 및 1b는 본 발명의 일 실시예에 의한 금속 퓨즈(100a)를 포함하는 반도체 소자를 개략적으로 도시한 종단면도 및 레이아웃도이다.1A and 1B are schematic cross-sectional views and layout views of a semiconductor device including a
도 1a를 참조하면, 본 발명의 일 실시예에 의한 금속 퓨즈(100a)를 포함하는 반도체 소자는 기판 상에 형성된 제 1 층간 절연막(110), 상기 제 1 층간 절연막(110) 상에 형성되는 제 1 및 제 2 배선 패턴들(120, 125), 상기 제 1 및 제 2 배선 패턴들(120, 125) 상에 형성되는 제 2 층간 절연막(130), 상기 제 2 층간 절연막(130)을 수직으로 관통하며 상기 제 1 및 제 2 배선 패턴들(120, 125)과 전기적으로 연결되는 제 1 및 제 2 비아 플러그들(140, 145), 상기 제 2 층간 절연막(130) 상에 형성되며 상기 제 1 및 제 2 비아 플러그들(140, 145)과 각각 전기적으로 연결되는 제 1 및 제 2 금속 패턴들(160a, 165a), 상기 제 1 및 제 2 금속 패턴들(160a, 165a) 상에 형성된 제 1 보호막(150), 상기 제 1 보호막(150)을 수직으로 관통하며 상기 제 1 및 제 2 금속 패턴들(160a, 165a)과 전기적으로 연결되는 제 3 금속 패턴(170a), 및 상기 제 1 보호막(150) 상에 형성되며 상기 제 3 금속 패턴(170a)의 상면을 노출시키는 개구부(190)를 가진 제 2 보호막(180)을 포함한다.Referring to FIG. 1A, a semiconductor device including a
상기 제 1 및 제 2 층간 절연막(110, 130)은 실리콘 산화막일 수 있다.The first and second
각 층간 절연막들의 상하부에는 도시되지 않은 캡핑층이 개재될 수 있으며, 상기 캡핑층은 실리콘 질화막일 수 있다.Capping layers (not shown) may be interposed between upper and lower portions of the interlayer insulating layers, and the capping layer may be a silicon nitride layer.
상기 제 1 및 2 배선 패턴(120, 125)은 다결정 실리콘, 금속-실리사이드 또는 금속일 수 있다.The first and
상기 제 1 및 제 2 비아 플러그(140, 145)는 텅스텐, 구리, 티타늄 및 그 화합물 또는 합금 중에서 선택된 어느 하나일 수 있다.The first and second via
상기 제 1 및 제 2 금속 패턴(160a, 165a)은 알루미늄일 수 있다.The first and
상기 제 3 금속 패턴(170a)은 텅스텐일 수 있다.The
상기 제 1 보호막(150)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.The
상기 제 2 보호막(180)은 실리콘 산화막, 실리콘 질화막 또는 폴리이미드막일 수 있다.The
상기 제 1, 제 2 및 제 3 금속 패턴들(160a, 165a, 170a)은 저면의 높이가 같을 수 있어서 같은 하부 막질과 접할 수 있다. 본 명세서의 도면에서는 제 2 층간 절연막(130)을 접하고 있는 것으로 도시된다.The first, second, and
상기 제 3 금속 패턴(170a)은 상기 제 1 및 제 2 금속 패턴들(160a, 165a)보다 높이가 더 높을 수 있다. 또는 더 두꺼울 수 있으며, 더 넓을 수도 있다.The
상기 제 1 또는 제 2 보호막(150, 180)은 상기 제 3 금속 패턴(170a)의 상부 표면을 노출하는 개구부(190)를 포함할 수 있다.The first or second passivation layers 150 and 180 may include an
상기 개구부(190)는 상기 제 1 및 제 2 비아 플러그(140, 145)의 거리보다 작게 형성될 수 있다.The
상기 개구부(190)는 레이져 컷팅 공정 시에 레이저가 조사되는 영역이며, 상기 제 1, 제 2 및 제 3 금속 패턴(160a, 165a, 170a)을 모두 조사할 필요가 없고 상기 제 3 금속 패턴(170a)만을 조사할 수 있도록 형성될 수 있다.The
도 1b는 도 1a에 도시된 본 발명의 일 실시예에 의한 금속 퓨즈(100a)를 포함하는 반도체 소자의 레이아웃도이다.FIG. 1B is a layout diagram of a semiconductor device including a
도 1b를 참조하면 제 1 및 제 2 배선 패턴(120, 125) 상에 형성된 제 1 및 제 2 비아 플러그(140, 145), 상기 제 1 및 제 2 비아 플러그(140, 145)와 중첩되며 형성된 제 1 및 제 2 금속 패턴(160a, 165a), 상기 제 1 및 제 2 금속 패턴(160a, 165a)을 전기적으로 연결하는 제 3 금속 패턴(170a)을 포함한다.Referring to FIG. 1B, the first and second via
상기 제 3 금속 패턴(170a)은 상기 제 1 및 제 2 금속 패턴(160a, 165a) 보다 큰 폭으로 형성될 수 있다. 그러나, 레이저 컷팅의 용이함을 위하여 상기 제 1 및 제 2 금속 패턴(160a, 165a)보다 작은 폭으로 형성될 수도 있다.The
도 2a 및 2b도는 본 발명의 다른 일 실시예에 의한 금속 퓨즈(100b)를 포함하는 반도체 소자를 도시한 종단면도 및 레이아웃도이다.2A and 2B are longitudinal cross-sectional views and layout views illustrating a semiconductor device including a
도 2a를 참조하면, 본 발명의 다른 일 실시예에 의한 금속 퓨즈(100b)를 포함하는 반도체 소자는, 기판 상에 형성된 제 1 층간 절연막(110), 상기 제 1 층간 절연막(110) 상에 형성되는 제 1 및 제 2 배선 패턴들(120, 125), 상기 제 1 및 제 2 배선 패턴들(120, 125) 상에 형성되는 제 2 층간 절연막(130), 상기 제 2 층간 절연막(130)을 수직으로 관통하며 상기 제 1 및 제 2 배선 패턴들(120, 125)과 전기적으로 연결되는 제 1 및 제 2 비아 플러그들(140, 145), 상기 제 2 층간 절연막(130) 상에 형성되며 상기 제 1 및 제 2 비아 플러그들(140, 145)과 각각 전기적으로 연결되는 제 1 및 제 2 금속 패턴들(160b, 165b), 상기 제 1 및 제 2 금속 패턴들(160b, 165b)과 동일 평면에 형성된 섬 금속 패턴(167), 상기 제 1 및 제 2 금속 패턴들(160b, 165b) 및 섬 금속 패턴(167) 상에 형성된 제 1 보호막(150), 상기 제 1 보호막(150)을 수직으로 관통하며 상기 제 1 및 제 2 금속 패턴들(160b, 165b) 및 섬 금속 패턴(167)과 전기적으로 연결되는 제 3 금속 패턴들(170b), 및 상기 제 1 보호막(150) 상에 형성되며 상기 제 3 금속 패턴들(170b)의 상면을 노출시키는 개구부(190)를 가진 제 2 보호막(180)을 포함한다.Referring to FIG. 2A, a semiconductor device including a
상기 제 1 및 제 2 층간 절연막(110, 130)은 실리콘 산화막일 수 있다.The first and second
각 층간 절연막들의 상하부에는 도시되지 않은 캡핑층이 개재될 수 있으며, 상기 캡핑층은 실리콘 질화막일 수 있다.Capping layers (not shown) may be interposed between upper and lower portions of the interlayer insulating layers, and the capping layer may be a silicon nitride layer.
상기 제 1 및 2 배선 패턴(120, 125)은 다결정 실리콘, 금속-실리사이드 또는 금속일 수 있다.The first and
상기 제 1 및 제 2 비아 플러그(140, 145)는 텅스텐, 구리, 티타늄 및 그 화합물 또는 합금 중에서 선택된 어느 하나일 수 있다.The first and second via
상기 제 1 및 제 2 금속 패턴(160b, 165b) 및 섬 금속 패턴(167)은 알루미늄일 수 있다.The first and
상기 제 3 금속 패턴(170a)은 텅스텐일 수 있다.The
상기 섬 금속 패턴(167) 및 제 3 금속 패턴(170a)은 둘 이상의 복수 개 일 수 있다.The
상기 제 1 보호막(150)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.The
상기 제 2 보호막(180)은 실리콘 산화막, 실리콘 질화막 또는 폴리이미드막일 수 있다.The
상기 제 1, 제 2, 제 3 및 섬 금속 패턴들(160b, 165b, 170b, 167)은 저면의 높이가 같을 수 있어서 같은 하부 막질을 접할 수 있다. 본 명세서의 도면에서는 제 2 층간 절연막(130)을 접하고 있는 것으로 도시된다.The first, second, third and
상기 제 3 금속 패턴(170b)은 상기 제 1 및 제 2 금속 패턴들(160b, 165b) 및 섬 금속 패턴(167)보다 높이가 더 높을 수 있다. 또는 더 두꺼울 수 있으며, 더 넓을 수도 있다.The
상기 제 1 또는 제 2 보호막(150, 180)은 상기 제 3 금속 패턴(170b)의 상부 표면을 노출하는 개구부(190)를 포함할 수 있다.The first or second passivation layers 150 and 180 may include an
상기 개구부(190)는 상기 제 1 및 제 2 비아 플러그(140, 145)의 거리보다 작게 형성될 수 있다.The
상기 개구부(190)는 레이져 컷팅 공정 시에 레이저가 조사되는 영역이며, 상기 제 1, 제 2, 제 3 및 섬 금속 패턴(160a, 165a, 167, 170a)을 모두 조사할 필요가 없고 상기 제 3 금속 패턴(170a) 및 섬 금속 패턴(167)만을 조사할 수 있도록 형성될 수 있다.The
도 2b는 도 2a에 도시된 본 발명의 다른 일 실시예에 의한 금속 퓨즈(100b)를 포함하는 반도체 소자의 레이아웃도이다.FIG. 2B is a layout diagram of a semiconductor device including a
도 2b를 참조하면, 본 발명의 다른 일 실시예에 의한 금속 퓨즈(100b)를 포함하는 반도체 소자는, 제 1 및 제 2 배선 패턴(120, 125) 상에 제 1 및 제 2 비아 플러그(140, 145)가 형성되어 있고, 상기 제 1 및 제 2 비아 플러그(140, 145)와 중첩된 제 1 및 제 2 금속 패턴(160b, 165b)이 형성되고, 상기 제 1 및 제 2 금속 패턴(160b, 165b)과 접촉하는 복수 개의 제 3 금속 패턴들(170b) 및 상기 제 3 금속 패턴들(170b)을 전기적으로 연결하는 섬 금속 패턴(167)을 포함한다.Referring to FIG. 2B, in the semiconductor device including the
상기 제 3 금속 패턴(170a)은 상기 제 1 및 제 2 금속 패턴(160a, 165a) 보다 폭이 크게 형성될 수 있다. 그러나, 레이저 컷팅의 용이함을 위하여 상기 제 1 및 제 2 금속 패턴(160a, 165a)보다 작은 폭으로 형성될 수도 있다.The
도 3a 및 도 3b는 본 발명의 또 다른 일 실시예에 의한 금속 퓨즈(200a)를 포함하는 반도체 소자를 개략적으로 도시한 종단면도 및 레이아웃도이다.3A and 3B are schematic cross-sectional views and layout views of a semiconductor device including a
도 3a를 참조하면, 본 발명의 또 다른 일 실시예에 의한 금속 퓨즈(200a)를 포함하는 반도체 소자는, 기판 상에 형성된 제 1 층간 절연막(210), 상기 제 1 층간 절연막(210) 상에 형성되는 제 1 및 제 2 배선 패턴들(220, 225), 상기 제 1 및 제 2 배선 패턴들(220, 225) 상에 형성되는 제 2 층간 절연막(230), 상기 제 2 층간 절연막(230)을 수직으로 관통하며 상기 제 1 및 제 2 배선 패턴들(220, 225)의 상면 및 측면과 접촉하여 전기적으로 연결되는 제 1 및 제 2 비아 플러그들(240, 245), 상기 제 2 층간 절연막(230) 상에 형성되며 상기 제 1 및 제 2 비아 플러그 들(240, 245)과 각각 전기적으로 연결되는 제 1 및 제 2 금속 패턴들(260a, 265a), 상기 제 1 및 제 2 금속 패턴들(260a, 265a) 상에 형성된 제 1 보호막(250), 상기 제 1 보호막(250)을 수직으로 관통하며 상기 제 1 및 제 2 금속 패턴들(260a, 265a)과 전기적으로 연결되는 제 3 금속 패턴(270a), 및 상기 제 1 보호막(250) 상에 형성되며 상기 제 3 금속 패턴(270a)의 상면을 노출시키는 개구부(290)를 가진 제 2 보호막(280)을 포함한다.Referring to FIG. 3A, a semiconductor device including a
상기 제 1 및 제 2 층간 절연막(210, 230)은 실리콘 산화막일 수 있다.The first and second
각 층간 절연막들의 상하부에는 도시되지 않은 캡핑층이 개재될 수 있으며, 상기 캡핑층은 실리콘 질화막일 수 있다.Capping layers (not shown) may be interposed between upper and lower portions of the interlayer insulating layers, and the capping layer may be a silicon nitride layer.
상기 제 1 및 2 배선 패턴(220, 225)은 다결정 실리콘, 금속-실리사이드 또는 금속일 수 있다.The first and
상기 제 1 및 제 2 비아 플러그(240, 245)는 텅스텐, 구리, 티타늄 및 그 화합물 또는 합금 중에서 선택된 어느 하나일 수 있다.The first and second via
상기 제 1 및 제 2 금속 패턴(260a, 265a)은 알루미늄일 수 있다.The first and
상기 제 3 금속 패턴(270a)은 텅스텐일 수 있다.The
상기 제 1 보호막(250)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.The
상기 제 2 보호막(280)은 실리콘 산화막, 실리콘 질화막 또는 폴리이미드막일 수 있다.The
상기 제 1, 제 2 및 제 3 금속 패턴들(260a, 265a, 270a)은 저면의 높이가 같을 수 있어서 같은 하부 막질을 접할 수 있다. 본 명세서의 도면에서는 제 2 층 간 절연막(230)을 접하고 있는 것으로 도시된다.The first, second, and
상기 제 3 금속 패턴(270a)은 상기 제 1 및 제 2 금속 패턴들(260a, 265a)보다 높이가 더 높다. 또는 더 두꺼울 수 있으며, 더 넓을 수도 있다.The
상기 제 1 또는 제 2 보호막(250, 280)은 상기 제 3 금속 패턴(270a)의 상부 표면을 노출하는 개구부(290)를 포함할 수 있다.The first or second passivation layers 250 and 280 may include an
상기 개구부(290)는 상기 제 1 및 제 2 비아 플러그(240, 245)의 거리보다 작게 형성될 수 있다.The
상기 개구부(290)는 레이져 컷팅 공정 시에 레이저가 조사되는 영역이며, 상기 제 1, 제 2 및 제 3 금속 패턴(260a, 265a, 270a)을 모두 조사할 필요가 없고 상기 제 3 금속 패턴(270a)만을 조사할 수 있도록 형성될 수 있다.The
도 3b는 도 3a에 도시된 본 발명의 또 다른 일 실시예에 의한 금속 퓨즈(200a)를 포함하는 반도체 소자의 레이아웃도이다.3B is a layout diagram of a semiconductor device including a
도 3b를 참조하면 본 발명의 또 다른 일 실시예에 의한 금속 퓨즈(200a)를 포함하는 반도체 소자는 제 1 및 제 2 배선 패턴(220, 225) 상에 형성된 제 1 및 제 2 비아 플러그(240, 245), 상기 제 1 및 제 2 비아 플러그(240, 245)와 중첩되며 형성된 제 1 및 제 2 금속 패턴(260a, 265a), 상기 제 1 및 제 2 금속 패턴(260a, 265a)과 중첩되며 전기적으로 연결하는 제 3 금속 패턴(270a)을 포함한다.Referring to FIG. 3B, a semiconductor device including a
상기 제 3 금속 패턴(270a)은 상기 제 1 및 제 2 금속 패턴(260a, 265a) 보다 폭이 크게 형성될 수 있다. 그러나, 레이저 컷팅의 용이함을 위하여 상기 제 1 및 제 2 금속 패턴(160a, 165a)보다 작은 폭으로 형성될 수도 있다.The
도 4a 및 도 4b는 본 발명의 또 다른 일 실시예에 의한 금속 퓨즈(200b)를 포함하는 반도체 소자를 개략적으로 도시한 종단면도 및 레이아웃도이다.4A and 4B are schematic cross-sectional views and layout views of a semiconductor device including a
도 4a를 참조하면, 본 발명의 또 다른 일 실시예에 의한 금속 퓨즈(200b)를 포함하는 반도체 소자는, 기판 상에 형성된 제 1 층간 절연막(210), 상기 제 1 층간 절연막(210) 상에 형성되는 제 1 및 제 2 배선 패턴들(220, 225), 상기 제 1 및 제 2 배선 패턴들(220, 225) 상에 형성되는 제 2 층간 절연막(230), 상기 제 2 층간 절연막(230)을 수직으로 관통하며 상기 제 1 및 제 2 배선 패턴들(220, 225)과 전기적으로 연결되는 제 1 및 제 2 비아 플러그들(240, 245), 상기 제 2 층간 절연막(230) 상에 형성되며 상기 제 1 및 제 2 비아 플러그들(240, 245)과 각각 전기적으로 연결되는 제 1 및 제 2 금속 패턴들(260b, 265b), 상기 제 1 및 제 2 금속 패턴들(260b, 265b)과 동일 평면에 형성된 섬 금속 패턴(267), 상기 제 1 및 제 2 금속 패턴들(260b, 265b) 및 섬 금속 패턴(267) 상에 형성된 제 1 보호막(250), 상기 제 1 보호막(250)을 수직으로 관통하며 상기 제 1 및 제 2 금속 패턴들(260b, 265b) 및 섬 금속 패턴(267)과 전기적으로 연결되는 제 3 금속 패턴들(270b), 및 상기 제 1 보호막(250) 상에 형성되며 상기 제 3 금속 패턴들(270b)의 상면을 노출시키는 개구부(290)를 가진 제 2 보호막(280)을 포함한다.Referring to FIG. 4A, a semiconductor device including a
상기 제 1 및 제 2 층간 절연막(210, 230)은 실리콘 산화막일 수 있다.The first and second
각 층간 절연막들의 상하부에는 도시되지 않은 캡핑층이 개재될 수 있으며, 상기 캡핑층은 실리콘 질화막일 수 있다.Capping layers (not shown) may be interposed between upper and lower portions of the interlayer insulating layers, and the capping layer may be a silicon nitride layer.
상기 제 1 및 2 배선 패턴(220, 225)은 다결정 실리콘, 금속-실리사이드 또 는 금속일 수 있다.The first and
상기 제 1 및 제 2 비아 플러그(240, 245)는 텅스텐, 구리, 티타늄 및 그 화합물 또는 합금 중에서 선택된 어느 하나일 수 있다.The first and second via
상기 제 1 및 제 2 금속 패턴(260b, 265b) 및 섬 금속 패턴(267)은 알루미늄일 수 있다.The first and
상기 제 3 금속 패턴(270a)은 텅스텐일 수 있다.The
상기 섬 금속 패턴(267) 및 제 3 금속 패턴(270a)은 둘 이상의 복수 개 일 수 있다.The
상기 제 1 보호막(250)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.The
상기 제 2 보호막(280)은 실리콘 산화막, 실리콘 질화막 또는 폴리이미드막일 수 있다.The
상기 제 1, 제 2, 제 3 및 섬 금속 패턴들(260b, 265b, 270b, 267)은 저면의 높이가 같을 수 있어서 같은 하부 막질을 접할 수 있다. 본 명세서의 도면에서는 제 2 층간 절연막(230)을 접하고 있는 것으로 도시된다.The first, second, third, and
상기 제 3 금속 패턴(270b)은 상기 제 1 및 제 2 금속 패턴들(260b, 265b) 및 섬 금속 패턴(267)보다 높이가 더 높을 수 있다. 또는 더 두꺼울 수도 있으며, 더 넓을 수도 있다.The
상기 제 1 또는 제 2 보호막(250, 280)은 상기 제 3 금속 패턴(270b)의 상부 표면을 노출하는 개구부(290)를 포함할 수 있다.The first or second passivation layers 250 and 280 may include an
상기 개구부(290)는 상기 제 1 및 제 2 비아 플러그(240, 245)의 거리보다 작게 형성될 수 있다.The
상기 개구부(290)는 레이져 컷팅 공정 시에 레이저가 조사되는 영역이며, 상기 제 1, 제 2, 제 3 및 섬 금속 패턴(260b, 265b, 267, 270b)을 모두 조사할 필요가 없고 상기 제 3 금속 패턴(270b) 및 섬 금속 패턴(267)만을 조사할 수 있도록 형성될 수 있다.The
도 4b는 도 4a에 도시된 본 발명의 또 다른 일 실시예에 의한 금속 퓨즈(200b)를 포함하는 반도체 소자의 레이아웃도이다.FIG. 4B is a layout diagram of a semiconductor device including a
도 4b를 참조하면, 본 발명의 또 다른 일 실시예에 의한 금속 퓨즈(200b)를 포함하는 반도체 소자는, 제 1 및 제 2 배선 패턴(220, 225) 상에 제 1 및 제 2 비아 플러그(240, 245)가 형성되어 있고, 상기 제 1 및 제 2 비아 플러그(240, 245)와 중첩된 제 1 및 제 2 금속 패턴(260b, 265b)이 형성되고, 상기 제 1 및 제 2 금속 패턴(260b, 265b)과 접촉하는 복수 개의 제 3 금속 패턴들(270b) 및 상기 제 3 금속 패턴들(270b)을 전기적으로 연결하는 섬 금속 패턴(267)을 포함한다.Referring to FIG. 4B, the semiconductor device including the
상기 제 3 금속 패턴(270a)은 상기 제 1 및 제 2 금속 패턴(260a, 265a) 보다 폭이 크게 형성될 수 있다. 그러나, 레이저 컷팅의 용이함을 위하여 상기 제 1 및 제 2 금속 패턴(160a, 165a)보다 작은 폭으로 형성될 수도 있다.The
도 5a 및 도 5b는 본 발명의 또 다른 일 실시예에 의한 금속 퓨즈를 포함하는 반도체 소자를 개략적으로 도시한 종단면도 및 레이아웃도이다.5A and 5B are schematic cross-sectional views and layout views of a semiconductor device including a metal fuse according to another embodiment of the present invention.
도 5a를 참조하면, 도 3a에 도시된 금속 퓨즈(200a)를 포함하는 반도체 소자는 퓨즈 가이드 패턴(275)을 포함하고 있다. 상기 퓨즈 가이드 패턴(275)는 도 5b 에 도시되었듯이 상기 금속 퓨즈(200a)를 감싸며 형성된다.Referring to FIG. 5A, a semiconductor device including the
상기 퓨즈 가이드 패턴(275)은 상기 제 3 금속 패턴(270a)을 형성하는 공정 단계에서 동시에 형성될 수 있다.The
이어서, 본 발명의 일 실시예에 의한 금속 퓨즈를 포함하는 반도체 소자의 제조방법을 도면을 참조하여 설명한다.Next, a method of manufacturing a semiconductor device including a metal fuse according to an embodiment of the present invention will be described with reference to the drawings.
도 6a 내지 6d는 본 발명의 일 실시예에 의한 금속 퓨즈를 포함하는 반도체 소자의 제조방법을 설명하기 위하여 개략적으로 도시한 단면도들이다.6A through 6D are cross-sectional views schematically illustrating a method of manufacturing a semiconductor device including a metal fuse according to an embodiment of the present invention.
도 6a를 참조하면, 먼저, 제 1 층간 절연막(110)이 형성된 기판 상에 제 1 및 제 2 배선 패턴(120, 125)을 형성한다.Referring to FIG. 6A, first and
상기 제 1 층간 절연막(110)은 실리콘 산화막일 수 있으며, 상기 제 1 및 제 2 배선 패턴(120, 125)은 다결정 실리콘, 금속-실리사이드 또는 금속일 수 있다.The first
상기 제 1 및 제 2 배선 패턴(120, 125)은 상기 제 1 층간 절연막(110) 상에 증착 공정 및 사진 식각 공정들을 이용하여 형성될 수 있다.The first and
다음, 상기 제 1 및 제 2 배선 패턴(120, 125)을 덮으며 전면적으로 형성되는 제 2 층간 절연막(130)을 형성한다.Next, a second
상기 제 2 층간 절연막(130)은 실리콘 산화막일 수 있으며, 상기 제 1 층간 절연막(110)과의 경계면에 캡핑층이 개재될 수 있다. 또는 상기 제 2 층간 절연막(130) 상에 캡핑층이 형성될 수 있다. 상기 캡핑층은 실리콘 질화막일 수 있다.The second
다음, 상기 제 2 층간 절연막(130)을 수직으로 관통하며 상기 제 1 및 제 2 배선 패턴(120, 125)과 전기적으로 연결되는 제 1 및 제 2 비아 플러그(140, 145) 를 형성한다. 캡핑층이 형성되어 있다면 캡핑층도 수직으로 관통할 수 있다.Next, first and second via
상기 제 1 및 제 2 플러그(140, 145)는 다결정 실리콘, 금속-실리사이드 또는 금속일 수 있으며, 상기 증착 공정 또는 도금 공정을 이용하여 형성될 수 있다.The first and
도 6b를 참조하면, 상기 제 2 층간 절연막(130) 상에 상기 제 1 및 제 2 비아 플러그(140, 145)를 전기적으로 연결하는 금속 패턴(160)을 형성한다.Referring to FIG. 6B, a
상기 금속 패턴(160)은 알루미늄일 수 있다.The
상기 금속 패턴(160)과 상기 제 3 층간 절연막(130)의 사이에 캡핑층이 개재될 수 있으며, 이때 상기 금속 패턴(160)은 캡핑층과 같은 높이에 형성될 수도 있고, 캡핑층의 상부에 형성될 수도 있다.A capping layer may be interposed between the
도 6c를 참조하면, 상기 금속 패턴(160)의 상부에 상기 금속 패턴(160)을 관통하여 상기 제 2 층간 절연막(130)의 표면을 선택적으로 노출시키는 개구(h1)를 가진 제 1 보호막(150)을 형성한다.Referring to FIG. 6C, a
상기 제 1 보호막(150)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.The
상기 개구(h1)는 상기 제 1 및 제 2 금속 패턴(160)을 완전히 절단하며 관통할 수도 있고 선택적으로 절단하며 관통할 수도 있다.The opening h1 may completely penetrate the first and
도 6d를 참조하면, 상기 개구(h1) 내를 채우며 형성된 제 3 금속 패턴(170a)을 형성하고, 상기 제 1 보호막(150) 및 제 3 금속 패턴(170a)을 덮는 제 2 보호막(185)을 형성한다.Referring to FIG. 6D, a
상기 제 3 금속 패턴(170a)은 텅스텐일 수 있다.The
상기 제 3 금속 패턴(170a) 증착 공정과 사진 식각 공정 또는 평탄화 공정을 이용하여 형성될 수 있다. 상기 평탄화 공정은 에치백 공정 또는 CMP 공정일 수 있다.The
상기 제 2 보호막(185)은 실리콘 산화막, 실리콘 질화막 또는 폴리이미드막일 수 있다.The
다음, 상기 제 3 금속 패턴(170a)의 상부를 노출시키는 개구부(190)를 형성하여 도 1a에 도시된 본 발명의 일 실시예에 의한 금속 퓨즈(100a)를 포함하는 반도체 소자를 제조한다.Next, an
상기 개구부(190)는 상기 제 3 금속 패턴(170a)의 상부 표면 전체와 제 1 보호막(150)의 표면을 선택적으로 노출시키도록 형성될 수도 있고, 상기 제 3 금속 패턴(170a)의 표면만을 노출시키도록 형성될 수도 있다.The
도 7a 내지 7c는 본 발명의 다른 일 실시예에 의한 금속 퓨즈(100b)를 포함하는 반도체 소자의 제조방법을 설명하기 위하여 개략적으로 도시한 종단면도들이다.7A to 7C are schematic cross-sectional views illustrating a method of manufacturing a semiconductor device including a
도 7a를 참조하면, 도 6a 및 6b를 참조하여 설명한 것과 같이, 제 1 층간 절연막(210)이 형성된 기판 상에 제 1 및 제 2 배선 패턴(220, 225)을 형성하고, 상기 제 1 및 제 2 배선 패턴(220, 225)을 덮으며 전면적으로 형성되는 제 2 층간 절연막(230)을 형성하고, 상기 제 2 층간 절연막(230)을 수직으로 관통하며 상기 제 1 및 제 2 배선 패턴(220, 225)과 전기적으로 연결되는 제 1 및 제 2 비아 플러그(240, 245)를 형성하고, 상기 제 2 층간 절연막(230) 상에 상기 제 1 및 제 2 비아 플러그(240, 245)와 각각 전기적으로 연결되는 제 1 및 제 2 금속 패턴들(260a, 265a)을 형성한다.Referring to FIG. 7A, as described with reference to FIGS. 6A and 6B, first and
상기 제 1 및 제 2 금속 패턴들은 서로 이격될 수 있다.The first and second metal patterns may be spaced apart from each other.
상기 제 1 및 제 2 층간 절연막(210, 230)은 실리콘 산화막일 수 있고, 상기 제 1 및 제 2 배선 패턴(220, 225)과 제 1 및 제 2 플러그(140, 145)는 다결정 실리콘, 금속-실리사이드 또는 금속일 수 있으며, 상기 제 1 및 제 2 금속 패턴(160a, 165a)은 알루미늄 등의 금속일 수 있다.The first and second
도 7b를 참조하면, 상기 제 2 층간 절연막(230) 및 상기 제 1 및 제 2 금속 패턴(260a, 265a)을 덮으며 전면적으로 형성되는 제 1 보호막(250)을 형성한다. 그리고 상기 제 1 보호막(250)을 패터닝하여 상기 제 2 층간 절연막(230), 상기 제 1 및 제 2 금속 패턴(260a, 165a)을 선택적으로 노출시키는 개구(h2)를 형성한다.Referring to FIG. 7B, a
상기 제 1 및 제 2 금속 패턴(260a, 265a)과 상기 제 3 층간 절연막(230)의 사이에 캡핑층이 개재될 수 있으며, 이때 상기 제 1 및 제 2 금속 패턴(260a, 265a)은 캡핑층과 같은 높이에 형성될 수도 있고, 캡핑층의 상부에 형성될 수도 있다. 상기 캡핑층은 실리콘 질화막일 수 있다.A capping layer may be interposed between the first and
상기 제 1 보호막(250)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.The
도 7c를 참조하면, 상기 개구(h2)를 채우며 상기 제 1 및 제 2 금속 패턴(260a, 265a)을 전기적으로 연결하는 제 3 금속 패턴(270a)을 형성하고 상기 제 1 보호막(250) 및 제 3 금속 패턴(270a)을 덮는 제 2 보호막(285)을 형성한다.Referring to FIG. 7C, a
상기 제 3 금속 패턴(270a)은 텅스텐일 수 있다.The
상기 제 3 금속 패턴(270a)은 증착 공정, 사진 식각 공정 및 평탄화 공정을 이용하여 형성될 수 있다. 상기 평탄화 공정은 에치백 공정 또는 CMP 공정일 수 있다.The
상기 제 2 보호막(285)은 실리콘 산화막, 실리콘 질화막 또는 폴리이미드막일 수 있다.The
다음, 상기 제 2 보호막(285)을 패터닝하여 상기 제 3 금속 패턴(270a)의 상부를 노출시키는 개구부(290)를 형성하여 본 발명의 다른 일 실시예에 의한 금속 퓨즈(200b)를 포함하는 반도체 소자를 제조한다.Next, the
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.
상술한 바와 같이 본 발명에 따른 금속 퓨즈를 포함하는 반도체 소자는 퓨즈 컷팅이 용이하고 불량이 적어 안정적인 반도체 소자 제조 공정을 제공하며 따라서 반도체 소자 제조 수율이 높아진다.As described above, the semiconductor device including the metal fuse according to the present invention provides a stable semiconductor device manufacturing process due to easy fuse cutting and fewer defects, thereby increasing the semiconductor device manufacturing yield.
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