KR20070071584A - Sense amplifier - Google Patents

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KR20070071584A
KR20070071584A KR1020050135176A KR20050135176A KR20070071584A KR 20070071584 A KR20070071584 A KR 20070071584A KR 1020050135176 A KR1020050135176 A KR 1020050135176A KR 20050135176 A KR20050135176 A KR 20050135176A KR 20070071584 A KR20070071584 A KR 20070071584A
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정원화
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매그나칩 반도체 유한회사
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Abstract

A sense amplifier is provided to increase sensing margin and speed of the sense amplifier by compensating for a temperature variation using a reference voltage adjusting stage. A bias stage(310) includes a first NMOS transistor, receives an enable signal, and outputs a bias voltage of a predetermined level. First and second precharge circuits(315a,315b) receive a predetermined precharge signal through precharge bit lines in select and reference cells. An equalizer stage(320) couples the first and second precharge circuits with each other and equalizes the bit lines in the select and reference cells. A sensing stage(325) is driven by the driving voltage, receives a select current from the first precharge circuit, and detects the data in the select cell. A second NMOS(Negative Metal Oxide Semiconductor) transistor(330) is connected to the bit line of the reference cell. A reference current adjusting stage(335), which maintains the current from the second precharge circuit in the middle of the range between a reference current and the select current, is connected to the second NMOS transistor.

Description

센스 증폭기{SENSE AMPLIFIER}Sense Amplifiers {SENSE AMPLIFIER}

도 1은 종래 기술에 의한 센스 증폭기의 회로도,1 is a circuit diagram of a sense amplifier according to the prior art,

도 2는 종래 기술에 의한 센스 증폭기의 타이밍도를 나타낸 그래프,2 is a graph showing a timing diagram of a sense amplifier according to the prior art;

도 3은 본 발명에 의한 센스 증폭기의 회로도,3 is a circuit diagram of a sense amplifier according to the present invention;

도 4는 본 발명에 의한 센스 증폭기의 타이밍도를 나타낸 그래프이다.4 is a graph showing a timing diagram of a sense amplifier according to the present invention.

*도면의 주요 부호에 대한 설명** Description of Major Symbols in Drawings *

310 : 바이어스단 311, 312 : 제 1 엔모스 트랜지스터310: bias stage 311, 312: first NMOS transistor

315a: 제 1 프리차지 회로 315b: 제 2 프리차지 회로315a: first precharge circuit 315b: second precharge circuit

320 : 이퀄라이저단 325 : 센스단320: equalizer stage 325: sense stage

330 : 제 2 엔모스 트랜지스터 335 : 레퍼런스 전류 조정단330: second NMOS transistor 335: reference current adjusting stage

336 : 제 1 전류 미러부 337 : 제 2 전류 미러부336: first current mirror portion 337: second current mirror portion

338 : 제 3 전류 미러부 338a: 제 3 엔모스 트랜지스터338: third current mirror unit 338a: third NMOS transistor

338b: 저항 340 : 초기화부338b: resistance 340: initialization unit

본 발명은 센스 증폭기에 관한 것으로, 레퍼런스 전류 및 바이어스 전압 레벨의 조정과 이퀄라이저 설계가 가능한 센스 증폭기를 구성함으로써, 센싱 마진 및 센싱 속도를 개선하고 전력소모 또한 방지할 수 있는 센스 증폭기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense amplifier, and to a sense amplifier capable of adjusting the reference current and bias voltage levels and designing an equalizer, thereby improving sensing margin and sensing speed and preventing power consumption.

현재, 응용분야가 날로 증가되고 있는 마이크로컨트롤러(micro controller)는 다양한 목적에 의해 그 내부에 EPROM이나 EEPROM을 내장하고 있다.At present, the increasing number of applications of microcontrollers (microcontroller) has embedded EPROM or EEPROM therein for various purposes.

이는 MASK ROM이 내장되어 있는 제품을 대체하거나 보완하기 위해서이며, 이와 같이 EPROM, EEPROM 등을 내장한 마이크로컨트롤러는 해당되는 메모리 셀을 전기적으로 프로그램하게 된다. This is to replace or supplement a product with a built-in MASK ROM. Thus, a microcontroller with an EPROM, an EEPROM, and the like is electrically programmed with a corresponding memory cell.

이때, 프로그램된 메모리 셀의 데이터를 센싱할 때, 프로그램된 메모리 셀의 전류를 증폭하는 것이 센스 증폭기이다. At this time, when sensing the data of the programmed memory cell, it is a sense amplifier to amplify the current of the programmed memory cell.

도 1은 종래 기술에 의한 센스 증폭기의 회로도를 나타낸 것이며, 도 2는 종래 기술에 의한 센스 증폭기의 타이밍도를 나타낸 그래프이다.1 is a circuit diagram of a sense amplifier according to the prior art, Figure 2 is a graph showing a timing diagram of the sense amplifier according to the prior art.

도 1에서 도시한 바와 같이, 종래 기술에 의한 센스 증폭기는, 데이터를 센싱하고자 하는 메모리 셀(이하 '셀렉트 셀')을 선택하고, 레퍼런스 셀을 기준으로 상기 셀렉트 셀의 데이터를 센싱하고자 하는 센스 증폭기이다.As illustrated in FIG. 1, a sense amplifier according to the related art selects a memory cell (hereinafter, referred to as a “select cell”) in which data is to be sensed, and a sense amplifier to sense data of the select cell based on a reference cell. to be.

도 1에서 도시한 바와 같이, 종래 발명에 의한 센스 증폭기는, 바이어스단(110), 제 1 및 제 2 프리차지 회로(115a, 115b), 센스단(120)이 포함되며, 이때, 상기 레퍼런스 셀의 비트라인에는, 상기 레퍼런스 셀을 모델링한 엔모스 트랜지스터(125)가 포함되어 있다.As shown in FIG. 1, a sense amplifier according to the related art includes a bias stage 110, first and second precharge circuits 115a and 115b, and a sense stage 120, wherein the reference cell An NMOS transistor 125 modeling the reference cell is included in the bit line of the.

종래 기술에 의한 센스 증폭기의 경우, 상기 레퍼런스 셀을 모델링한 엔모스 트랜지스터(125)를 사용하여 상기 레퍼런스 셀 비트라인 전류를 상기 셀렉트 셀 비트라인의 전류의 중간 레벨로 맞추어 데이터를 센싱하기 위한 센싱 마진을 확보하나, 온도나 전압에 따라 셀렉트 셀 비트라인 및 레퍼런스 셀 비트라인의 전류가 변하게 되어 상기 레퍼런스 셀 비트라인 전류는 상기 셀렉트 셀 비트라인의 전류의 중간 레벨을 유지하지 못한다.In the conventional sense amplifier, a sensing margin for sensing data by adjusting the reference cell bit line current to an intermediate level of the current of the select cell bit line using the NMOS transistor 125 modeling the reference cell. However, currents of the select cell bit line and the reference cell bit line change according to temperature or voltage, so that the reference cell bit line current does not maintain an intermediate level of the current of the select cell bit line.

이에 따라, 도 2에서 도시한 바와 같이, 충분한 센싱 마진(M)을 확보하지 못하게 되어 센싱 속도가 현저히 저하되거나 프로그램된 셀렉트 셀의 데이터를 읽지 못하는 문제점이 발생한다.Accordingly, as shown in FIG. 2, a sufficient sensing margin M may not be secured, and thus a sensing speed may be remarkably lowered or data of a programmed select cell may not be read.

또한, 상기 바이어스단(110)은, 프리차지(Preq) 및 인에이블 신호(

Figure 112005078373311-PAT00001
)가 인가될 때까지 전원전압(예:VDD=2.5V) 레벨의 바이어스 전압(SBL, RBL)을 출력한다.In addition, the bias stage 110 includes a precharge (Preq) and an enable signal (
Figure 112005078373311-PAT00001
Outputs the bias voltages SBL and RBL at the power supply voltage (eg, VDD = 2.5V) level until?

따라서, 프리차지(Preq) 및 인에이블 신호(

Figure 112005078373311-PAT00002
)가 인가되면 전원전압(VDD)에서부터 셀렉트 셀 및 레퍼런스 셀 비트라인의 전하 공유(charge sharing)가 시작되며, 이에 따라, 전하 공유 시간이 증가하게 되어 센싱 속도가 저하되는 문제점이 발생한다.Thus, the precharge and enable signals (
Figure 112005078373311-PAT00002
When () is applied, the charge sharing of the select cell and the reference cell bit line starts from the power supply voltage VDD. Accordingly, the charge sharing time is increased, resulting in a decrease in the sensing speed.

아울러, 셀렉트 셀 및 레퍼런스 셀의 비트라인 전압 레벨(SBLa, RBLa)은 온 도나 공정 등의 변화에 의해 약간의 오차가 발생될 수 있으므로, 상기 발생되는 오차로 인해 전력이 소모되고, 센싱 속도 및 센싱 마진이 저하되는 문제점이 있다.In addition, since the bit line voltage levels SBLa and RBLa of the select cell and the reference cell may generate some errors due to changes in temperature or process, power generated is consumed due to the generated errors, sensing speed, and sensing. There is a problem that the margin is lowered.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 레퍼런스 전류 및 바이어스 전압 레벨의 조정과 이퀄라이저 설계가 가능한 센스 증폭기를 구성함으로써, 센싱 마진 및 센싱 속도를 개선하고 전력소모 또한 방지할 수 있는 센스 증폭기를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and by configuring a sense amplifier capable of adjusting the reference current and bias voltage levels and designing an equalizer, a sense amplifier that can improve sensing margin and sensing speed and also prevent power consumption. To provide.

상기 목적을 달성하기 위한 본 발명에 의한 센스 증폭기는, 데이터를 센싱하고자 하는 메모리 셀(이하 '셀렉트 셀')을 선택하고, 레퍼런스 셀을 기준으로 상기 셀렉트 셀의 데이터를 센싱하고자 하는 센스 증폭기이며, 외부전압이 인가되는 제 1 엔모스 트랜지스터가 포함되고, 소정의 전원전압 및 상기 센스 증폭기를 인에이블 시키기 위한 인에이블 신호를 입력받아 바이어스 전압을 출력하는 바이어스단; 소정의 프리차지 신호를 인가받아 상기 셀렉트 셀 및 레퍼런스 셀의 비트라인을 프리차지하는 제 1 및 제 2 프리차지 회로; 상기 제 1 및 제 2 프리차지 회로를 연결하여 상기 셀렉트 셀 및 레퍼런스 셀의 비트라인을 이퀄라이징하는 이퀄라이저단; 및 상기 바이어스 전압을 제공받아 구동되며, 상기 제 1 프리차지 회로로부터 소정 범위의 전류(이하 '셀렉트 전류')를 제공받아 상기 셀렉트 셀의 데이터를 센싱하는 센스단;이 포함되며, 상기 레퍼런스 셀의 비트라인에는, 상기 레퍼런스 셀을 모델링한 제 2 엔모스 트랜지스터가 포함되고, 상기 제 2 엔모스 트랜지스터에는, 상기 제 2 프리차지 회로로부터 제공되는 전류(이하 '레퍼런스 전류)를 상기 셀렉트 전류의 중간 레벨로 유지시키는 레퍼런스 전류 조정단이 접속되는 것을 특징으로 한다.The sense amplifier according to the present invention for achieving the above object is a sense amplifier to select a memory cell (hereinafter 'select cell') to sense data, and to sense the data of the select cell based on a reference cell, A bias stage including a first NMOS transistor to which an external voltage is applied, and receiving a predetermined power supply voltage and an enable signal for enabling the sense amplifier; First and second precharge circuits configured to receive a predetermined precharge signal and precharge the bit lines of the select cell and the reference cell; An equalizer stage for connecting the first and second precharge circuits to equalize bit lines of the select cell and the reference cell; And a sense terminal configured to be driven by receiving the bias voltage, and receive a current of a predetermined range (hereinafter, 'select current') from the first precharge circuit to sense data of the select cell. The bit line includes a second NMOS transistor modeling the reference cell, and the second NMOS transistor includes a current provided from the second precharge circuit (hereinafter referred to as a 'reference current') at an intermediate level of the select current. It is characterized in that the reference current adjusting stage is maintained.

여기서, 상기 레퍼런스 전류 조정단은, 상기 레퍼런스 전류가 상기 셀렉트 전류의 중간 레벨로 유지되도록 하는 전류(이하 '조정전류')를 발생시키는 제 1 전류 미러부; 상기 발생된 조정전류를 일정 레벨의 전류로 복사하는 제 2 전류 미러부; 상기 발생된 조정전류를 일정 레벨의 전류로 복사하며, 상기 복사된 전류를 통해 상기 제 2 엔모스 트랜지스터의 게이트 전압을 일정하게 유지시켜 상기 레퍼런스 전류를 상기 셀렉트 전류의 중간 레벨로 유지시키는 제 3 전류 미러부; 및 상기 제 1 내지 제 3 전류 미러부를 초기화시키는 초기화부;를 포함하는 것을 특징으로 한다.The reference current adjusting stage may include: a first current mirror unit configured to generate a current (hereinafter, 'regulating current') for maintaining the reference current at an intermediate level of the select current; A second current mirror unit which copies the generated adjustment current to a current having a predetermined level; A third current for copying the generated adjustment current to a current of a predetermined level, and maintaining a constant gate voltage of the second NMOS transistor through the copied current to maintain the reference current at an intermediate level of the select current; A mirror portion; And an initialization unit for initializing the first to third current mirror units.

이때, 상기 제 3 전류 미러부는, 제 3 엔모스 트랜지스터 및 저항을 포함하며, 상기 저항의 저항값과 제 3 엔모스 트랜지스터의 저항성분의 비를 선택하여 상기 제 2 엔모스 트랜지스터의 게이트 전압을 변화시키고, 상기 변화된 게이트 전압에 의해 상기 레퍼런스 전류를 변화시키는 것을 특징으로 한다.In this case, the third current mirror unit includes a third NMOS transistor and a resistor, and changes a gate voltage of the second NMOS transistor by selecting a ratio of a resistance value of the resistor and a resistance component of the third NMOS transistor. The reference current is changed by the changed gate voltage.

또한, 상기 이퀄라이저단은, 엔모스 트랜지스터로 구성되는 것을 특징으로 한다.The equalizer stage may include an NMOS transistor.

한편, 상기 바이어스단은, 상기 프리차지 신호가 인가될 때까지, 상기 전원 전압에서 상기 제 1 엔모스 트랜지스터의 문턱전압을 차감한 크기의 레벨을 가지는 바이어스 전압을 출력하는 것을 특징으로 한다.On the other hand, the bias stage, characterized in that for outputting a bias voltage having a level of the size of the power supply voltage minus the threshold voltage of the first NMOS transistor until the precharge signal is applied.

이하, 첨부된 도면을 참조하여 본 발명에 의한 실시예에 대하여 보다 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 의한 센스 증폭기의 회로도를 나타낸 것이며, 도 4는 본 발명에 의한 센스 증폭기의 타이밍도를 나타낸 그래프이다.3 is a circuit diagram of a sense amplifier according to the present invention, Figure 4 is a graph showing a timing diagram of the sense amplifier according to the present invention.

도 3에서 도시한 바와 같이, 본 발명에 의한 센스 증폭기는, 데이터를 센싱하고자 하는 메모리 셀(이하 '셀렉트 셀')을 선택하고, 레퍼런스 셀을 기준으로 상기 셀렉트 셀의 데이터를 센싱하고자 하는 센스 증폭기이다.As illustrated in FIG. 3, the sense amplifier according to the present invention selects a memory cell (hereinafter, referred to as a 'select cell') for sensing data and senses data for the select cell based on a reference cell. to be.

도 3에서 도시한 바와 같이, 본 발명에 의한 센스 증폭기는, 바이어스단(310), 제 1 및 제 2 프리차지 회로(315a, 315b), 이퀄라이저단(320), 센스단(325)이 포함되며, 이때, 상기 레퍼런스 셀의 비트라인에는, 상기 레퍼런스 셀을 모델링한 제 2 엔모스 트랜지스터(330)가 포함되어 있고, 상기 제 2 엔모스 트랜지스터(330)에는 레퍼런스 전류 조정단(335)이 접속되어 있다. As shown in FIG. 3, the sense amplifier according to the present invention includes a bias stage 310, first and second precharge circuits 315a and 315b, an equalizer stage 320, and a sense stage 325. In this case, the bit line of the reference cell includes a second NMOS transistor 330 modeling the reference cell, and a reference current adjusting terminal 335 is connected to the second NMOS transistor 330. have.

여기서, 바이어스단(310)은, 외부전압이 인가되는 제 1 엔모스 트랜지스터(311, 312)가 포함되고, 소정의 전원전압(VDD) 및 상기 센스 증폭기를 인에이블 시키기 위한 인에이블 신호(

Figure 112005078373311-PAT00003
)를 입력받아 바이어스 전압(SBL, RBL)을 출력한다.Here, the bias stage 310 includes first NMOS transistors 311 and 312 to which an external voltage is applied, and an enable signal for enabling a predetermined power supply voltage VDD and the sense amplifier.
Figure 112005078373311-PAT00003
) Is input to output bias voltages SBL and RBL.

이때, 상기 제 1 엔모스 트랜지스터(311, 312)가 포함됨으로써, 도 4에서 도 시한 바와 같이, 상기 바이어스단(310)은, 프리차지(Preq) 및 인에이블 신호(

Figure 112005078373311-PAT00004
)가 인가될 때까지 전원전압(예:VDD=2.5V)에서 상기 제 1 엔모스 트랜지스터(311, 312)의 문턱전압을 차감한 레벨(VDD-Vtn)의 바이어스 전압(SBL, RBL)을 출력한다.In this case, since the first NMOS transistors 311 and 312 are included, as illustrated in FIG. 4, the bias stage 310 may have a precharge (Preq) and an enable signal (
Figure 112005078373311-PAT00004
Outputs the bias voltages SBL and RBL of the level VDD-Vtn subtracting the threshold voltages of the first NMOS transistors 311 and 312 from the power supply voltage (eg, VDD = 2.5V) until do.

따라서, 프리차지(Preq) 및 인에이블 신호(

Figure 112005078373311-PAT00005
)가 인가되면, 전원전압(VDD)에서 상기 제 1 엔모스 트랜지스터(311, 312)의 문턱전압을 차감한 레벨(VDD-Vtn)에서부터 셀렉트 셀 및 레퍼런스 셀의 비트라인의 전하 공유가 시작된다.Thus, the precharge and enable signals (
Figure 112005078373311-PAT00005
Is applied, the charge sharing of the bit lines of the select cell and the reference cell starts from the level (VDD-Vtn) obtained by subtracting the threshold voltages of the first NMOS transistors 311 and 312 from the power supply voltage VDD.

이에 따라, 전원전압(VDD)에서부터 전하 공유가 시작되는 종래의 센스 증폭기보다 전하 공유 시간을 단축할 수 있게 되어 전체적인 센싱 속도를 향상시킬 수 있게 된다.Accordingly, the charge sharing time can be shortened compared to the conventional sense amplifier in which charge sharing starts from the power supply voltage VDD, thereby improving the overall sensing speed.

또한, 상기 제 1 및 제 2 프리차지 회로(315a, 315b)는 소정의 프리차지(Preq) 신호를 인가받아 상기 셀렉트 셀 및 레퍼런스 셀의 비트라인을 프리차지하며, 상기 이퀄라이저단(320)은, 상기 제 1 및 제 2 프리차지 회로(315a, 315b)를 연결하여 상기 셀렉트 셀 및 레퍼런스 셀의 비트라인을 이퀄라이징(equlizing)한다.In addition, the first and second precharge circuits 315a and 315b receive a predetermined precharge signal to precharge the bit lines of the select cell and the reference cell, and the equalizer stage 320 includes: The first and second precharge circuits 315a and 315b are connected to equalize bit lines of the select cell and the reference cell.

이때, 상기 이퀄라이저단(320)은, 엔모스 트랜지스터로 구성되며, 상기 이퀄라이저단(320)을 추가하여 셀렉트 셀 및 레퍼런스 셀의 비트라인의 전압 레벨(SBLa, RBLa)을 이퀄라이징 시킴으로써, 전체적인 센싱 속도 및 센싱 마진이 개선되고, 상기 센스 증폭기에서 발생되는 전력소모를 줄일 수 있다.At this time, the equalizer stage 320 is composed of an NMOS transistor, and by adding the equalizer stage 320 to equalize the voltage level (SBLa, RBLa) of the bit line of the select cell and the reference cell, the overall sensing speed and Sensing margin is improved, and power consumption generated by the sense amplifier can be reduced.

또한, 상기 센스단(325)은, 상기 바이어스 전압(SBL, RBL)을 제공받아 구동되며, 상기 제 1 프리차지 회로(315a)로부터 셀렉트 전류를 제공받아 상기 셀렉트 셀의 데이터를 센싱한다. In addition, the sense stage 325 is driven by receiving the bias voltages SBL and RBL, and receives a select current from the first precharge circuit 315a to sense data of the select cell.

한편, 상기 레퍼런스 전류 조정단(335)은, 상기 제 2 프리차지 회로(315b)로부터 제공되는 레퍼런스 전류를 상기 셀렉트 전류의 중간 레벨로 유지시키는 역할을 하며, 상기 제 2 엔모스 트랜지스터(330)에 접속된다.The reference current adjusting stage 335 serves to maintain the reference current provided from the second precharge circuit 315b at an intermediate level of the select current, and to the second NMOS transistor 330. Connected.

여기서, 상기 레퍼런스 전류 조정단(335)은, 제 1 전류 미러부(336), 제 2 전류 미러부(337), 제 3 전류 미러부(338), 초기화부(340)로 구성되어 있다.Here, the reference current adjusting stage 335 is composed of a first current mirror unit 336, a second current mirror unit 337, a third current mirror unit 338, and an initialization unit 340.

이때, 상기 제 1 전류 미러부(336)는, 피모스 및 엔모스 트랜지스터와 다이오드 등으로 구성되어 상기 레퍼런스 전류가 상기 셀렉트 전류의 중간 레벨로 유지되도록 조정전류(Ia)를 발생시킨다. In this case, the first current mirror unit 336 is composed of a PMOS, an NMOS transistor, a diode, and the like to generate the adjustment current Ia such that the reference current is maintained at an intermediate level of the select current.

또한, 상기 제 2 전류 미러부(337)도 피모스 및 엔모스 트랜지스터와 다이오드 등으로 구성되어 있으며, 상기 발생된 조정전류(Ia)를 일정 레벨의 전류로 복사하는데, 여기서 복사된 전류의 레벨은 피모스 및 엔모스 트랜지스터의 사이즈에 따라 다르다.In addition, the second current mirror unit 337 also includes a PMOS, an NMOS transistor, a diode, and the like, and copies the generated adjustment current Ia to a constant level current, where the level of the copied current is It depends on the size of PMOS and NMOS transistors.

또한, 상기 제 3 전류 미러부(338)는, 상기 발생된 조정전류(Ia)를 일정 레벨의 전류로 복사하며, 상기 복사된 전류를 통해 상기 제 2 엔모스 트랜지스터(330)의 게이트 전압(REFCL)을 일정하게 유지시킨다. In addition, the third current mirror unit 338 copies the generated adjustment current Ia to a current of a predetermined level, and the gate voltage REFCL of the second NMOS transistor 330 through the copied current. Keep) constant.

또한, 상기 초기화부(339)는, 상기 제 1 내지 제 3 전류 미러부(336~338)를 초기화시킨다.The initialization unit 339 initializes the first to third current mirror units 336 to 338.

상기 레퍼런스 전류 조정단(335)이 포함된 본 발명의 동작과정을 도 3 및 도 4를 참고로 하여 설명하면 다음과 같다.The operation of the present invention including the reference current adjusting stage 335 will now be described with reference to FIGS. 3 and 4.

프리차지(Preq) 신호가 인가되면, 셀렉트 셀 및 레퍼런스 셀의 비트라인은 프리차지가 되어 셀렉트 셀 및 레퍼런스 셀의 비트라인의 전압 레벨(SBLa, RBLa)은 1.2V가 되고, 이 상태에서 인에이블 신호(

Figure 112005078373311-PAT00006
)가 인가되면, 본 발명의 센스 증폭기는 동작하게 된다.When a precharge signal is applied, the bit lines of the select cell and the reference cell become precharge so that the voltage levels SBLa and RBLa of the bit lines of the select cell and the reference cell become 1.2 V, and enable in this state. signal(
Figure 112005078373311-PAT00006
Is applied, the sense amplifier of the present invention operates.

이때, 바이어스 전압(SBL, RBL)을 출력하는 노드들은 전하 공유를 하게 되고, 셀렉트 셀의 상태가 지우기 상태(Erase cell)이면 소정 범위의 셀렉트 전류가 흘러나가게 되며, 상기 셀렉트 전류는 레퍼런스 전류보다 큰 레벨을 가지므로, 상기 셀렉트 셀의 바이어스 전압(SBL)은 상기 레퍼런스 셀의 바이어스 전압(RBL)보다 낮아지게 되어 로우(low) 데이터를 센싱하게 된다.At this time, the nodes outputting the bias voltages SBL and RBL share charge sharing, and if the state of the select cell is an erase cell, a select current of a predetermined range flows out, and the select current is greater than the reference current. As a result, the bias voltage SBL of the select cell becomes lower than the bias voltage RBL of the reference cell, thereby sensing low data.

한편, 셀렉트 셀의 상태가 프로그램된 상태(Program cell ; PGM Cell)이면, 셀렉트 전류는 누설전류를 제외하고는 거의 흘러나가지 않으므로, 상기 셀렉트 셀의 바이어스 전압(SBL)은 상기 레퍼런스 셀의 바이어스 전압(RBL)보다 높아지게 되어 하이(high) 데이터를 센싱하게 된다.On the other hand, when the state of the select cell is a programmed state (Program cell; PGM Cell), since the select current flows little except for the leakage current, the bias voltage SBL of the select cell is the bias voltage of the reference cell ( Higher than RBL to sense high data.

한편, 레퍼런스 전류를 온도와 전압 및 공정의 영향에도 일정 레벨로 유지하기 위해, 즉, 레퍼런스 전류를 프로그램 상태에서의 셀렉트 전류와 지우기 상태의 셀렉트 전류의 중간 레벨로 유지하기 위해 상기 레퍼런스 전류 조정단(335)은 다음과 같이 동작한다.Meanwhile, in order to maintain the reference current at a constant level even under the influence of temperature, voltage, and process, that is, to maintain the reference current at an intermediate level between the select current in the program state and the select current in the erase state. 335 operates as follows.

먼저, 상기 초기화부(339)에 전원을 파워 업(power up)하면, 피모스 트랜지스터(PM9)의 드레인 전압은 하이(high)가 되고, 인버터(INV9, 10)를 통해 하이(high) 전압이 엔모스 트랜지스터(NM19)의 게이트 전압으로 인가되어 상기 엔모스 트랜지스터(NM19)는 턴 온 되게 된다. First, when power is supplied to the initialization unit 339, the drain voltage of the PMOS transistor PM9 becomes high, and the high voltage is increased through the inverters INV9 and 10. The NMOS transistor NM19 is turned on by being applied to the gate voltage of the NMOS transistor NM19.

따라서, 상기 제 1 내지 3 전류 미러부(336~338)의 피모스 트랜지스터(PM6, 7, 8)에는 로우(low) 전압이 인가되며, 이로써 상기 제 1 내지 3 전류 미러부(336~338)는 초기화되어 동작할 수 있게 된다.Accordingly, a low voltage is applied to the PMOS transistors PM6 and 7, 8 of the first to third current mirror parts 336 to 338, thereby applying the first to third current mirror parts 336 to 338. Will be initialized and ready to operate.

상기 제 1 전류 미러부(336)에서 발생된 조정전류(Ia)는, 상기 제 2 및 제 3 전류 미러부(337, 338)에 의해 일정 레벨로 복사되고, 상기 복사된 전류는 상기 제 2 엔모스 트랜지스터의 게이트 전압(REFCL)을 일정하게 유지시켜 상기 레퍼런스 전류를 상기 셀렉트 전류의 중간 레벨로 유지시킨다.The adjustment current Ia generated by the first current mirror unit 336 is radiated to the predetermined level by the second and third current mirror units 337 and 338, and the copied current is transmitted to the second yen. The gate voltage REFCL of the MOS transistor is kept constant to maintain the reference current at an intermediate level of the select current.

즉, 예를 들어, 프로그램 상태에서의 셀렉트 전류가 누설전류를 포함하여 2㎂라 하고, 지우기 상태에서의 셀렉트 전류가 15㎂ 내지 30㎂ 범위를 갖는다고 가정할 때, 상기 제 1 전류 미러부(336)는, 온도와 전압 및 공정의 영향에도 레퍼런스 전류가 셀렉트 전류의 중간 레벨인 9㎂를 유지되도록 하는 조정전류(Ia)를 발생시킨다.That is, for example, assuming that the select current in the program state is 2 mA including the leakage current, and the select current in the erase state is in the range of 15 mA to 30 mA, the first current mirror unit ( 336 generates an adjustment current Ia such that the reference current is maintained at 9 mA, which is the intermediate level of the select current, even under the influence of temperature, voltage, and process.

그러나, 온도가 높고 전압이 낮은 경우 또는 온도가 낮고 전압이 높은 경우에는 레퍼런스 전류를 다시 조정할 필요가 있다.However, when the temperature is high and the voltage is low, or when the temperature is low and the voltage is high, the reference current needs to be readjusted.

이때, 레퍼런스 전류는, 상기 제 3 전류 미러부(338)의 제 3 엔모스 트랜지스터(338a) 및 저항(338b)을 이용하여 조정할 수 있다.In this case, the reference current may be adjusted using the third NMOS transistor 338a and the resistor 338b of the third current mirror unit 338.

즉, 상기 제 3 전류 미러부(338)는, 상기 저항(338b)의 저항값과 제 3 엔모스 트랜지스터(338a)의 저항성분의 비를 선택하여 상기 제 2 엔모스 트랜지스터(330)의 게이트 전압을 변화시키고, 상기 변화된 게이트 전압에 의해 상기 레퍼런 스 전류를 변화시켜 상기 레퍼런스 전류를 조정한다.That is, the third current mirror unit 338 selects a ratio of the resistance value of the resistor 338b and the resistance component of the third NMOS transistor 338a to select the gate voltage of the second NMOS transistor 330. The reference current is adjusted by changing the reference current by changing the reference current.

상기 예를 참고로 살펴보면, 온도가 높고 전압이 낮은 경우(이 경우 지우기 상태에서의 셀렉트 전류는 15㎂)에는 9㎂로 유지되던 레퍼런스 전류를, 7㎂의 레퍼런스 전류로 유지되도록 상기 저항(338b)의 저항값과 제 3 엔모스 트랜지스터(338a)의 저항성분의 비를 선택하며, 온도가 낮고 전압이 높은 경우(이 경우 지우기 상태에서의 셀렉트 전류는 30㎂)에는, 9㎂로 유지되던 레퍼런스 전류를, 11㎂의 레퍼런스 전류로 유지되도록 상기 저항(338b)의 저항값과 제 3 엔모스 트랜지스터(338a)의 저항성분의 비를 선택한다.Referring to the above example, when the temperature is high and the voltage is low (in this case, the select current in the clear state is 15 mA), the resistor 338b maintains the reference current maintained at 9 mA and the reference current of 7 mA. Selects the ratio of the resistance value of the resistor and the resistance component of the third NMOS transistor 338a, and when the temperature is low and the voltage is high (in this case, the select current in the clear state is 30 mA), the reference current maintained at 9 mA The ratio of the resistance value of the resistor 338b and the resistance component of the third NMOS transistor 338a is selected so as to maintain a reference current of 11 mA.

상기와 같이 온도와 전압에 따라 레퍼런스 전류를 조정함으로써, 도 4에 도시한 바와 같이 센싱 마진(M)을 개선할 수 있으며, 이에 따라 센싱 속도 또한 현저히 개선할 수 있다.By adjusting the reference current according to the temperature and the voltage as described above, as shown in FIG. 4, the sensing margin M may be improved, and thus the sensing speed may be significantly improved.

이상에서 설명한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이며, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.Preferred embodiments of the present invention described above are disclosed for the purpose of illustration, and various substitutions, modifications, and changes within the scope of the technical spirit of the present invention for those skilled in the art to which the present invention pertains. It will be appreciated that such substitutions, changes, and the like should be considered to be within the scope of the following claims.

상술한 바와 같이, 레퍼런스 전류 조정단을 통해 온도 및 전압에 따른 마진 손실 및 센싱 속도 저하를 방지함으로써 보다 향상된 센싱 마진 및 센싱 속도를 가질 수 있는 효과가 있다.As described above, it is possible to have improved sensing margin and sensing speed by preventing margin loss and sensing speed from temperature and voltage decrease through the reference current adjusting stage.

또한, 프리차지 및 인에이블 신호가 인가될 때까지 전원전압에서 상기 제 1 엔모스 트랜지스터의 문턱전압을 차감한 레벨의 바이어스 전압을 출력하게 되어, 프리차지 및 인에이블 신호가 인가되면, 전원전압에서 상기 제 1 엔모스 트랜지스터의 문턱전압을 차감한 레벨에서부터 셀렉트 셀 및 레퍼런스 셀 비트라인의 전하 공유가 시작됨으로써, 전하 공유 시간을 단축할 수 있으며, 이에 따라 센싱속도가 현저히 개선되는 효과가 있다.In addition, a bias voltage at a level obtained by subtracting the threshold voltage of the first NMOS transistor from the power supply voltage until the precharge and enable signal is applied is outputted. When the precharge and enable signal is applied, Since charge sharing of the select cell and the reference cell bit line is started from the level at which the threshold voltage of the first NMOS transistor is subtracted, the charge sharing time can be shortened, and thus the sensing speed can be remarkably improved.

아울러, 셀렉트 셀 및 레퍼런스 셀의 비트라인을 이퀄라이저 시킴으로써, 전력소모를 방지하고 센싱 속도 및 센싱 마진이 개선되는 효과가 있다.In addition, by equalizing the bit lines of the select cell and the reference cell, it is possible to prevent power consumption and improve sensing speed and sensing margin.

Claims (5)

데이터를 센싱하고자 하는 메모리 셀(이하 '셀렉트 셀')을 선택하고, 레퍼런스 셀을 기준으로 상기 셀렉트 셀의 데이터를 센싱하고자 하는 센스 증폭기에 있어서,In the sense amplifier to select a memory cell (hereinafter 'select cell') to sense the data, and to sense the data of the select cell based on the reference cell, 상기 센스 증폭기는, The sense amplifier, 외부전압이 인가되는 제 1 엔모스 트랜지스터가 포함되고, 소정의 전원전압 및 상기 센스 증폭기를 인에이블 시키기 위한 인에이블 신호를 입력받아 소정 레벨의 바이어스 전압을 출력하는 바이어스단;A bias stage including a first NMOS transistor to which an external voltage is applied, and receiving a predetermined power supply voltage and an enable signal for enabling the sense amplifier; 소정의 프리차지 신호를 인가받아 상기 셀렉트 셀 및 레퍼런스 셀의 비트라인을 프리차지하는 제 1 및 제 2 프리차지 회로;First and second precharge circuits configured to receive a predetermined precharge signal and precharge the bit lines of the select cell and the reference cell; 상기 제 1 및 제 2 프리차지 회로를 연결하여 상기 셀렉트 셀 및 레퍼런스 셀의 비트라인을 이퀄라이징하는 이퀄라이저단; 및An equalizer stage for connecting the first and second precharge circuits to equalize bit lines of the select cell and the reference cell; And 상기 바이어스 전압을 제공받아 구동되며, 상기 제 1 프리차지 회로로부터 소정 범위의 전류(이하 '셀렉트 전류')를 제공받아 상기 셀렉트 셀의 데이터를 센싱하는 센스단;이 포함되며,And a sense stage configured to receive the bias voltage and to be driven, and to receive a predetermined range of current (hereinafter, 'select current') from the first precharge circuit to sense data of the select cell. 상기 레퍼런스 셀의 비트라인에는, 상기 레퍼런스 셀을 모델링한 제 2 엔모스 트랜지스터가 포함되고, The bit line of the reference cell includes a second NMOS transistor modeling the reference cell, 상기 제 2 엔모스 트랜지스터에는, In the second NMOS transistor, 상기 제 2 프리차지 회로로부터 제공되는 전류(이하 '레퍼런스 전류)를 상기 셀렉트 전류의 중간 레벨로 유지시키는 레퍼런스 전류 조정단이 접속되는 것을 특징으로 하는 센스 증폭기.And a reference current adjusting stage for maintaining a current provided from the second precharge circuit (hereinafter referred to as a 'reference current') at an intermediate level of the select current. 제 1항에 있어서, 상기 레퍼런스 전류 조정단은,The method of claim 1, wherein the reference current adjustment stage, 상기 레퍼런스 전류가 상기 셀렉트 전류의 중간 레벨로 유지되도록 하는 전류(이하 '조정 전류')를 발생시키는 제 1 전류 미러부;A first current mirror unit configured to generate a current (hereinafter, 'regulated current') for maintaining the reference current at an intermediate level of the select current; 상기 발생된 조정전류를 일정 레벨의 전류로 복사하는 제 2 전류 미러부;A second current mirror unit which copies the generated adjustment current to a current having a predetermined level; 상기 발생된 조정전류를 일정 레벨의 전류로 복사하며, 상기 복사된 전류를 통해 상기 제 2 엔모스 트랜지스터의 게이트 전압을 일정하게 유지시켜 상기 레퍼런스 전류를 상기 셀렉트 전류의 중간 레벨로 유지시키는 제 3 전류 미러부; 및A third current for copying the generated adjustment current to a current of a predetermined level, and maintaining a constant gate voltage of the second NMOS transistor through the copied current to maintain the reference current at an intermediate level of the select current; A mirror portion; And 상기 제 1 내지 제 3 전류 미러부를 초기화시키는 초기화부;를 포함하는 것을 특징으로 하는 센스 증폭기.And an initialization unit for initializing the first to third current mirror units. 제 2항에 있어서, 상기 제 3 전류 미러부는, The method of claim 2, wherein the third current mirror unit, 제 3 엔모스 트랜지스터 및 저항을 포함하며, 상기 저항의 저항값과 제 3 엔모스 트랜지스터의 저항성분의 비를 선택하여 상기 제 2 엔모스 트랜지스터의 게이트 전압을 변화시키고, 상기 변화된 게이트 전압에 의해 상기 레퍼런스 전류를 변화시키는 것을 특징으로 하는 센스 증폭기.And a third NMOS transistor and a resistor, selecting a ratio of a resistance value of the resistor and a resistance component of the third NMOS transistor to change a gate voltage of the second NMOS transistor, and by the changed gate voltage. A sense amplifier characterized by varying the reference current. 제 1항에 있어서, The method of claim 1, 상기 이퀄라이저단은, 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 센스 증폭기.And said equalizer stage is composed of an NMOS transistor. 제 1항에 있어서, 상기 바이어스단은,The method of claim 1, wherein the bias stage, 상기 프리차지 신호 인가될 때까지, 상기 전원전압에서 상기 제 1 엔모스 트랜지스터의 문턱전압을 차감한 크기의 레벨을 가지는 바이어스 전압을 출력하는 것을 특징으로 하는 센스 증폭기.And outputting a bias voltage having a level of a magnitude obtained by subtracting the threshold voltage of the first NMOS transistor from the power supply voltage until the precharge signal is applied.
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