KR20070070967A - Method for forming isolation layer of semiconductor device - Google Patents

Method for forming isolation layer of semiconductor device Download PDF

Info

Publication number
KR20070070967A
KR20070070967A KR1020050134029A KR20050134029A KR20070070967A KR 20070070967 A KR20070070967 A KR 20070070967A KR 1020050134029 A KR1020050134029 A KR 1020050134029A KR 20050134029 A KR20050134029 A KR 20050134029A KR 20070070967 A KR20070070967 A KR 20070070967A
Authority
KR
South Korea
Prior art keywords
film
layer
forming
oxide
oxide film
Prior art date
Application number
KR1020050134029A
Other languages
Korean (ko)
Inventor
정채오
김찬배
이효석
구자춘
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050134029A priority Critical patent/KR20070070967A/en
Publication of KR20070070967A publication Critical patent/KR20070070967A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

A method for forming an isolation layer in a semiconductor device is provided to form an isolation layer without voids in a trench by using an undoped polysilicon layer with excellent coverage and by transforming the used undoped polysilicon layer into an oxide layer by an annealing process. On a semiconductor substrate(10) including an active region and an isolation region, a hard mask layer exposing the isolation region is formed. The exposed part of the substrate is etched by using the hard mask layer to form trenches(30) with different widths. A sidewall oxide layer(40), a liner nitride layer and a liner oxide layer are sequentially formed on the surface of the trenches. A first oxide layer(50) is formed on the resultant structure in a maximum range that doesn't completely fill the trench of the smallest width among the trenches. An undoped polysilicon layer is formed on the first oxide layer to completely fill the trench of the smallest width. The undoped polysilicon layer is oxidized to form a second oxide layer(60). A third oxide layer(70) is formed on the second oxide layer to completely fill the trench of the greatest width. A CMP process is performed on the first, second and third oxide layers until the hard mask layer is exposed. The hard mask layer is eliminated.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}Method for forming isolation layer of semiconductor device

도 1은 종래의 문제점을 도시한 도면.1 illustrates a conventional problem.

도 2a 내지 도 2e는 본 발명에 따른 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.2A to 2E are cross-sectional views for each process for explaining a method of forming an isolation layer using an STI process according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10: 반도체기판 20: 하드마스크막10: semiconductor substrate 20: hard mask film

30: 트렌치 40: 측벽산화막30: trench 40: sidewall oxide film

50: 제1산화막 60: 제2산화막50: first oxide film 60: second oxide film

70: 제3산화막 100: 소자분리막70: third oxide film 100: device isolation film

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다. The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film using a shallow trench isolation (STI) process.

반도체 소자를 제조함에 있어서, 소자와 소자 사이의 전기적 분리를 위해 소 자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation) 공정이 이용되어 왔다. In the manufacture of semiconductor devices, element separators are formed for electrical separation between devices, and LOCOS and Shallow Trench Isolation (STI) processes have been used to form such devices.

그런데, 상기 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 형성 면적을 줄이는 단점을 가지며, 그래서, 그 이용에 한계를 갖게 되었다. However, the device isolation film according to the LOCOS process has a disadvantage of reducing the device formation area because bird's-beak having a beak shape is generated at the upper corner portion thereof, and thus, there is a limitation in its use.

이에, 현재 대부분의 반도체 소자는 버즈-빅의 발생없이 좁은 폭으로의 형성이 가능하여 고집적화를 구현할 수 있도록 하는 STI 공정을 이용해서 상기 소자분리막을 형성하고 있다. Thus, most of the semiconductor devices are forming the device isolation layer using an STI process that can be formed in a narrow width without the occurrence of buzz-big to implement high integration.

여기서, STI 공정을 이용한 소자분리막 형성방법을 간략하게 설명하면, 반도체 기판 상에 패드산화막과 패드질화막을 차례로 증착한 후, 상기 소자분리 영역에 해당하는 기판 부분을 노출시키도록 상기 패드질화막을 식각한 후, 연이어, 상기 패드산화막과 노출된 실리콘 기판 부분을 식각하여 트렌치를 형성한다. Here, the method of forming the device isolation film using the STI process will be briefly described. After the deposition of the pad oxide film and the pad nitride film on the semiconductor substrate, the pad nitride film is etched to expose the substrate portion corresponding to the device isolation region. Subsequently, the pad oxide film and the exposed silicon substrate portion are etched to form trenches.

그런다음, 상기 트렌치 표면 상에 측벽산화(wall oxidation) 공정을 통해 측벽산화막을 형성한 후, 상기 측벽산화막을 포함한 결과물 상에 라이너 질화막(liner nitride)과 라이너 산화막(liner oxide)를 차례로 증착한다. 이어서, 트렌치가 완전 매립되도록 상기 기판 결과물 상에 소자분리용 산화막으로 고농도 O3-TEOS막을 CVD(Chamical Vapor Deposition) 방식에 따라 두껍게 증착한다. Then, after forming a sidewall oxide film through a wall oxidation process on the trench surface, a liner nitride film and a liner oxide film are sequentially deposited on the resultant including the sidewall oxide film. Subsequently, a high concentration O3-TEOS film was formed on the substrate resultant with an oxide film for isolation to completely fill the trench. According to CVD (Chamical Vapor Deposition) method Deposit thickly.

계속해서, 상기 패드질화막이 노출되도록 O3-TEOS막을 CMP(Chemical Mechanical Polishing)하여 평탄화 시킨 후, 상기 패드질화막과 패드산화막을 차례로 습식 식각을 통해 제거하여 소자분리막을 형성한다.Subsequently, the O3-TEOS film is planarized by chemical mechanical polishing (CMP) to expose the pad nitride film, and then the pad nitride film and the pad oxide film are sequentially removed by wet etching to form an isolation layer.

한편, 소자의 디자인 룰이 점점 작아짐에 따라서, 이에 대응하여 트렌치의 폭 또한 감소되고 있다. 이로 인해, 트렌치의 종횡비(Aspect ratio)가 증가되고 있는 추세에서 미세 폭의 트렌치 매립(gap-fill) 공정의 난이도가 점점 높아지고 있어 널리 사용되었던 고밀도 플라즈마(Hilgh Density Plasma Chemical Vapor Deposition)에 의한 매립은 그 한계에 부딪히고 있다. 이에 대한 해결방안으로 소자분리용 산화막으로 O3-TEOS막이 부각되고 있다. On the other hand, as the design rules of the devices become smaller and smaller, the width of the trenches is correspondingly reduced. As a result, the difficulty of the micro-gap trench filling process is increasing with the increase in the aspect ratio of the trenches. I'm hitting that limit. As a solution to this problem, an O3-TEOS film is emerging as an oxide film for device isolation.

그러나, 상기 O3-TEOS막은 그 매립능력을 향상시키려면 O3의 공급량이 상대적으로 높은 조건하에서 매립 공정을 진행하게 되는데, 이때, 질화막과 실리콘산화막 위 해( 에)서는 성장 속도가 작게는 수％ 에서 많게는 40％에 이르는 극심한 편차를 보이게 된다. 특히 열산화막 위에서는 성장속도가 매우 느리기 때문에 (산화막과 질화막 위에서의 성장속도 차이에 의해) However, the O3-TEOS to film to improve the embedding capacity there is to proceed to embedding process under the supply amount of O3 relative to its condition, at this time, the above nitride film and a silicon oxide film by (a) standing in reducing the growth rate is several% As much as 40% of the extreme variation is shown. Especially on the thermal oxide layer, the growth rate is very slow ( due to the difference in growth rate on the oxide layer and nitride layer).

성장속도가 빠른 질화막과의 성장속도 차이에 의해 , 도 1에서와 같이, 트렌치 내에 보이드(void)가 발생하게 되어 트렌치의 매립 특성을 저하시키고 있다. Due to the difference in growth rate with the nitride film having a high growth rate , voids are generated in the trench as shown in FIG. 1, thereby reducing the embedding characteristics of the trench.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, 트렌치의 매립특성을 향상할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a device isolation film of a semiconductor device capable of improving a buried property of a trench, which has been devised to solve the conventional problems as described above.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브 영역 및 소자분리 영역이 구비된 반도체 기판 상에 상기 소자분리 영역을 노출시키는 하드마스크막을 형성하는 단계; 상기 하드마스크막을 이용해서 노출된 기판 부분을 식각하여 서로 다른 폭을 갖는 트렌치들을 형성하는 단계; 상기 트렌치들 중에서 제일 좁은 폭의 트렌치를 완전 매립하지 않는 최대 범위로 기판 전면 상에 제1산화막을 형성하는 단계; 상기 제1산화막 상에 제일 좁은 폭의 트렌치를 완전 매립하도록 비도핑된 폴리실리콘막을 형성하는 단계; 상기 비도핑된 폴리실리콘막을 산화시켜 제2산화막을 형성하는 단계; 상기 제2산화막 상에 제일 넓은 폭의 트렌치를 완전 매립하도록 제3산화막을 형성하는 단계; 상기 하드마스크막이 노출될 때까지 제3, 제2 및 제1산화막을 CMP하는 단계; 및 상기 하드마스크막을 제거하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.In order to achieve the above object, the present invention, forming a hard mask film for exposing the device isolation region on the semiconductor substrate having an active region and the device isolation region; Etching the exposed portion of the substrate using the hard mask layer to form trenches having different widths; Forming a first oxide film on the entire surface of the substrate to a maximum range in which the narrowest trench among the trenches is not completely buried; Forming an undoped polysilicon film to completely fill the narrowest trench on the first oxide film; Oxidizing the undoped polysilicon film to form a second oxide film; Forming a third oxide film to completely fill a trench having the widest width on the second oxide film; CMPing the third, second and first oxide films until the hard mask film is exposed; And removing the hard mask layer.

여기서, 상기 서로 다른 폭을 갖는 트렌치들을 형성하는 단계 후, 그리고, 상기 기판 전면 상에 제1산화막을 형성하는 단계 전, 상기 트렌치들 표면 부분에 측벽산화막과 라이너질화막 및 라이너산화막을 차례로 형성하는 단계;를 더 포함하는 것을 특징으로 한다.Here, after forming the trenches having different widths, and before forming the first oxide film on the entire surface of the substrate, sequentially forming a sidewall oxide film, a liner nitride film, and a liner oxide film on the surface portions of the trenches. It characterized in that it further comprises;

상기 제1산화막은 고농도 O3-TEOS막, HTO막 또는 HDP막으로 구성된 그룹으로부터 선택되는 어느 하나의 막인 것을 특징으로 한다.The first oxide film is any one film selected from the group consisting of a high concentration O3-TEOS film, an HTO film or an HDP film.

상기 비도핑된 폴리실리콘막은 퍼니스에서 형성하는 것을 특징으로 한다.The undoped polysilicon film is formed in the furnace.

상기 제2산화막을 형성하는 단계는 비도핑된 폴리실리콘막이 산화되도록 퍼니스에서 어닐링하여 수행하는 것을 특징으로 한다.The forming of the second oxide layer may be performed by annealing in the furnace so that the undoped polysilicon layer is oxidized.

상기 어닐링은 900∼1050℃의 온도에서 수행하는 것을 특징으로 한다.The annealing is characterized in that it is carried out at a temperature of 900 ~ 1050 ℃.

상기 제2산화막을 형성하는 단계는 비도핑된 폴리실리콘막이 산화되도록 H2O가 첨가된 습식 어닐링을 진행하여 수행하는 것을 특징으로 한다.The forming of the second oxide layer may be performed by performing a wet annealing in which H 2 O is added to oxidize the undoped polysilicon layer.

상기 제3산화막은 HDP막인 것을 특징으로 한다.The third oxide film is characterized in that the HDP film.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 2A through 2E are cross-sectional views of processes for describing a method of forming a device isolation film of a semiconductor device according to the present invention.

도 2a을 참조하면, 액티브 영역 및 소자분리 영역이 구비된 반도체 기판(10) 상에 패드산화막과 패드질화막으로 이루어진 하드마스크막(20)을 형성한 후, 상기 소자분리 영역에 해당하는 기판 부분을 노출시키도록 상기 하드마스크막(20)을 식각한다. 다음으로, 상기 하드마스크(20)를 식각마스크로 이용해서 노출된 기판(10) 부분을 식각하여 서로 다른 폭을 갖는 수직한 모양의 트렌치(30)들을 형성한다.Referring to FIG. 2A, after forming a hard mask film 20 including a pad oxide film and a pad nitride film on a semiconductor substrate 10 having an active region and an isolation region, a substrate portion corresponding to the isolation region is formed. The hard mask film 20 is etched to expose it. Next, the exposed portion of the substrate 10 is etched using the hard mask 20 as an etching mask to form vertical trenches 30 having different widths.

도 2b를 참조하면, 상기 트렌치(30) 표면 상에 측벽산화(wall oxidation) 공정을 통해 측벽산화막(40)을 형성한 후, 상기 측벽산화막(40)을 포함한 결과물 상에 라이너 질화막(liner nitride : 미도시)과 라이너 산화막(liner oxide : 미도시)을 차례로 증착한다Referring to FIG. 2B, after the sidewall oxide layer 40 is formed through a sidewall oxidation process on the surface of the trench 30, a liner nitride layer on the resultant including the sidewall oxide layer 40 is formed. Deposit a liner oxide layer (not shown)

그런다음, 상기 트렌치(30)들 중에서 제일 좁은 폭의 트렌치(30)를 완전 매립하지 않는 최대 범위로 기판 전면 상에 제1산화막(50)을 증착한다. 여기서, 상기 제1산화막(50)은 컨포멀한(conformal) 고농도 O3-TEOS(Tetra Ethyl Ortho Silicate)막 또는 컨포멀한(conformal) HTO(High Temperature Oxide)막 또는 HDP(high Density Plasma)막으로 증착한다. 여기서, HDP막 증착은 오버행(overhang) 발생으로 인해 HDP막 간이 서로 붙지 않는 정도의 두께로 증착하도록 한다.Then, the first oxide film 50 is deposited on the entire surface of the substrate to the maximum extent of not completely filling the trench 30 having the narrowest width among the trenches 30. The first oxide film 50 may be a conformal high concentration Tetra ethyl ortho silicate (O3-TEOS) film or a conformal high temperature oxide (HTO) film or high density plasma film (HDP). Deposit. Here, the HDP film deposition is to be deposited to a thickness that does not stick between the HDP film due to the overhang (overhang) occurs.

도 2c를 참조하면, 상기 제1산화막(50) 상에 제일 좁은 폭의 트렌치(30)를 완전 매립하도록 비도핑된(un-doped) 폴리실리콘막을 퍼니스(furnace)로 증착한다. 여기서, 상기 비도핑된 폴리실리콘막은 도포성이 우수하여 매립특성을 극대화시킬 수 있다. 그런다음, 상기 비도핑된 폴리실리콘막이 산화되도록 퍼니스(furnace)에서 900∼1050℃의 온도로 어닐링(annealing)한다. 이로써, 상기 비도핑된 폴리실리콘막은 산화처리 되어 SiO2 산화막(이하, 제2산화막: 60)으로 치환된다. 또는, H2O가 첨가된 습식 어닐링(annealing)을 진행함으로써, 비도핑된 폴리실리콘막을 산화시켜 SiO2 산화막(이하, 제2산화막: 60)으로 치환시킨다.Referring to FIG. 2C, an un-doped polysilicon film is furnace-furnished to completely fill the narrowest trench 30 on the first oxide film 50. Deposit. Here, the undoped polysilicon film may be excellent in coating properties to maximize the buried characteristics. Thereafter, the undoped polysilicon film is annealed at a temperature of 900-1050 ° C. in a furnace to oxidize. As a result, the undoped polysilicon layer is oxidized and replaced with an SiO 2 oxide layer (hereinafter referred to as a second oxide layer: 60). Alternatively, by performing wet annealing with H 2 O added, The undoped polysilicon film is oxidized and replaced with an SiO 2 oxide film (hereinafter referred to as a second oxide film: 60).

여기서, 본 발명은 도포성이 우수한 비도핑된 폴리실리콘막을 사용하여 매립특성을 극대화시킨 후, 상기 비도핑된 폴리실리콘막을 어닐링 처리하여 산화시켜 산화막(60)으로 형성하게 되면 미세 폭을 갖는 트렌치(30) 내에서의 매립 불량, 즉, 트렌치(30) 내에서의 보이드(void) 발생을 방지할 수 있다.Herein, the present invention maximizes the embedding characteristics by using an undoped polysilicon film having excellent coating properties, and then forms an oxide film 60 by annealing the undoped polysilicon film to form a trench having a fine width ( It is possible to prevent a filling failure in 30), that is, occurrence of voids in the trench 30.

도 2d를 참조하면, 상기 제2산화막(60) 상에 후속 평탄화를 위한 캡핑막으로 HDP(High Density Plasma)막을 사용하여 제일 넓은 폭의 트렌치를 매립하도록 제3산화막(70)을 증착한다. 그런다음, 상기 제3산화막(70)의 치밀화를 위해 기판 결과물에 대해 어닐링을 수행한다. Referring to FIG. 2D, a third oxide layer 70 is deposited on the second oxide layer 60 to fill the widest trench using a high density plasma (HDP) layer as a capping layer for subsequent planarization. Then, annealing is performed on the substrate resultant for densification of the third oxide film 70.

도 2e를 참조하면, 상기 하드마스크막(20)이 노출될 때까지 제3(70), 제2(60) 및 제1산화막(50)을 CMP(Chemical Mechanical Polishing)한 후, 상기 하드마스크막을 제거하여 본 발명에 따른 소자분리막(100)을 형성한다.Referring to FIG. 2E, chemical mechanical polishing (CMP) of the third 70, the second 60, and the first oxide layer 50 is performed until the hard mask layer 20 is exposed, and then the hard mask layer is removed. It is removed to form the device isolation film 100 according to the present invention.

결과적으로, 본 발명은 점차 증가하는 트렌치의 종횡비(aspect ratio)에 요구되는 개선된 매립(gap-fill) 특성을 가짐으로써 소자의 수율 향상을 기대할 수 있다. As a result, the present invention can be expected to improve device yield by having improved gap-fill characteristics required for increasingly increasing aspect ratios of trenches.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 소자분리용 절연막을 도포성이 우수한 비도핑된(un-doped) 폴리실리콘막을 사용한 후, 이를 어닐링(annealing)하여 산화막으로 치환시킴으로써, 트렌치(trench) 내에 보이드(void)가 없는 소자분리막(iosolation)을 형성할 수 있다.As described above, the present invention uses an undoped polysilicon film having excellent coating properties, and then anneals it and replaces it with an oxide film, thereby voiding the trench in the trench. Device isolation layer (iosolation) can be formed.

따라서, 본 발명은 미세 폭(width)을 갖는 트렌치 내의 매립(gap-fill) 특성이 향상되는 효과가 발생하게 되어, 이로 인해, 소자의 수율 향상을 기대할 수 있다. Accordingly, the present invention has an effect of improving the gap-fill characteristics in the trench having a fine width, thereby improving the yield of the device.

결과적으로, 본 발명은 소자의 집적도가 증가됨에 따라 기존 공정 대비 향상된 공정 수율 확보가 가능하므로 생산성 향상에 기여할 수 있다.As a result, according to the present invention, as the degree of integration of the device is increased, it is possible to secure an improved process yield compared to the existing process, thereby contributing to productivity improvement.

Claims (8)

액티브 영역 및 소자분리 영역이 구비된 반도체 기판 상에 상기 소자분리 영역을 노출시키는 하드마스크막을 형성하는 단계;Forming a hard mask film exposing the device isolation region on a semiconductor substrate having an active region and a device isolation region; 상기 하드마스크막을 이용해서 노출된 기판 부분을 식각하여 서로 다른 폭을 갖는 트렌치들을 형성하는 단계;Etching the exposed portion of the substrate using the hard mask layer to form trenches having different widths; 상기 트렌치들 중에서 제일 좁은 폭의 트렌치를 완전 매립하지 않는 최대 범위로 기판 전면 상에 제1산화막을 형성하는 단계;Forming a first oxide film on the entire surface of the substrate to a maximum range in which the narrowest trench among the trenches is not completely buried; 상기 제1산화막 상에 제일 좁은 폭의 트렌치를 완전 매립하도록 비도핑된 폴리실리콘막을 형성하는 단계;Forming an undoped polysilicon film to completely fill the narrowest trench on the first oxide film; 상기 비도핑된 폴리실리콘막을 산화시켜 제2산화막을 형성하는 단계;Oxidizing the undoped polysilicon film to form a second oxide film; 상기 제2산화막 상에 제일 넓은 폭의 트렌치를 완전 매립하도록 제3산화막을 형성하는 단계; Forming a third oxide film to completely fill a trench having the widest width on the second oxide film; 상기 하드마스크막이 노출될 때까지 제3, 제2 및 제1산화막을 CMP하는 단계; 및CMPing the third, second and first oxide films until the hard mask film is exposed; And 상기 하드마스크막을 제거하는 단계;Removing the hard mask layer; 를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법. Device isolation film forming method of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 서로 다른 폭을 갖는 트렌치들을 형성하는 단계 후, 그리고, 상기 기판 전면 상에 제1산화막을 형성하는 단계 전, 상기 트렌치들 표면 부분에 측벽산화막과 라이너질화막 및 라이너산화막을 차례로 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Forming a sidewall oxide film, a liner nitride film, and a liner oxide film in the trench portion after the forming of the trenches having different widths, and before forming the first oxide film on the entire surface of the substrate; The device isolation film forming method of a semiconductor device characterized in that it further comprises. 제 1 항에 있어서, The method of claim 1, 상기 제1산화막은 고농도 O3-TEOS막, HTO막 또는 HDP막으로 구성된 그룹으로부터 선택되는 어느 하나의 막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And the first oxide film is any one film selected from the group consisting of a high concentration O3-TEOS film, an HTO film, or an HDP film. 제 1 항에 있어서, The method of claim 1, 상기 비도핑된 폴리실리콘막은 퍼니스에서 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.Wherein the undoped polysilicon film is formed in a furnace. 제 1 항에 있어서, The method of claim 1, 상기 제2산화막을 형성하는 단계는 비도핑된 폴리실리콘막이 산화되도록 퍼니스에서 어닐링하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The forming of the second oxide layer is performed by annealing in a furnace so that the undoped polysilicon layer is oxidized. 제 5 항에 있어서, The method of claim 5, 상기 어닐링은 900∼1050℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The annealing is a device isolation film forming method of a semiconductor device, characterized in that carried out at a temperature of 900 ~ 1050 ℃. 제 1 항에 있어서, The method of claim 1, 상기 제2산화막을 형성하는 단계는 비도핑된 폴리실리콘막이 산화되도록 H2O가 첨가된 습식 어닐링을 진행하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The forming of the second oxide layer may be performed by performing a wet annealing in which H 2 O is added to oxidize the undoped polysilicon layer. 제 1 항에 있어서, The method of claim 1, 상기 제3산화막은 HDP막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And the third oxide film is an HDP film.
KR1020050134029A 2005-12-29 2005-12-29 Method for forming isolation layer of semiconductor device KR20070070967A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050134029A KR20070070967A (en) 2005-12-29 2005-12-29 Method for forming isolation layer of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050134029A KR20070070967A (en) 2005-12-29 2005-12-29 Method for forming isolation layer of semiconductor device

Publications (1)

Publication Number Publication Date
KR20070070967A true KR20070070967A (en) 2007-07-04

Family

ID=38506176

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050134029A KR20070070967A (en) 2005-12-29 2005-12-29 Method for forming isolation layer of semiconductor device

Country Status (1)

Country Link
KR (1) KR20070070967A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100920048B1 (en) * 2007-12-20 2009-10-07 주식회사 하이닉스반도체 Method of manufacturing semiconductor device
KR101019699B1 (en) * 2007-10-09 2011-03-07 주식회사 하이닉스반도체 Method for forming dielectric layer of semiconductor device
KR101528391B1 (en) * 2011-08-25 2015-06-11 도쿄엘렉트론가부시키가이샤 Trench filling method and method of manufacturing semiconductor integrated circuit device
US9620546B2 (en) 2014-09-22 2017-04-11 Samsung Electronics Co., Ltd. Pixel for CMOS image sensor and image sensor including the same
EP3998626B1 (en) * 2020-09-18 2024-01-31 Changxin Memory Technologies, Inc. A method for manufacturing a semiconductor structure

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101019699B1 (en) * 2007-10-09 2011-03-07 주식회사 하이닉스반도체 Method for forming dielectric layer of semiconductor device
KR100920048B1 (en) * 2007-12-20 2009-10-07 주식회사 하이닉스반도체 Method of manufacturing semiconductor device
KR101528391B1 (en) * 2011-08-25 2015-06-11 도쿄엘렉트론가부시키가이샤 Trench filling method and method of manufacturing semiconductor integrated circuit device
US9620546B2 (en) 2014-09-22 2017-04-11 Samsung Electronics Co., Ltd. Pixel for CMOS image sensor and image sensor including the same
US10096637B2 (en) 2014-09-22 2018-10-09 Samsung Electronics Co., Ltd. Pixel for CMOS image sensor and image sensor including the same
EP3998626B1 (en) * 2020-09-18 2024-01-31 Changxin Memory Technologies, Inc. A method for manufacturing a semiconductor structure

Similar Documents

Publication Publication Date Title
US7763523B2 (en) Method for forming device isolation structure of semiconductor device using annealing steps to anneal flowable insulation layer
US7655532B1 (en) STI film property using SOD post-treatment
KR100898580B1 (en) Method of forming isolation layer for semiconductor device
KR20000059513A (en) Method for manufacturing shallow trench isolation
KR100545697B1 (en) Trench device isolation method for semiconductor devices
US20040169005A1 (en) Methods for forming a thin film on an integrated circuit including soft baking a silicon glass film
KR20070070967A (en) Method for forming isolation layer of semiconductor device
KR20080095621A (en) Method of forming an isolation layer in semiconductor device
KR100500942B1 (en) Fabricating method for trench isoaltion layer using bottom anti reflection coating
KR20060011449A (en) Method for isolation in semiconductor device
KR100691016B1 (en) Method for forming isolation layer of semiconductor device
KR20070049346A (en) Method for forming isolation layer of semiconductor device
KR20110024513A (en) Method for fabricating semiconductor device
KR20090045668A (en) Method for fabricating semiconductor device
KR20030052663A (en) method for isolating semiconductor device
KR100568030B1 (en) Shallow Trench Isolation Method For Semiconductor Devices
KR100517351B1 (en) Method for manufacturing device isolation barrier of semiconductor device
KR100829372B1 (en) Method For Manufacturing Semiconductor Devices
KR20000074388A (en) Method for forming trench isolation
KR20080025859A (en) Method of filling patterns in semiconductor device
KR20080088984A (en) Method for forming of isolation layer of semiconductor device
KR20090047681A (en) Method for fabricating isolation layer in semiconductor device
KR20080062560A (en) Method for forming isolation to semiconductor device
KR20060113214A (en) Method for forming isolation layer in semiconductor device
KR20060128392A (en) Method for isolation in semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination