KR20070069891A

KR20070069891A - 웨이퍼 에지의 드롭 파티클 감소 방법

Info

Publication number: KR20070069891A
Application number: KR1020050132502A
Authority: KR
Inventors: 김종만; 원세라
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-12-28
Filing date: 2005-12-28
Publication date: 2007-07-03

Abstract

본 발명은 리세스게이트 EBR/WEE와 게이트마스크 EBR/WEE 경계지역의 토폴로지에 의해 발생하는 패턴불량으로 초래되는 파티클에 의한 오염을 방지할 수 있는 웨이퍼 에지의 드롭파티클 감소 방법을 제공하기 위한 것으로, 본 발명의 웨이퍼 에지의 드롭파티클 감소 방법은 웨이퍼의 소정영역에 소자분리용 트렌치 형성을 위한 제1감광막을 형성하는 단계, 상기 제1감광막 중에서 상기 웨이퍼의 에지쪽에 형성된 부분을 제거하는 단계, 상기 웨이퍼 상에 리세스게이트식각을 위한 제2감광막을 형성하는 단계, 상기 웨이퍼 에지쪽에 형성된 제2감광막의 제거없이 상기 웨이퍼 상에 게이트전극 물질을 형성하는 단계, 상기 게이트전극 물질 상에 제3감광막을 형성하는 단계, 및 상기 제3감광막 중에서 상기 웨이퍼의 에지쪽에 형성된 부분을 제거하는 단계를 포함한다.

웨이퍼, EBR, WEE, 드롭파티클, 리세스게이트

Description

웨이퍼 에지의 드롭 파티클 감소 방법{METHOD FOR REDUCTION OF DROP PARTICLE AT WAFER EDGE}

도 1은 종래기술에 따른 웨이퍼 에지의 파티클 제거 방법을 간략히 도시한 도면,

도 2는 셀지역에서의 게이트식각시 발생된 패턴불량 및 게이트식각후 EBR/WEE 경계지역의 사진,

도 3은 RG EBR/WEE와 GM EBR/WEE를 동일한 상태에서 진행하는 경우를 나타낸 도면,

도 4는 본 발명의 실시예에 따른 웨이퍼 에지의 파티클 제거 방법을 도시한 도면,

도 5는 본 발명의 실시예에 따른 셀지역에서의 게이트식각후 EBR/WEE 경계지역의 사진,

도 6a 및 도 6b는 종래기술에 따른 드롭파티클의 스캔맵(Scan map)

도 6c는 본 발명의 실시예에 따른 드롭파티클의 스캔맵.

* 도면의 주요 부분에 대한 부호의 설명

21 : 웨이퍼 22 : 고밀도플라즈마산화막

23 : 게이트전극 24 : 게이트마스크

본 발명은 반도체제조기술에 관한 것으로, 특히 웨이퍼 에지의 드롭파티클 감소 방법에 관한 것이다.

반도체소자의 제조 공정 중 미세 회로 패턴을 구현하기 위한 노광공정이 이루어질 경우에는 웨이퍼 상면에 감광막(Photoresist)이 도포된다. 이 때, 스핀 코터를 사용하여 감광막을 도포시킬 경우 감광막은 웨이퍼 회전에 따른 원심력에 의해 웨이퍼 에지 및 뒷면(Backside)에 비드(Bead) 형태로 뭉쳐져서 남게 되는 경우가 빈번히 발생하고, 특히 감광막이 빛을 받은 부분의 화학 결합이 깨져서 단위 분자로 분리되어 녹아버리는 양성 감광막(Positive Photoresist)인 경우에는 패턴 형성 영역이 아닌 에지에 형성된 감광막이 노광이 잘 이루어지지 않거나 빛의 세기가 약함으로 인하여 현상(Develop) 이후에도 그대로 남아 있게 되는 경우가 발생한다.

이러한 웨이퍼 에지에 잔존하는 감광막은 자동화 기기에 의한 웨이퍼 이송 중에 발생될 수 있는 접촉에 의하여 벗겨져 나와, 후속 공정 상에 파티클(Particle)로 작용하게 되어 반도체 소자의 불량을 일으키는 원인이 된다.

전술한 문제점을 해결하기 위해서는 감광막을 도포한 후, 용제를 뿌려 에지의 감광막을 녹여 없애는 사이드 린스(Side Rinse) 또는 EBR(Edge Bead Removal) 공정을 수행한다. 다른 방법으로는 노광 공정 중이나 그 후에 웨이퍼의 에지부분을 추가로 노광시켜 에칭하는 웨이퍼 에지 노광(Wafer Edge Exposure;WEE) 방법을 수행한다.

최근에 DRAM의 고질적인 파티클 문제는 웨이퍼 에지에 대한 EBR(Edge Based Removed), WEE(Wafer Edge Expose)가 취약해서 파티클소스가 되는 주원인이 되고, 이 웨이퍼는 파티클을 안고 진행되며, 후에 수율 향상에도 지대한 영향을 끼쳐 수율감소를 초래하는 결과를 가져온다.

이와 관련 현재 문제가 되고 있는 게이트식각후 웨이퍼에지쪽 드롭파티클(Drop particle)이 가장 큰 문제가 되고 있다.

도 1은 종래기술에 따른 웨이퍼 에지의 파티클 제거 방법을 간략히 도시한 도면이다.

도 1을 참조하면, 웨이퍼(11)에 대해 STI 방법을 이용한 고밀도플라즈마산화막(HDP, 12)을 이용한 소자분리 공정, 리세스게이트(Recess Gate; RG) 식각 공정 및 듀얼게이트산화막(Dual Gate Oxide, 13) 공정, 게이트전극물질(14) 증착 공정 및 게이트식각 공정 등이 진행된다. 위와 같은 공정진행시에, 감광막을 이용하는 공정은 소자분리마스크, 리세스게이트마스크, 듀얼게이트산화막 마스크, 게이트마스크 공정이다. 도면에서 'GM'은 게이트마스크를 나타내고, 'GM EBR/WEE'는 게이트마스크 EBR/WEE를 나타낸다. 그리고, GM1은 GM EBR/WEE 하면서 제거되는 감광막이다.

따라서, 종래기술은 웨이퍼 에지에서 감광막으로 인해 초래되는 파티클을 제 거하기 위해 활성영역 EBR/WEE, RG EBR/WEE, DGO EBR/WEE, GM EBR/WEE 공정을 진행한다.

그러나, 활성영역이 플라나(Planar) 형태일 때, 즉 리세스게이트(Recess Gate) 식각을 진행하지 않았을 때는 웨이퍼 에지쪽으로 드롭파티클(Drop partical)이 발생하지 않았지만 활성영역에 리세스게이트 식각을 적용한 롯트(Lot)에서는 드롭파티클이 발생하는 문제가 있다.

이에 원인분석결과, RG EBR/WEE 공정을 진행한 후 리세스게이트식각(RG)할 때 웨이퍼 에지쪽에서도 활성영역이 1200Å 정도 식각되기때문에 후속 게이트전극물질(14) 증착 공정을 진행하면 활성영역이 1200Å 정도 식각된 부분에 토폴로지(Topology, 도면부호 'T' 참조)가 발생하고, 그 부분이 게이트식각할때 취약하여 EBR이 어떻게 되느냐에 따라 드롭파티클의 원인이 되는 것을 확인하였다.

도 2는 셀지역에서의 게이트식각시 발생된 패턴불량 및 게이트식각후 EBR/WEE 경계지역의 사진이다.

도 2에 도시된 것처럼, 토폴로지에 의한 게이트마스크공정시 불량으로 게이트식각시 패턴불량이 발생하고, 이 불량 패턴들이 후속 공정의 세정공정을 거치면서 웨이퍼 내의 즉, 셀지역쪽으로 유입되어 세정장비도 오염이 되어 후속 롯트에서도 어택이 된다.

이러한 문제를 해결하기 위해 도 3과 같이 RG EBR/WEE와 GM EBR/WEE를 동일한 상태에서 진행하는 방법이 제안되었으나, 이또한 리세스식각에 의해 토폴로지가 발생하는 것을 피하기 어려워 파티클이 발생하는 것을 방지하기 어렵다.

도 3은 RG EBR/WEE와 GM EBR/WEE를 동일한 상태에서 진행하는 경우를 나타낸 도면이다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세스게이트 EBR/WEE와 게이트마스크 EBR/WEE 경계지역의 토폴로지에 의해 발생하는 패턴불량으로 초래되는 파티클에 의한 오염을 방지할 수 있는 웨이퍼 에지의 드롭파티클 감소 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 웨이퍼 에지의 드롭파티클 감소 방법은 웨이퍼의 소정영역에 소자분리용 트렌치 형성을 위한 제1감광막을 형성하는 단계, 상기 제1감광막 중에서 상기 웨이퍼의 에지쪽에 형성된 부분을 제거하는 단계, 상기 웨이퍼 상에 리세스게이트식각을 위한 제2감광막을 형성하는 단계, 상기 웨이퍼 에지쪽에 형성된 제2감광막의 제거없이 상기 웨이퍼 상에 게이트전극 물질을 형성하는 단계, 상기 게이트전극 물질 상에 제3감광막을 형성하는 단계, 및 상기 제3감광막 중에서 상기 웨이퍼의 에지쪽에 형성된 부분을 제거하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 실시예에 따른 웨이퍼 에지의 파티클 제거 방법을 도시한 도면이다.

도 4에 도시된 바와 같이, 웨이퍼(21)에 대해 STI(Shallow Trench Isolation) 방법을 이용하여 트렌치를 형성하고, 이 트렌치에 고밀도플라즈마산화막을 매립시킨다. 예컨대, STI 방법은, 웨이퍼(21) 상에 패드산화막, 패드질화막을 형성하고, 패드질화막 상에 감광막 도포, 노광 및 현상을 통해 소자분리마스크를 형성하며, 소자분리마스크를 식각마스크로 패드질화막과 패드산화막, 패드질화막을 하드마스크로 웨이퍼를 소정깊이로 식각하여 트렌치를 형성한다. 이러한 트렌치에 의해 활성영역이 정의된다. 그리고 나서, 트렌치를 채울때까지 전면에 고밀도플라즈마산화막(HDP Oxide)을 증착한 후 고밀도플라즈마산화막의 CMP 공정을 진행하여 트렌치에 매립되는 소자분리막을 형성한다. 연속해서, 패드질화막을 스트립한다.

상기 소자분리마스크 형성후에는 소자분리마스크로 사용된 감광막으로 인해 발생된 웨이퍼 에지쪽의 파티클을 방지하기 위해 EBR 및 WEE 공정(이하 '활성영역 EBR/WEE 공정'이라고 약칭함)을 진행한다. 이때, 활성영역 EBR/WEE 공정은 웨이퍼 최외각으로부터 2.0mm까지의 범위 내에서 진행한다.

그리고, 위와 같은 활성영역 EBR/WEE 공정을 진행한 후 트렌치를 형성하면 웨이퍼 에지지역에서 2500Å 깊이로 리세스되고, 이 리세스된 웨이퍼의 에지지역에는 패드질화막 스트립후에 고밀도플라즈마산화막(22)이 잔류하게 된다. 이로써, 리세스된 부분을 보충해준다.

이어서, 소자분리막을 제외한 활성영역의 일정영역(바람직하게는 리세스게이트가 형성될 부분)을 소정 깊이로 리세스게이트(RG) 식각을 진행한다.

이때, 리세스게이트식각을 진행하기 위해 감광막 도포, 노광 및 현상 공정이 진행된다. 따라서, 리세스게이트식각을 위해 사용된 감광막으로 인해 발생되는 웨이퍼 에지쪽의 파티클을 방지하기 위해 EBR 및 WEE 공정(이하 'RG EBR/WEE 공정'이라고 약칭함)을 진행해야 하나, 본 발명은 RG EBR/WEE 공정을 생략한다. 따라서, 웨이퍼의 에지쪽에서는 종래기술과 같은 리세스가 발생하지 않는다.

이어서, 리세스게이트식각 후 게이트산화막(특히, 듀얼게이트산화막)을 형성한다. 이때, 듀얼게이트산화막(Dual Gate Oxide, DGO)은 셀영역과 주변회로영역에서 서로 다른 두께로 형성되므로 마스크가 필요하고, 이에 따라 감광막 도포, 노광 및 현상 공정이 수반된다.

따라서, 듀얼게이트산화막(DGO) 형성을 위해 사용된 감광막으로 인해 발생되는 웨이퍼 에지쪽의 파티클을 방지하기 위해 EBR 및 WEE 공정(이하, 'DGO EBR/WEE 공정'이라 약칭함)을 진행한다. 이때, DGO EBR/WEE 공정은 웨이퍼 최외각으로부터 1.0mm까지의 범위 내에서 진행한다.

이어서, 듀얼 게이트산화막(DGO) 상에 게이트폴리실리콘, 게이트텅스텐실리사이드 및 게이트하드마스크로 된 게이트전극 물질(23)을 증착한 후 감광막 도포, 노광 및 현상을 진행하여 게이트마스크(24)를 형성한다.

이어서, 게이트마스크(24)로 사용된 감광막으로 인해 발생되는 웨이퍼 에지쪽의 파티클을 방지하기 위해 EBR 및 WEE 공정(이하 'GM EBR/WEE 공정'이라고 약칭 함)을 진행한다. 이때, GM EBR/WEE 공정은 웨이퍼 최외각으로부터 2.5mm까지의 범위 내에서 진행한다. 그리고, 도면부호 GM1은 GM EBR/WEE 공정시 제거되는 감광막이다.

이어서, 게이트마스크(24)를 식각마스크로 하여 게이트하드마스크, 게이트텅스텐실리사이드 및 게이트폴리실리콘을 패터닝하여 게이트구조를 형성한다.

상술한 바에 따르면, 본 발명은 토폴로지가 발생되는 RG EBR/WEE를 생략하므로써 토폴로지를 없앨 수 있고, 이로써 GM EBR/WEE 공정시 드롭파티클이 현저히 감소한다.

도 5는 본 발명의 실시예에 따른 셀지역에서의 게이트식각후 EBR/WEE 경계지역의 사진으로서, 드롭파티클이 발생하지 않음을 알 수 있다.

도 6a 및 도 6b는 종래기술에 따른 드롭파티클의 스캔맵(Scan map)이며, 도 6c는 본 발명의 실시예에 따른 드롭파티클의 스캔맵이다.

도 6c에서 다른 경우보다 드롭파티클의 현저히 감소함을 알 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 토폴로지가 발생되는 RG EBR/WEE를 생략하므로써 토폴로지 를 없앨 수 있고, 이로써 GM EBR/WEE 공정시 드롭파티클에 의한 오염을 방지할 수 있는 효과가 있다. 이에 따라, 본 발명은 웨이퍼 에지쪽 수율을 향상시킬 수 있는 효과가 있다.

Claims

웨이퍼의 소정영역에 소자분리용 트렌치 형성을 위한 제1감광막을 형성하는 단계;

상기 제1감광막 중에서 상기 웨이퍼의 에지쪽에 형성된 부분을 제거하는 단계;

상기 웨이퍼 상에 리세스게이트식각을 위한 제2감광막을 형성하는 단계;

상기 웨이퍼 에지쪽에 형성된 제2감광막의 제거없이 상기 웨이퍼 상에 게이트전극 물질을 형성하는 단계;

상기 게이트전극 물질 상에 제3감광막을 형성하는 단계; 및

상기 제3감광막 중에서 상기 웨이퍼의 에지쪽에 형성된 부분을 제거하는 단계

를 포함하는 웨이퍼 에지의 드롭파티클 감소 방법.
제1항에 있어서,

상기 제1감광막 중에서 상기 웨이퍼의 에지쪽에 형성된 부분을 제거하는 단계는,

상기 웨이퍼의 최외각으로부터 2.0mm까지의 범위 내에서 진행하는 것을 특징으로 하는 웨이퍼 에지의 드롭파티클 감소 방법.
제1항에 있어서,

상기 제3감광막 중에서 상기 웨이퍼의 에지쪽에 형성된 부분을 제거하는 단계는,

상기 웨이퍼의 최외각으로부터 2.5mm까지의 범위 내에서 진행하는 것을 특징으로 하는 웨이퍼 에지의 드롭파티클 감소 방법.
제1항에 있어서,

상기 게이트전극 물질을 형성하기 전에,

상기 웨이퍼 상에 듀얼게이트산화막 형성을 위한 감광막을 형성하는 단계; 및

상기 감광막 중에서 상기 웨이퍼의 에지쪽에 형성된 부분을 제거하는 단계

를 더 포함하는 것을 특징으로 하는 웨이퍼 에지의 드롭파티클 감소 방법.
제4항에 있어서,

상기 감광막 중에서 상기 웨이퍼의 에지쪽에 형성된 부분을 제거하는 단계는,

상기 웨이퍼의 최외각으로부터 1.0mm까지의 범위 내에서 진행하는 것을 특징으로 하는 웨이퍼 에지의 드롭파티클 감소 방법.