KR20070068725A - Method of manufacturing a semiconductor device having a cmos transistor with multiple channels - Google Patents

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윤은정
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Abstract

A method for fabricating a semiconductor device having a CMOS transistor is provided to simplify the process by forming plural thin channels on one active pattern and forming a gate electrode to surround the channels. A first active pattern and a second active pattern are formed in a first region and a second region on a semiconductor substrate. A single crystal silicon layer doped with n-type conductive impurities is formed on a side of the first active pattern and the substrate to form a first source/drain region(23). A single crystal silicon layer doped with p-type conductive impurities is formed on a side of the second active pattern and the substrate to form a second source/drain region(24). Sacrificial layer patterns are selectively etched to form plural first and second tunnels which are buried to form first and second gate electrodes.

Description

다중 채널을 갖는 씨모스 트랜지스터를 구비하는 반도체 장치 제조 방법{Method of manufacturing a semiconductor device having a CMOS transistor with multiple channels} Method of manufacturing a semiconductor device having a CMOS transistor with multiple channels

도 1 내지 도 9는 본 발명의 실시예에 의한 다중 채널을 갖는 CMOS 트랜지스터를 구비한 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.1 to 9 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a CMOS transistor having multiple channels according to an embodiment of the present invention.

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 다중 채널을 갖는 CMOS (Complimentary Metal-Oxide Semiconductor) 트랜지스터 제조방법에 대한 것이다. CMOS 트랜지스터는 NMOS 트랜지스터와 PMOS 트랜지스터를 구비하고 있다. 그런데 반도체 장치가 고집적화됨에 따라, 소자형성영역 크기가, 즉 액티브 영역이 감소하게 되었고, 액티브 영역에 형성되는 NMOS 트랜지스터와 PMOS 트랜지스터의 채널 길이가 줄어들게 되었다. 따라서 MOS 트랜지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향에 의한 쇼트-채널 효과(short channel effect)와 액티브 영역의 축소에 따라 채널의 폭도 감소하게 되어 역치 전압(threshold voltage)이 감소하는 역협채널 효과 (inverse narrow width effect)가 나타난다. 따라서 이를 해결하기 위한 새로운 구조의 CMOS 트랜지스터가 필요하게 된다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a method of manufacturing a CMOS (Complimentary Metal-Oxide Semiconductor) transistor having multiple channels. The CMOS transistor includes an NMOS transistor and a PMOS transistor. However, as semiconductor devices become more integrated, the size of the device formation region, that is, the active region is reduced, and the channel lengths of the NMOS transistors and the PMOS transistors formed in the active region are reduced. Therefore, as the channel length of the MOS transistor decreases, the channel width decreases due to the short channel effect caused by the source and drain effects on the electric field or potential in the channel region and the shrinkage of the active region. An inverse narrow width effect occurs with a reduced threshold voltage. Therefore, a new CMOS transistor is needed to solve this problem.

본 발명의 목적은 다중 채널을 CMOS 트랜지스터를 갖는 반도체 장치의 제조 방법을 제공하는데 있다.An object of the present invention is to provide a method of manufacturing a semiconductor device having a CMOS transistor with multiple channels.

상술한 본 발명의 목적을 달성하기 위하여 본 발명은, 복수개의 희생층 패턴 및 채널층 패턴이 서로 반복 적층된 제1 액티브 패턴과 제2 액티브 패턴을 각 각 반도체 기판의 제1 영역과 제2 영역에 형성하는 단계;In order to achieve the above object of the present invention, the present invention provides a first active pattern and a second active pattern in which a plurality of sacrificial layer patterns and a channel layer pattern are repeatedly stacked on each other. Forming on;

상기 제1 액티브 패턴의 측면 및 상기 기판 상부면에 N 도전형의 불순물이 도핑된 단결정 실리콘막을 선택적 에피택셜 방법으로 성장시켜, 제1 소오스/드레인 영역을 형성하는 단계; Forming a first source / drain region by growing a single crystal silicon film doped with an N conductivity type impurity on the side surface of the first active pattern and the upper surface of the substrate by a selective epitaxial method;

상기 제2 액티브 패턴의 측면 및 상기 기판 상부면에 P 도전형의 불순물이 도핑된 단결정 실리콘막을 선택적 에피택셜 방법으로 성장시켜, 제2 소오스/드레인 영역을 형성하는 단계; Forming a second source / drain region by growing a single crystal silicon film doped with a P conductivity type impurity on the side surface of the second active pattern and the upper surface of the substrate by a selective epitaxial method;

상기 복수개의 희생층 패턴을 선택적으로 식각하여, 제1 액티브 패턴과 제2 액티브 패턴에 제1 복수개의 터널 및 제2 복수개의 터널을 형성하는 단계; 및Selectively etching the plurality of sacrificial layer patterns to form a first plurality of tunnels and a second plurality of tunnels in a first active pattern and a second active pattern; And

상기 제1 복수개의 터널과 제2 복수개의 터널을 매립하면서 상기 채널층 패턴을 둘러싸고, 상기 채널층 패턴과 절연되어 상기 제1액티브 패턴 및 제 2 액티브 패턴 상부에 각 각 돌출되는 제1 게이트 전극 및 제 2 게이트 전극을 형성하는 단 계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법을 제공한다.A first gate electrode which surrounds the channel layer pattern while filling the first plurality of tunnels and the second plurality of tunnels, is insulated from the channel layer pattern, and protrudes over the first active pattern and the second active pattern, respectively; A step of forming a second gate electrode is provided.

이하, 본 발명의 실시예들을 도면을 참조하여 상세히 설명한다. 도면들에서, 동일한 참조 부호는 동일한 부재를 나타낸다도 1 내지 도 9는 본 발명의 실시예에 의한 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same reference numerals represent the same members. FIGS. 1 to 9 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1을 참조하면, NMOS 영역과 PMOS 영역으로 구분된 반도체 기판(1) 상에 복수개의 희생층(3) 및 복수개의 채널층(5)을 서로 반복하여 적층한다. 먼저 기판(1)상에 제1 희생층 (3a)을 형성하고, 제1 희생층(3a)상에 제1 채널층(5a)을 형성한다. 이어서, 상기 제1 채널층(5a) 상에 제2 희생층(3b) 및 제2 채널층(5b)을 연속하여 형성한다. 상기 제 2 채널층(5b) 상에 소자분리막 용 하드마스크 층(7)을 형성한다. Referring to FIG. 1, a plurality of sacrificial layers 3 and a plurality of channel layers 5 are repeatedly stacked on a semiconductor substrate 1 divided into an NMOS region and a PMOS region. First, the first sacrificial layer 3a is formed on the substrate 1, and the first channel layer 5a is formed on the first sacrificial layer 3a. Subsequently, a second sacrificial layer 3b and a second channel layer 5b are successively formed on the first channel layer 5a. A hard mask layer 7 for device isolation layers is formed on the second channel layer 5b.

상기 채널층(5) 및 희생층(3)은 서로에 대해 식각 선택비를 갖는 단결정 반도체 물질들로 형성한다. 바람직하게는, 상기 채널층(5)은 약 300Å 두께의 단결정 실리콘막으로 형성하고, 상기 희생층(3)은 약 300Å 두께의 단결정 게르마늄막 또는 단결정 실리콘-게르마늄막으로 형성한다. 상기 채널층(5) 및 희생층(3)은 에피택시얼 성장법에 의해 형성할 수 있다. The channel layer 5 and the sacrificial layer 3 are formed of single crystal semiconductor materials having an etch selectivity with respect to each other. Preferably, the channel layer 5 is formed of a single crystal silicon film having a thickness of about 300 GPa, and the sacrificial layer 3 is formed of a single crystal germanium film or a single crystal silicon-germanium film having a thickness of about 300 GPa. The channel layer 5 and the sacrificial layer 3 may be formed by epitaxial growth.

또한, 상기 채널층(5) 및 희생층(3)의 두께와 반복 횟수는 만들고자 하는 트랜지스터의 목적에 따라 자유롭게 조절할 수 있다. 이때, 상기 채널층(5)을 도핑된 단결정 실리콘막으로 형성함으로써, 채널 도핑을 미리 실시할 수도 있다. 상기 소자분리용 마스크 층(7)은 질화막 층 또는 산화막과 질화막이 적층된 층일 수 있다.In addition, the thickness and the number of repetitions of the channel layer 5 and the sacrificial layer 3 can be freely adjusted according to the purpose of the transistor to be made. At this time, the channel layer 5 may be formed of a doped single crystal silicon film, thereby performing channel doping in advance. The device isolation mask layer 7 may be a nitride layer or a layer in which an oxide layer and a nitride layer are stacked.

한편, 상기 NOS 영역에는 P 웰 영역이 형성되고 PMOS 영역에는 N 웰 영역이 형성될 수 있다Meanwhile, a P well region may be formed in the NOS region and an N well region may be formed in the PMOS region.

상기 소자분리용 마스크 층(7)을 식각마스크로 이용하여 상기 채널층(5) 및 희생층(3)을 식각하고, 계속하여 상기 기판(1)을 소정 깊이로 식각하여 소자 분리용 트렌치(9)를 형성한다. The channel layer 5 and the sacrificial layer 3 are etched using the device isolation mask layer 7 as an etch mask, and then the substrate 1 is etched to a predetermined depth to remove the trench 9. ).

도 2를 참조하면, 상기 소자분리 트렌치(9)를 매립하도록 화학 기상 증착(CVD) 방법으로 산화막을 증착하고, 에치백 또는 화학 기계적 연마(CMP) 공정으로 상기 산화막을 상기 최상부의 채널층(5b) 표면이 노출될 때까지 평탄화시킴으로써 NMOS 및 PMOS 활성 영역을 정의하는 소자분리막(11)을 형성한다. 이어서 상기 소자분리용 마스크 층(7)을 제거하고, NMOS 영역과 PMOS 영역의 상기 채널층(5) 상에 제1 식각 저지막(13)을 형성하고 상기 제1 식각 저지막(13) 상에 더미 게이트 패턴(15n, 15p)을 형성한다. 상기 더미 게이트 패턴(15n,15p)은 상기 제1 식각 저지막(13) 상에 더미 게이트 층을 증착하고 사진 식각 공정으로 건식 식각하여 형성한다. 상기 더미 게이트 패턴(15n, 15p)은 활성영역 및 그 양측의 소자분리막(11)을 교차하도록 형성된다. 예를 들어 더미 게이트 패턴(15n, 15p)은 도면의 지면을 대략 수직으로 관통하는 방향으로 신장한다.Referring to FIG. 2, an oxide film is deposited by a chemical vapor deposition (CVD) method to fill the device isolation trench 9, and the oxide layer is deposited on the uppermost channel layer 5b by an etch back or chemical mechanical polishing (CMP) process. Planarization until the surface is exposed to form the device isolation film 11 defining the NMOS and PMOS active regions. Subsequently, the device isolation mask layer 7 is removed, a first etch stop layer 13 is formed on the channel layer 5 in the NMOS region and the PMOS region, and then on the first etch stop layer 13. The dummy gate patterns 15n and 15p are formed. The dummy gate patterns 15n and 15p are formed by depositing a dummy gate layer on the first etch stop layer 13 and performing dry etching through a photolithography process. The dummy gate patterns 15n and 15p are formed to cross the active region and the device isolation layer 11 at both sides thereof. For example, the dummy gate patterns 15n and 15p extend in a direction perpendicularly penetrating the surface of the drawing.

상기 제1 식각 저지막(13)은 상기 더미 게이트 패턴(15n, 15p)에 대해 선택적으로 제거될 수 있는 절연 물질, 바람직하게는 실리콘 질화물을 약 100∼200Å 의 두께로 증착하여 형성한다. 상기 제1 식각 저지막(13)은 후속 공정에서 상기 더미 게이트 패턴(15n, 15p) 형성시에 그 하부의 채널층(5b)이 식각되는 것을 방지한다. 상기 더미 게이트패턴(15n, 15p)은 각각 NMOS 영역 및 PMOS 영역의 게이트 영 역을 한정하기 위한 것으로, 실리콘 산화물을 약 1000~3000Å 의 두께로 형성한다.The first etch stop layer 13 is formed by depositing an insulating material, preferably silicon nitride, which may be selectively removed with respect to the dummy gate patterns 15n and 15p, to a thickness of about 100 to about 200 Å. The first etch stop layer 13 prevents the underlying channel layer 5b from being etched when the dummy gate patterns 15n and 15p are formed in a subsequent process. The dummy gate patterns 15n and 15p are used to define the gate regions of the NMOS region and the PMOS region, respectively, and form silicon oxide having a thickness of about 1000 to 3000 GPa.

도 3을 참조하면, 상기 PMOS 영역을 덮고 NMOS 영역을 노출하는 제1 포토레지스트 마스크(19)를 기판 상에 형성한다. 상기 NMOS 영역의 더미 게이트 패턴(15n)을 식각 마스크로 이용하여 상기 NMOS 영역의 더미 게이트 패턴(15n) 외측의NMOS 영역의 제 1 식각 저지막(13)과 희생층(3) 및 채널층(5)을 식각 하여 상기 더미 게이트 패턴(15n) 하부에 복수 개의 패턴된 희생층(3n) 및 채널층(5n)을 포함하는 제1 액티브 패턴(21)을 형성한다. 상기 식각 공정에 의해 상기 제1 희생층(3a) 아래의 반도체 기판도 일정 깊이로 식각된다. 상기 제1 액티브 패턴(21)을 이루는 복수개의 패턴된 채널층(5n) 및 희생층(3n)은 부분적으로 등방성 식각되어 상기 더미 게이트 패턴(15n)의 폭보다 작을 수 있다. Referring to FIG. 3, a first photoresist mask 19 covering the PMOS region and exposing the NMOS region is formed on the substrate. The first etch stop layer 13, the sacrificial layer 3, and the channel layer 5 of the NMOS region outside the dummy gate pattern 15n of the NMOS region using the dummy gate pattern 15n of the NMOS region as an etching mask. ) Is formed to form a first active pattern 21 including a plurality of patterned sacrificial layers 3n and a channel layer 5n under the dummy gate pattern 15n. The semiconductor substrate under the first sacrificial layer 3a is also etched to a certain depth by the etching process. The plurality of patterned channel layers 5n and the sacrificial layer 3n constituting the first active pattern 21 may be partially isotropically etched to be smaller than the width of the dummy gate pattern 15n.

도 4를 참조하면, 상기 PMOS 영역의 제1 포토레지스트 마스크(19)를 제거한다. 상기 제1 액티브 패턴(21) 외측의 반도체 기판(1) 표면 및 상기 제1 액티브 패턴(21)의 측면 상에 N형의 불순물 이온이 도핑된 단결정 실리콘막을 선택적 에피택시얼 방법으로 성장시켜 N형의 제1 소오스/드레인 영역(23)을 형성한다. 계속해서 약 100∼200Å 두께의 제 2 식각정지막(25)를 추가로 기판 상에 증착한다. Referring to FIG. 4, the first photoresist mask 19 of the PMOS region is removed. An N-type doped epitaxial method is grown by growing a single crystal silicon film doped with N-type impurity ions on the surface of the semiconductor substrate 1 outside the first active pattern 21 and on the side surface of the first active pattern 21. First source / drain regions 23 are formed. Subsequently, a second etch stop film 25 having a thickness of about 100 to 200 microseconds is further deposited on the substrate.

도 5를 참조하면, 상기 NMOS 영역을 덮고 PMOS 영역을 노출하는 제 2 포토레지스트 마스크(27)를 기판 상에 형성한다. 상기 PMOS 영역의 더미 게이트 패턴(15p)을 식각 마스크로 이용하여, 상기 PMOS 영역의 더미 게이트 패턴(15) 외측의 PMOS 영역의 제 1 식각 저지막 (13)및 제2 식각 저지막(25)과 희생층(3) 및 채널층(5)을 식각 하여 상기 PMOS 영역의 상기 더미 게이트 패턴(15p) 하부에 복수 개의 패턴된 희생층(3p) 및 채널층(5p)을 포함하는 제2 액티브 패턴(22)을 형성한다. 상기 식각 공정에 의해 상기 제1 희생층(3a) 아래의 반도체 기판도 일정 깊이로 식각된다. 상기 제2 액티브 패턴(22)이 상기 제1 액티브 패턴(21)의 폭보다 크게 형성될 수 있다. 이는 더미 게이트 패턴(15p)의 폭을 더미 게이트 패턴(15n)의 폭보다 크게 형성하는 것에 의해서 이루어질 수 있다. 따라서, 상기 제2 액티브 패턴(22)의 채널층(5p)의 폭이 상기 제1 액티브 패턴(21)의 채널층(5n)의 폭보다 클 수 있다. 상기 제2 액티브 패턴(22)을 이루는 복수개의 패턴된 채널층 (5p) 및 희생층 (3p)은 부분적으로 등방성 식각되어 상기 더미 게이트 패턴(15p)의 폭보다 작을 수 있다. Referring to FIG. 5, a second photoresist mask 27 covering the NMOS region and exposing the PMOS region is formed on the substrate. By using the dummy gate pattern 15p of the PMOS region as an etching mask, the first etch stop layer 13 and the second etch stop layer 25 of the PMOS region outside the dummy gate pattern 15 of the PMOS region may be formed. A second active pattern including a plurality of patterned sacrificial layers 3p and a channel layer 5p under the dummy gate pattern 15p of the PMOS region by etching the sacrificial layer 3 and the channel layer 5; 22). The semiconductor substrate under the first sacrificial layer 3a is also etched to a certain depth by the etching process. The second active pattern 22 may be formed larger than the width of the first active pattern 21. This can be done by forming the width of the dummy gate pattern 15p larger than the width of the dummy gate pattern 15n. Therefore, the width of the channel layer 5p of the second active pattern 22 may be greater than the width of the channel layer 5n of the first active pattern 21. The plurality of patterned channel layers 5p and the sacrificial layer 3p constituting the second active pattern 22 may be partially isotropically etched to be smaller than the width of the dummy gate pattern 15p.

도 6을 참조하면, 상기 NMOS 영역의 제2 포토레지스트 마스크(27)를 제거한다. 상기 제2 액티브 패턴(22) 외측의 반도체 기판(1) 표면 및 상기 제2 액티브 패턴(22)의 측면 상에 P형의 불순물 이온이 도핑된 단경정 실리콘막을 선택적 에피택시얼 방법으로 성장시켜 P형의 제2 소오스/드레인 영역(24)을 형성한다. Referring to FIG. 6, the second photoresist mask 27 of the NMOS region is removed. A single crystal silicon film doped with P-type impurity ions on the surface of the semiconductor substrate 1 outside the second active pattern 22 and on the side surface of the second active pattern 22 is grown by a selective epitaxial method. A second source / drain region 24 of the type is formed.

도7을 참조하면, 상기 기판(1) 상에 더미 게이트(15n, 15p)를 완전히 매립하도록 실리콘 질화막(29)을 형성한다. 이어서, 더미 게이트 패턴(15n, 15p)이 노출되도록 상기 실리콘 질화막(27)을 화학 기계적 연마한다. Referring to FIG. 7, a silicon nitride film 29 is formed on the substrate 1 to completely fill the dummy gates 15n and 15p. Subsequently, the silicon nitride film 27 is chemically mechanically polished so that the dummy gate patterns 15n and 15p are exposed.

도 8을 참조하면, 상기 더미 게이트 패턴(15n, 15p)을 선택적으로 제거하고 , 상기 제1 및 제 2 식각 저지막(13,25)을 제거하여 NMOS 영역의 제1 게이트 개구부(33)과 PMOS 영역의 제2 게이트 개구부(34) 를 형성한다. 상기 게이트 개구부들(33,34)에 노출되어 있는 소자분리막(도면의 지면을 대략 수직으로 관통하는 방향 에서 노출된 소자분리막)을 선택적으로 식각하여, 상기 제1 및 제2 액티브 패턴(21,22)의 전, 후면을 노출시킨다. 등방성 식각 공정으로 상기 복수개의 희생층(3n, 3p)을 선택적으로 제거하여, 상기 제1 및 제2 액티브 패턴(21,22)에 복수개의 터널(40,41)를 형성한다. 이로써, NMOS 영역에서, 소오스/드레인(23)은 터널(40)을 사이에 두고 배열된 복수 개의 채널층(5n)으로 서로 연결된다. 마찬가지로, PMOS 영역에서 소오스/드레인(24)은 터널(41)을 사이에 두고 배열된 복수 개의 채널층(5p)으로 서로 연결된다.Referring to FIG. 8, the dummy gate patterns 15n and 15p are selectively removed, and the first and second etch stop layers 13 and 25 are removed to remove the first gate opening 33 and the PMOS in the NMOS region. The second gate opening 34 of the region is formed. The first and second active patterns 21 and 22 may be selectively etched by selectively etching the device isolation layer exposed to the gate openings 33 and 34 (the device isolation layer exposed in a direction perpendicular to the surface of the drawing). Expose the front and back. The plurality of sacrificial layers 3n and 3p are selectively removed by an isotropic etching process to form a plurality of tunnels 40 and 41 in the first and second active patterns 21 and 22. Thus, in the NMOS region, the source / drain 23 is connected to each other by a plurality of channel layers 5n arranged with the tunnel 40 interposed therebetween. Similarly, the source / drain 24 in the PMOS region is connected to each other by a plurality of channel layers 5p arranged with the tunnel 41 interposed therebetween.

도 9를 참조하면, 열산화 공정을 실시하여 상기 복수개의 터널(40,41) 내부 표면 및 상기 게이트 개구부(33,34)에 노출된 상기 채널층(5b)상에 제1 및 제2 게이트 절연막들(43,44)을 형성한다. 상기 복수개의 터널(40,41), 식각된 소자분리막 영역 및 게이트 개구부(33,34)를 매립하면서, 상기 복수개의 채널층(5n, 5p)을 둘러싸도록 제1 및 제2 게이트 전극(50,52)을 형성한다. 구체적으로, 상기 복수개의 터널(40,41), 상기 식각된 소자분리막영역 및 게이트 개구부들(33,34)을 매립하는 금속막을 증착하고 상기 실리콘 질화막(29)이 노출되도록 화학 기계적으로 연마하여 상기 제1 및 제2의 복수개의 터널들(40,41)을 매립하면서 상기 복수의 채널층(5n, 5p)을 감싸며 상기 액티브 패턴들(21,22)을 관통하고, 상기 채널층과 상기 게이트 절연막(43,44)들에 의해 절연되며 상기 액티브 패턴들(21,22) 상부에 돌출되는 제1 및 제2 게이트 전극들(50,52)이 형성된다. 계속해서 상기 실리콘 질화막(29)을 제거하고 층간절연막을 증착할 수 있다. Referring to FIG. 9, a first and second gate insulating layers are formed on the channel layers 5b exposed to the inner surfaces of the plurality of tunnels 40 and 41 and the gate openings 33 and 34 by performing a thermal oxidation process. Fields 43 and 44 are formed. While filling the plurality of tunnels 40 and 41, the etched device isolation region, and the gate openings 33 and 34, the first and second gate electrodes 50 and 50 may surround the plurality of channel layers 5n and 5p. 52). Specifically, a metal film filling the plurality of tunnels 40 and 41, the etched device isolation region and the gate openings 33 and 34 is deposited, and chemically and mechanically polished to expose the silicon nitride layer 29. A plurality of first and second tunnels 40 and 41 may be filled to cover the channel layers 5n and 5p and penetrate the active patterns 21 and 22, respectively. First and second gate electrodes 50 and 52 that are insulated by the 43 and 44 and protrude above the active patterns 21 and 22 are formed. Subsequently, the silicon nitride film 29 may be removed to deposit an interlayer insulating film.

NMOS 영역에는 다중 채널을 가지며 제1 게이트 전극(50)과 제1 소오스/드레 인 영역(23)을 구비한 NMOS 트랜지스터, PMOS 영역에는 다중채널을 가지며 제2 게이트 전극(52)과 제2 소오스/드레인 영역(24)을 구비한 PMOS 트랜지스터가 형성되어 CMOS 트랜지스터를 구현할 수 있다.An NMOS transistor having multiple channels in the NMOS region and having a first gate electrode 50 and a first source / drain region 23, and a multiple channel in the PMOS region having a second gate electrode 52 and a second source / A PMOS transistor having a drain region 24 may be formed to implement a CMOS transistor.

본 발명은 불순물이 도핑된 단결정 실리콘막을 선택적 에피택셜 성장법으로형성하여 균일한 NMOS 및 PMOS 트랜지스터들의 소오스/드레인 영역을 형성할 수 있다. According to the present invention, a single crystal silicon film doped with impurities may be formed by a selective epitaxial growth method to form uniform source / drain regions of NMOS and PMOS transistors.

상술한 방법에서, 제1 액티브 패턴(21) 및 제2 액티브 패턴(22)을 먼저 형성한 후 소자분리막(11)을 형성할 수 있다. 간단히 설명을 하면, 기판(1)의 NMOS 영역 및 PMOS 영역 상에 도 8의 게이트 개구부(33, 34)에 대응하는 채널용 개구부를 구비하는 주형막을 형성한 후, 상기 NMOS 영역 및 PMOS 영역의 채널용 개구부 내에 복수개의 희생층(3) 및 복수개의 채널층(5)을 서로 반복하여 적층하여 제1 액티브 패턴 및 제2 액티브 패턴을 형성한다. 상기 주형막을 제거한 후 상기 제1 액티브 패턴 외측의 기판 및 상기 제1 액티브 패턴의 측면에 N형의 불순물 이온이 도핑된 단결정 실리콘막을 선택적 에피택시얼 방법으로 성장시켜 N형의 제1 소오스/드레인 영역을 형성한다. 마찬가지로 상기 제2 액티브 패턴 외측의 기판 및 상기 제2 액티브 패턴의 측면에 P형의 불순물 이온이 도핑된 단결정 실리콘막을 선택적 에피택시얼 방법으로 성장시켜 P형의 제1 소오스/드레인 영역을 형성한다. 소자분리 공정을 진행하여 NMOS 활성 영역 및 PMOS 활성 영역을 한정하는 트렌치를 형성하고, 상기 트렌치를 절연물질로 매립하여 소자분리막을 형성하다. 이어서 도 6 내지 도 9를 참조하여 설명을 한 공정들을 진행한다.In the above-described method, the first active pattern 21 and the second active pattern 22 may be formed first, and then the device isolation layer 11 may be formed. Briefly, after forming a mold film having channel openings corresponding to the gate openings 33 and 34 of FIG. 8 on the NMOS region and the PMOS region of the substrate 1, the channels of the NMOS region and the PMOS region are formed. A plurality of sacrificial layers 3 and a plurality of channel layers 5 are repeatedly stacked in each other to form a first active pattern and a second active pattern. After removing the template film, a single crystal silicon film doped with an N-type impurity ion on a substrate outside the first active pattern and a side surface of the first active pattern is grown by a selective epitaxial method to form an N-type first source / drain region. To form. Similarly, a single crystal silicon film doped with P-type impurity ions on a substrate outside the second active pattern and a side surface of the second active pattern is grown by a selective epitaxial method to form a P-type first source / drain region. A device isolation process is performed to form a trench defining an NMOS active region and a PMOS active region, and a device isolation layer is formed by filling the trench with an insulating material. Subsequently, the processes described with reference to FIGS. 6 to 9 are performed.

상술한 바와 같이 본 발명에 의하면, 하나의 액티브 패턴에 복수개의 얇은 채널을 형성하고 상기 채널을 둘러싸도록 게이트 전극을 형성하며. 상기 복수개의 얇은 채널들 측면에 소오스/드레인 영역들의 형성을 위한 추가적인 불순물 이온주입 공정이 필요 없게 되어 공정 단순화를 이를 수 있으며 최하부의 채널층에 인접한 소오스/드레인 영역까지 이온이 도핑되어 복수개의 채널들에 대해 수직 방향으로 균일한 도핑 프로파일을 갖도록 형성할 수 있다. 따라서 하부 채널의 게이트와 소오스/드레인 간의 오버랩이 가능하다. 상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, according to the present invention, a plurality of thin channels are formed in one active pattern and a gate electrode is formed to surround the channels. The process can simplify the process by eliminating an additional impurity ion implantation process for the formation of source / drain regions on the side of the plurality of thin channels, and the ions are doped to the source / drain region adjacent to the lowermost channel layer. It can be formed to have a uniform doping profile in the vertical direction with respect to. Therefore, overlap between the gate and the source / drain of the lower channel is possible. As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims (6)

복수개의 희생층 패턴 및 채널층 패턴이 서로 반복 적층된 제1 액티브 패턴과 제2 액티브 패턴을 각 각 반도체 기판의 제1 영역과 제2 영역에 형성하는 단계;Forming a first active pattern and a second active pattern in which a plurality of sacrificial layer patterns and a channel layer pattern are repeatedly stacked on each other in a first region and a second region of each semiconductor substrate; 상기 제1 액티브 패턴의 측면 및 상기 기판 상부면에 N 도전형의 불순물이 도핑된 단결정 실리콘막을 선택적 에피택셜 방법으로 성장시켜, 제1 소오스/드레인 영역을 형성하는 단계; Forming a first source / drain region by growing a single crystal silicon film doped with an N conductivity type impurity on the side surface of the first active pattern and the upper surface of the substrate by a selective epitaxial method; 상기 제2 액티브 패턴의 측면 및 상기 기판 상부면에 P 도전형의 불순물이 도핑된 단결정 실리콘막을 선택적 에피택셜 방법으로 성장시켜, 제2 소오스/드레인 영역을 형성하는 단계; Forming a second source / drain region by growing a single crystal silicon film doped with a P conductivity type impurity on the side surface of the second active pattern and the upper surface of the substrate by a selective epitaxial method; 상기 복수개의 희생층 패턴을 선택적으로 식각하여, 제1 액티브 패턴과 제2 액티브 패턴에 제1 복수개의 터널 및 제2 복수개의 터널을 형성하는 단계; 및Selectively etching the plurality of sacrificial layer patterns to form a first plurality of tunnels and a second plurality of tunnels in a first active pattern and a second active pattern; And 상기 제1 복수개의 터널과 제2 복수개의 터널을 매립하면서 상기 채널층 패턴을 둘러싸고, 상기 채널층 패턴과 절연되어 상기 제1액티브 패턴 및 제 2 액티브 패턴 상부에 각 각 돌출되는 제1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.A first gate electrode which surrounds the channel layer pattern while filling the first plurality of tunnels and the second plurality of tunnels, is insulated from the channel layer pattern, and protrudes over the first active pattern and the second active pattern, respectively; And forming a second gate electrode. 제 1항에 있어서, 상기 제1 영역은 NMOS 영역이고, 상기 제2 영역은 PMOS 영역인 것을 특징으로 하는 반도체 장치의 제조방법        The method of claim 1, wherein the first region is an NMOS region, and the second region is a PMOS region. 제1 항에 있어서, 상기 제1 소오스/드레인 영역과 제 1 게이트 전극은 NMOS 트랜지스터를 형성하고, 상기 제2 소오스/드레인 영역과 제2 게이트 전극은 PMOS 트랜지스터를 형성하 는 것을 특징으로 하는 반도체 장치의 제조방법.        The semiconductor device of claim 1, wherein the first source / drain region and the first gate electrode form an NMOS transistor, and the second source / drain region and the second gate electrode form a PMOS transistor. Manufacturing method. 제1 항에 있어서, 상기 채널층 패턴은 실리콘으로 형성하고, 상기 희생층 패턴은 실리콘-게르마늄, 또는 게르마늄으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 1, wherein the channel layer pattern is formed of silicon, and the sacrificial layer pattern is formed of silicon-germanium or germanium. 제1 항에 있어서, 상기 제1 액티브 패턴과 제2 액티브 패턴을 형성하는 단계는,The method of claim 1, wherein the forming of the first active pattern and the second active pattern comprises: 상기 기판의 제1 영역 및 제2 영역 상에 희생층 및 채널층을 반복 적층하는 단계; Repeatedly depositing a sacrificial layer and a channel layer on the first and second regions of the substrate; 상기 적층된 희생층 및 채널층과 상기 기판을 소정 깊이로 식각하여 소자분리 영역을 정의하는 소자분리 트렌치를 형성하는 단계; Etching the stacked sacrificial and channel layers and the substrate to a predetermined depth to form an isolation trench defining an isolation region; 상기 소자분리 트렌치를 채우는 소자분리막을 형성하는 단계;Forming a device isolation film filling the device isolation trench; 상기 제1 영역과 제2 영역의 적층된 희생층 및 채널층 상에 각각 더미 게이트 패턴을 형성하는 단계; 및 Forming a dummy gate pattern on each of the sacrificial layer and the channel layer stacked in the first region and the second region; And 상기 더미 게이트 패턴을 마스크로 사용하여, 상기 적층된 희생층 및 채널층과 기판을 소정 깊이로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 의 제조방법.And etching the stacked sacrificial layer, the channel layer, and the substrate to a predetermined depth by using the dummy gate pattern as a mask. 제5 항에 있어서, 상기 복수개의 희생층 패턴을 선택적으로 식각하여 복수개의 터널을 형성하기 이 전에, The method of claim 5, before selectively etching the plurality of sacrificial layer patterns to form a plurality of tunnels. 상기 제1 및 제2 액티브 패턴들, 상기 제1 및 제 2 소오스/드레인 영역 및 상기 더미 게이트 패턴을 매립하도록 실리콘 질화막을 형성하는 단계;Forming a silicon nitride layer to fill the first and second active patterns, the first and second source / drain regions, and the dummy gate pattern; 상기 더미 게이트 패턴 표면이 노출되도록 상기 실리콘 질화막을 평탄화하는 단계;Planarizing the silicon nitride film to expose the dummy gate pattern surface; 상기 더미 게이트 패턴을 선택적으로 제거하는 단계; 및 Selectively removing the dummy gate pattern; And 상기 더미 게이트 패턴이 제거된 부위에 노출되는 상기 소자분리막을 제거하여 상기 복수개의 희생층 패턴을 외부에 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. And removing the device isolation layer exposed to a portion from which the dummy gate pattern is removed to expose the plurality of sacrificial layer patterns to the outside.
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