KR20070063934A - Single-poly pure cmos flash memory device, method for fabricating and driving the same - Google Patents

Single-poly pure cmos flash memory device, method for fabricating and driving the same Download PDF

Info

Publication number
KR20070063934A
KR20070063934A KR1020050124323A KR20050124323A KR20070063934A KR 20070063934 A KR20070063934 A KR 20070063934A KR 1020050124323 A KR1020050124323 A KR 1020050124323A KR 20050124323 A KR20050124323 A KR 20050124323A KR 20070063934 A KR20070063934 A KR 20070063934A
Authority
KR
South Korea
Prior art keywords
conductivity type
gate
region
high concentration
type impurity
Prior art date
Application number
KR1020050124323A
Other languages
Korean (ko)
Inventor
김석일
박근형
최호용
Original Assignee
충청북도
충북대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 충청북도, 충북대학교 산학협력단 filed Critical 충청북도
Priority to KR1020050124323A priority Critical patent/KR20070063934A/en
Publication of KR20070063934A publication Critical patent/KR20070063934A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

A flash memory device, a method for manufacturing the same and a driving method thereof are provided to use only one high voltage switching circuit by a selective transistor and to build a control gate and a floating gate into a single layer. A flash memory device includes a select transistor and a memory transistor. The select transistor is used for selecting an aiming cell according to a predetermined signal, wherein the predetermined signal is applied to a gate(33) between a common source line and a bit line. The memory transistor is selected by the select transistor. The memory transistor is used for storing data. The memory transistor is composed of a floating gate(34) for storing the data and a first conductive type well for programming or erasing the data of the floating gate.

Description

플래시 메모리 소자 및 제조 방법과 그의 구동 방법{Single-Poly pure CMOS Flash memory device, method for fabricating and driving the same}Flash memory device, manufacturing method and driving method thereof {Single-Poly pure CMOS Flash memory device, method for fabricating and driving the same}

도 1a는 일반적인 플래시 메모리 셀 구조를 나타낸 단면도1A is a cross-sectional view showing a general flash memory cell structure

도 1b는 일반적인 플래시 메모리 셀의 레이아웃도1B is a layout diagram of a typical flash memory cell

도 2a는 종래의 싱글 폴리 씨모스 EEPROM 메모리 소자의 레이 아웃도2A is a layout view of a conventional single poly CMOS EEPROM memory device.

도 2b는 도 2a의 Ⅰ-Ⅰ'선상에 따른 종래의 싱글 폴리 씨모스 EEPROM 메모리 소자의 구조 단면도FIG. 2B is a structural cross-sectional view of a conventional single poly CMOS EEPROM memory device along the line II ′ of FIG. 2A;

도 3은 본 발명에 따른 플래시 메모리 소자의 단일 셀의 등가 회로도3 is an equivalent circuit diagram of a single cell of a flash memory device according to the present invention.

도 4은 본 발명에 따른 플래시 메모리 소자의 레이아웃도4 is a layout diagram of a flash memory device according to the present invention;

도 5는 도 4의 Ⅱ-Ⅱ'선상의 본 발명에 따른 플래시 메모리 소자의 단면 구조도5 is a cross-sectional structure diagram of a flash memory device according to the present invention along the II-II 'line of FIG.

도 6a 내지 6d는 도 4의 Ⅱ-Ⅱ'선상의 본 발명에 따른 플래시 메모리의 공정 단면도6A to 6D are cross-sectional views of a flash memory according to the present invention along the II-II 'line of FIG.

도 7은 본 발명에 따른 플래시 메모리의 쓰기 동작을 나타낸 회로 구성도7 is a circuit diagram illustrating a write operation of a flash memory according to the present invention.

도 8은 본 발명에 따른 플래시 메모리의 소거 동작을 나타낸 회로 구성도8 is a circuit diagram illustrating an erase operation of a flash memory according to the present invention.

도 9는 본 발명의 제 2 실시 예에 따른 플래시 메모리 소자의 레이아웃도9 is a layout diagram of a flash memory device according to a second embodiment of the present invention.

도 10는 도 9의 Ⅲ-Ⅲ'선상의 본 발명의 제 2 실시 예에 따른 플래시 메모리 소자의 단면 구조도10 is a cross-sectional structure diagram of a flash memory device according to a second embodiment of the present invention along the III-III 'line of FIG.

*도면의 주요 부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *

30 : p형 반도체 기판 31 : N형 웰30 p-type semiconductor substrate 31 N-type well

32 : 필드 산화막 33 : 게이트32: field oxide film 33: gate

34 : 부유 게이트 35a, 35b, 35c, 35d : 고농도 n형 불순물 영역34: floating gate 35a, 35b, 35c, 35d: high concentration n-type impurity region

36 : 게이트 절연막 37 : 측벽 절연막36 gate insulating film 37 sidewall insulating film

38a, 38b, 38c, 38d, 38e : 저농도 n형 불순물 영역38a, 38b, 38c, 38d, 38e: low concentration n-type impurity region

39a, 39b, 39c, 39d : 콘택홀 41 : 버퍼 산화막39a, 39b, 39c, 39d: contact hole 41: buffer oxide film

42 : 질화막 43 : 폴리 실리콘층42: nitride film 43: polysilicon layer

본 발명은 플래시 메모리 소자(Flash Memory devcie; EEPROM)에 관한 것으로, 특히 단일층 다결정 실리콘 플래시 EEPROM 및 제조 방법과 상기 플래시 메모리소자의 구동 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory device (EEPROM), and more particularly to a single layer polycrystalline silicon flash EEPROM and a manufacturing method and a driving method of the flash memory device.

최근 등장하고 있는 디지털 미디어 기기들은 언제, 어디서 원하는 정보를 간편하게 이용할 수 있는 생활환경으로 바꾸어가고 있다. 아날로그에서 디지털로 전환되면서 급속하게 확산되고 있는 디지털 방식의 각종 기기들은 촬영한 영상, 녹음한 음악, 그리고 각종 데이터를 간편하게 보관할 수 있는 저장매체를 필요로 하게 되었고, 보다 빠른 데이터 입출력을 할 수 있는 저장매체로 광학, 고밀도 마그네 틱, 플래시 메모리가 급속하게 발전 중에 있다.Recently emerging digital media devices are changing into a living environment that can easily access the information you want when and where. As digital devices are rapidly spreading from analog to digital, various types of digital devices need storage media that can easily store recorded images, recorded music, and various data. Optical, high-density magnetic and flash memories are rapidly developing as media.

이에 발맞추어 비메모리 반도체에도 고집적화 경향에 따라 시스템 온 칩(System on Chip; 이하, "SoC"라 함) 분야에 관심을 쏟고 있으며, 세계 반도체 업계가 SoC 기반 기술 강화를 위해 투자 경쟁을 벌이고 있다. 상기 SoC는 하나의 반도체에 모든 시스템 기술을 집적하는 것으로, 시스템 설계 기술을 확보하지 못하면 이제 비메모리 반도체 개발은 어려워지게 될 것이다. In line with this trend, non-memory semiconductors are becoming more highly integrated and are focusing on System on Chip (hereinafter referred to as "SoC") fields, and the global semiconductor industry is competing for investment in strengthening SoC-based technologies. The SoC integrates all system technologies in one semiconductor. If the system design technology is not secured, the development of non-memory semiconductors will be difficult.

이러한 복잡한 기술이 집약되어 있는 SoC 분야에 빼놓을 수 없는 것 중 하나가 임베디드 메모리(embedded memory)이며, 이 가운데 각광받은 메모리가 플래시 EEPROM(Electrically Erasable Programmable Read-Only Memory)이라 할 수 있는데, 이는 롬(ROM, Read-only memory)처럼 전원이 없는 상태에서도 데이터를 저장할 수 있고 전기적으로 데이터의 소거와 프로그램이 가능한 고집적 비휘발성 기억소자이기 때문이다. 이 소자는 전력 소모가 적고 고속 프로그래밍이 가능하여 메모리를 자주 변경해야 하는 제품에 주로 채용되고 있다.One of the indispensable parts of SoC, where this complex technology is concentrated, is embedded memory, and the most popular of these is the flash EEPROM (Electrically Erasable Programmable Read-Only Memory). This is because it is a highly integrated non-volatile memory device that can store data even without power supply, such as ROM (Read-only memory) and can erase and program data electrically. This device is mainly used in products with low power consumption and high-speed programming that require frequent memory changes.

상기 플래시 메모리는 크게 NAND형 방식과 NOR형 방식으로 나누어진다. 그 차이는 속도와 집적도의 차이인데, NOR형은 NAND형에 비해서 읽기/쓰기 속도가 빠르다. 주로 휴대폰, 셋톱박스, PDA와 같은 기기에 사용되며 코드 플래시라고도 불린다.The flash memory is largely divided into a NAND type and a NOR type. The difference is the difference between the speed and the density. The NOR type has a faster read / write speed than the NAND type. It is mainly used in devices such as mobile phones, set-top boxes, and PDAs, also called code flash.

NAND형은 NOR형에 비해 속도는 느리지만 집적도가 매우 커서 디지털 카메라, MP3 플레이어 등의 대용량 메모리가 필요한 기기에 사용된다.NAND type is slower than NOR type but its density is very high, so it is used in devices that need large memory such as digital camera and MP3 player.

일반적인 플래시 메모리를 첨부된 도면을 참조하여 설명하면 다음과 같다.A general flash memory is described below with reference to the accompanying drawings.

도 1a는 일반적인 플래시 메모리 셀 구조를 나타낸 단면도이고, 도 1b는 일반적인 플래시 메모리 셀의 레이 아웃도이다.1A is a cross-sectional view illustrating a general flash memory cell structure, and FIG. 1B is a layout view of a general flash memory cell.

일반적인 플래시 메모리 소자의 단위 셀은, 도 1a에 도시한 바와 같이, P형의 반도체 기판(1)상에 게이트 산화막(4), 부유 게이트(Floating gate)(5), 및 제어 게이트(Control gate)(7)가 차례로 적층되고, 상기 부유 게이트(5) 양측의 상기 반도체 기판(1)에 고농도 N형 불순물 이온주입에 의해 소오스 영역(2)과 드레인 영역(3)이 형성된다. 상기 소오스 영역(2)과 드레인 영역(3)사이의 상기 부유 게이트(5) 하측의 상기 반도체 기판(10)에는 채널 영역이 형성된다.As shown in FIG. 1A, a unit cell of a general flash memory device includes a gate oxide film 4, a floating gate 5, and a control gate on a P-type semiconductor substrate 1. (7) are sequentially stacked, and the source region 2 and the drain region 3 are formed in the semiconductor substrate 1 on both sides of the floating gate 5 by high concentration of N-type impurity ion implantation. A channel region is formed in the semiconductor substrate 10 under the floating gate 5 between the source region 2 and the drain region 3.

여기서, 상기 부유 게이트(5)와 제어 게이트(7)의 사이에는 산화막(Inter-Poly Oxide;IPO)(6)이 더 형성된다.Here, an inter-poly oxide (IPO) 6 is further formed between the floating gate 5 and the control gate 7.

그리고 상기 부유 게이트(5)는 전하를 저장하기 위한 수단이고, 상기 부유 게이트(5)상의 제어 게이트(7)는 상기 부유 게이트(5)에 전압을 유기시키기 위한 것이다.The floating gate 5 is a means for storing charge, and the control gate 7 on the floating gate 5 is for inducing a voltage to the floating gate 5.

상기 부유 게이트(5)와 제어 게이트(7)는, 도 1a에 도시한 바와 같이, 적층 구조로 형성되며 상기 적층 구조를 갖는 게이트의 양 측면들에서 나란하게 상기 소오스 영역(2)과 드레인 영역(3)이 상기 반도체 기판(1)내에 형성되어 단일 트랜지스터 단위 블록이 구성된다. The floating gate 5 and the control gate 7 are formed in a stacked structure, as shown in FIG. 1A, and the source region 2 and the drain region 2 are arranged side by side on both sides of the gate having the stacked structure. 3) is formed in the semiconductor substrate 1 to form a single transistor unit block.

일반적인 플래시 메모리 소자의 레이아웃 구조는, 도 1b에 도시한 바와 같이, 각각의 단위 셀(11)들은 필드 절연 영역(10)에 의해 분리되고 각 셀의 제어 게이트(15)는 대응하는 하나의 워드 라인(12)에 연결되고 각 워드 라인(12)은 서로 분리되어 있다. 상기 워드 라인(12)에 수직 방향으로 비트 라인(13)이 구성되고, 각 셀의 드레인 영역(17)은 비트 라인 콘택(14)을 통해 비트 라인(13)에 연결된다.The layout structure of a typical flash memory device is shown in FIG. 1B, where each unit cell 11 is separated by a field isolation region 10 and the control gate 15 of each cell has a corresponding word line. And word lines 12 are separated from each other. A bit line 13 is formed in a direction perpendicular to the word line 12, and the drain region 17 of each cell is connected to the bit line 13 through a bit line contact 14.

이와 같이 구성된 일반적인 플래시 메모리 소자의 동작(읽기, 쓰기 및 소거)을 설명하면 다음과 같다.The operation (read, write and erase) of a general flash memory device configured as described above will be described below.

일반적인 플래시 메모리 소자의 동작은 주로 고에너지 전자를 부유 게이트(5)에 주입시킴으로써 셀을 기록하고, 반대로 F-N 터널링(Fowler-Nordheim tunneling)을 이용하여 상기 부유 게이트(5)에 있는 전자를 기판(1) 또는 소오스/드레인 영역(2, 3)으로 빼냄으로써 셀을 소거한다. The operation of a general flash memory device writes a cell mainly by injecting high-energy electrons into the floating gate 5, and conversely, electrons in the floating gate 5 are transferred to the substrate 1 using Fowler-Nordheim tunneling. ) Or the cell is erased by pulling it out into the source / drain regions 2 and 3.

즉, 기록(프로그래밍)시에는 상기 드레인 영역(3)에는 5V 정도의 전압을 인가하고 상기 소오스 영역(2)은 접지(0V)되고 상기 제어 게이트(7)에는 8V 정도가 인가되어 채널 열전자가 상기 플로팅 게이트에 주입된다. That is, during writing (programming), a voltage of about 5V is applied to the drain region 3, the source region 2 is grounded (0V), and about 8V is applied to the control gate 7, so that channel hot electrons are generated. It is injected into the floating gate.

그리고 상기 단위 블록의 소거 시에는 상기 소오스 영역(2) 또는 상기 반도체 기판(1) 방향으로 전하의 터널링이 일어나도록 상기 제어 게이트(7)에는 0V 또는 네거티브 고전압이 인가되고 상기 소오스 영역(2) 또는 상기 반도체 기판(1)에는 포지티브 고전압이 인가된다. When the unit block is erased, 0 V or a negative high voltage is applied to the control gate 7 to tunnel the charge toward the source region 2 or the semiconductor substrate 1, and the source region 2 or A positive high voltage is applied to the semiconductor substrate 1.

이와 같은 일반적인 적층형 플래시 메모리 소자(EEPROM)에 있어서는 다음과 같은 문제점이 있었다.Such a general stacked flash memory device (EEPROM) has the following problems.

첫째, 일반적인 적층형 플래시 메모리 소자(EEPROM)는 부유 게이트와 제어 게이트가 적층된 구조로 형성되므로, 부유 게이트 및 제어 게이트를 형성하기 위해서는 폴리실리콘 증착 공정과 식각 공정이 각각 실시되어야 하므로 공정이 복잡하 다.First, since a typical stacked flash memory device (EEPROM) has a structure in which a floating gate and a control gate are stacked, a polysilicon deposition process and an etching process have to be performed to form the floating gate and the control gate, respectively, which is complicated. .

둘째, 상기 부유 게이트와 제어 게이트가 적층된 구조를 갖고 형성되므로 식각 공정 시 오정렬이 발생될 가능성이 높기 때문에 수율이 저하된다.Second, since the floating gate and the control gate are formed to have a stacked structure, the yield is reduced because a misalignment is likely to occur during the etching process.

따라서, 상기와 같은 일반적인 적층형 플래시 메모리 소자(EEPROM)의 문제점을 극복하기 위하여, 최근에는 SIPPOS EEPROM(Single-Poly pure CMOS EEPROM) 메모리 소자가 연구되어 왔다.Accordingly, in order to overcome the problems of the general stacked flash memory device (EEPROM), a SIPPOS EEPROM (Single-Poly Pure CMOS EEPROM) memory device has recently been studied.

이와 같은 종래의 SIPPOS EEPROM 메모리 소자를 설명하면 다음과 같다.The conventional SIPPOS EEPROM memory device will be described as follows.

도 2a는 종래의 SIPPOS EEPROM 메모리 소자의 레이아웃도이고, 도 2b는 도 2a의 I-I' 선상의 구조 단면도이다.FIG. 2A is a layout diagram of a conventional SIPPOS EEPROM memory device, and FIG. 2B is a structural cross-sectional view taken along line II ′ of FIG. 2A.

종래의 SIPPOS EEPROM 메모리 소자의 단위 셀은, 도 2a 및 2b에 도시한 바와 같이, p형 반도체 기판(20)에 n형 웰(well)(21)이 형성되고, 상기 p형 반도체 기판(20) 및 n형 웰(21)상에 각각 형성되는 nMOS 트랜지스터(25) 및 pMOS 트랜지스터(29)를 구비한다.In a unit cell of a conventional SIPPOS EEPROM memory device, as shown in FIGS. 2A and 2B, an n-type well 21 is formed in a p-type semiconductor substrate 20, and the p-type semiconductor substrate 20 is formed. And an nMOS transistor 25 and a pMOS transistor 29 formed on the n-type well 21, respectively.

여기서, 상기 nMOS 트랜지스터(25)는, 상기 p형 반도체 기판(20)상에 형성되는 게이트 전극(22)과, 상기 게이트 전극(22) 양측의 p형 반도체 기판(20)에 고농도 n형 불순물 이온 주입에 의해 형성되는 소오스/드레인 영역(23, 24)을 구비하여 구성된다.Here, the nMOS transistor 25 has a high concentration of n-type impurity ions on the gate electrode 22 formed on the p-type semiconductor substrate 20 and the p-type semiconductor substrate 20 on both sides of the gate electrode 22. And source / drain regions 23 and 24 formed by implantation.

상기 pMOS 트랜지스터(29)는, 상기 n형 웰(21)상에 형성되는 게이트 전극(26)과, 상기 게이트 전극(26) 양측의 n형 웰(21)에 고농도 p형 불순물 이온 주입에 의해 형성되는 소오스/드레인 영역(27, 28)을 구비하여 구성된다.The pMOS transistor 29 is formed by a high concentration of p-type impurity ion implantation into the gate electrode 26 formed on the n-type well 21 and the n-type well 21 on both sides of the gate electrode 26. And source / drain regions 27 and 28 to be formed.

여기서, 상기 nMOS 트랜지스터(25)와 pMOS 트랜지스터(29)의 게이트 전극(22, 29)은 공통전극으로 구성되어 상기 nMOS 트랜지스터(25)와 pMOS 트랜지스터(29)는 EEPROM 메모리 소자의 플로우팅 게이트(Floating gate)로 동작한다. 그리고, 상기 pMOS 트랜지스터(29) 아래의 인버전 레이어와 고농도 P형 소오스/드레인 영역(27, 28)의 공핍층은 EEPROM의 제어 게이트 역할을 수행한다. Here, the gate electrodes 22 and 29 of the nMOS transistor 25 and the pMOS transistor 29 are configured as a common electrode, and the nMOS transistor 25 and the pMOS transistor 29 are floating gates of an EEPROM memory device. gate) In addition, an inversion layer below the pMOS transistor 29 and a depletion layer of the high concentration P-type source / drain regions 27 and 28 serve as a control gate of the EEPROM.

상기와 같은 구조의 종래의 SIPPOS EEPROM 메모리 소자는 도 1a 및 1b에서 설명한 일반적인 적층형 플래시 EEPROM 메모리 소자와 프로그램 및 소거 동작이 거의 동일하다. The conventional SIPPOS EEPROM memory device having the above structure has almost the same program and erase operations as the general stacked flash EEPROM memory device described with reference to FIGS. 1A and 1B.

따라서, 상기 종래의 SIPPOS EEPROM 메모리 소자는 프로그램 및 소거 동작을 수행하기 위해서는 다양한 레벨의 고전압이 필요하고 많은 고 전압 스위칭 회로가 필요하다는 단점을 가지고 있었다.Accordingly, the conventional SIPPOS EEPROM memory device has a disadvantage in that various levels of high voltage are required and many high voltage switching circuits are required to perform program and erase operations.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 제어 게이트와 부유 게이트를 단일층으로 형성하여 동시에 형성할 수 있으며 선택 트랜지스터를 두어 하나의 고전압 스위칭 회로만을 사용하는 단일층 플래시 메모리 소자 및 제조 방법과 그 구동 방법을 제공하는데 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and can be formed simultaneously by forming a control gate and a floating gate in a single layer, and use a single transistor flash memory device using only one high voltage switching circuit. And a manufacturing method and a driving method thereof.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자는, 공통 소오스 라인과 비트 라인 사이에 게이트에 인가되는 신호에 따라 셀을 선택하는 선택 트랜지스터와, 상기 선택 트랜지스터에 의해 선택되어 데이터를 저장하기 위한 메모리 트랜지스터를 구비하여 구성됨에 그 특징이 있다.According to an exemplary embodiment of the present invention, a flash memory device includes: a selection transistor for selecting a cell according to a signal applied to a gate between a common source line and a bit line, and a data selected by the selection transistor to store data; It is characterized by having a memory transistor for.

여기서, 상기 메모리 트랜지스터는 데이터를 저장하는 부유 게이트와, 상기 부유 게이트에 데이터를 프로그램하고 상기 부유 게이트의 데이터를 소거하기 위한 제어신호를 입력하는 제 1 도전형 웰을 포함하여 구성됨에 특징이 있다.The memory transistor may include a floating gate that stores data, and a first conductivity type well that inputs a control signal for programming data into the floating gate and erasing data of the floating gate.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자는, 제 1, 제 2 액티브 영역이 정의되고 상기 제 2 액티브 영역을 포함한 영역에 제 1 도전형 웰이 형성된 제 2 도전형 반도체 기판과, 상기 반도체 기판 전면에 형성되는 게이트 절연막과, 상기 제 1 액티브 영역에 오버랩되도록 상기 게이트 절연막 위에 형성되는 게이트 전극과, 상기 게이트 전극 일측의 제 1 액티브 영역과 상기 제 1 도전형 웰에 오버랩되도록 상기 게이트 절연막위에 형성되는 부유 게이트와, 상기 게이트 전극 및 부유 게이트 양측의 제 1, 제 2 액티브 영역에 형성되는 제 1, 제 2, 제 3, 제 4 고농도 제 1 도전형 불순물 영역을 포함하여 구성됨에 또 다른 특징이 있다.In addition, in the flash memory device according to the present invention for achieving the above object, a second conductivity type semiconductor in which first and second active regions are defined and a first conductivity type well is formed in a region including the second active region. A substrate, a gate insulating film formed on an entire surface of the semiconductor substrate, a gate electrode formed on the gate insulating film so as to overlap the first active region, a first active region on one side of the gate electrode, and an overlap of the first conductive type well. A floating gate formed over the gate insulating film, and first, second, third, and fourth high concentration first conductivity type impurity regions formed in the first and second active regions on both sides of the gate electrode and the floating gate. There is another feature to the configuration.

여기서, 상기 제 1 고농도 제 1 도전형 불순물 영역에 연결되는 공통 소오스 라인과, 상기 제 3 고농도 제 1 도전형 불순물 영역에 연결되는 비트 라인과, 상기 제 4 고농도 제 1 도전형 불순물 영역에 연결되는 워드 라인을 더 포함함에 특징이 있다.Here, a common source line connected to the first high concentration first conductivity type impurity region, a bit line connected to the third high concentration first conductivity type impurity region, and a fourth high concentration first conductivity type impurity region are connected. It is characterized by further including a word line.

상기 제 2 고농도 제 1 도전형 불순물 영역에 연결되는 소거 라인을 더 포함함에 특징이 있다.And an erase line connected to the second high concentration first conductivity type impurity region.

상기 제 1 도전형 웰은 플래시 메모리 소자의 콘트롤 전극의 기능을 수행함 에 특징이 있다.The first conductivity type is characterized in that the function of the control electrode of the flash memory device.

한편, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 제조 방법은, 제 2 형 반도체 기판에 제 1 액티브 영역과 제 2 액티브 영역을 정의하고, 상기 제 2 액티브 영역을 포함한 영역에 제 1 도전형 웰을 형성하는 단계; 상기 제 1, 제 2 액티브 영역을 제외한 상기 반도체 기판 표면에 필드 산화막을 형성하는 단계; 상기 제 1 액티브 영역에 선택 트랜지스터의 게이트 및 상기 제 1, 제 2 액티브 영역에 걸쳐 부유 게이트를 형성하는 단계; 그리고 상기 선택 트랜지스터의 게이트 및 부유 게이트 양측의 상기 제 1, 제 2 액티브 영역에 제 1, 제 2, 제 3, 제 3 고농도 제 1 도전형 불순물 영역을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.On the other hand, in the method of manufacturing a flash memory device according to the present invention for achieving the above object, a first active region and a second active region is defined in a second type semiconductor substrate, and in the region including the second active region Forming a first conductivity type well; Forming a field oxide film on a surface of the semiconductor substrate except for the first and second active regions; Forming a gate of a selection transistor in the first active region and a floating gate over the first and second active regions; And forming first, second, third and third high concentration first conductivity type impurity regions in the first and second active regions on both sides of the gate and the floating gate of the selection transistor. have.

한편, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 구동 방법은, 제 1, 제 2 액티브 영역이 정의되고 상기 제 2 액티브 영역을 포함한 영역에 제 1 도전형 웰이 형성된 제 2 도전형 반도체 기판과, 상기 제 1 액티브 영역에 형성된 선택 트랜지스터의 게이트 전극과, 상기 제 1 액티브 영역 및 제 2 액티브 영역에 걸쳐 상기 제 1 도전형 웰에 오버랩되도록 형성되는 부유 게이트와, 상기 게이트 전극 및 부유 게이트 양측의 제 1, 제 2 액티브 영역에 형성되는 제 1, 제 2, 제 3, 제 4 고농도 제 1 도전형 불순물 영역을 포함하고, 상기 제 1 고농도 제 1 도전형 불순물 영역에 공통 소오스 라인이 연결되고, 상기 제 3 고농도 제 1 도전형 불순물 영역에 비트 라인이 연결되며, 상기 제 4 고농도 제 1 도전형 불순물 영역에 워드 라인이 연결된 플래시 메모리 소자의 구동방법에 있어서, 상기 비트 라인에 5~10V, 상기 선택 트랜지스터의 게이트에 3.3~5V, 상기 공통 소오스 라인에 0V, 상기 워드 라인에 9~14V의 전압을 인가하여 프로그래밍함에 그 특징이 있다.In the meantime, in the method of driving a flash memory device according to the present invention, a first conductive well is defined and a first conductive well is formed in a region including the second active region. A conductive semiconductor substrate, a gate electrode of a selection transistor formed in the first active region, a floating gate formed to overlap the first conductive well over the first active region and the second active region, and the gate electrode And first, second, third and fourth high concentration first conductivity type impurity regions formed in the first and second active regions on both sides of the floating gate, and having a common source for the first high concentration first conductivity type impurity region. A line is connected, a bit line is connected to the third high concentration first conductivity type impurity region, and a word line is connected to the fourth high concentration first conductivity type impurity region. A method of driving a lash memory device, comprising: programming by applying a voltage of 5 to 10V to the bit line, 3.3 to 5V to the gate of the selection transistor, 0V to the common source line, and 9 to 14V to the word line. There is this.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 구동 방법은, 상기 선택 트랜지스터의 게이트, 상기 공통 소오스 라인 및 상기 워드 라인에 0V의 전압을 인가하고, 상기 비트 라인에 10~14V의 전압을 인가하여 상기 부유 게이트에 주입된 전자들을 소거함에 또 다른 특징이 있다.In addition, a method of driving a flash memory device according to the present invention for achieving the above object, a voltage of 0V is applied to the gate, the common source line and the word line of the selection transistor, 10 ~ to the bit line Another feature is to erase the electrons injected into the floating gate by applying a voltage of 14V.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 구동 방법은, 상기 선택 트랜지스터의 게이트에 3.3~5V, 공통 소오스 라인에 0V, 상기 워드 라인에 3.3~5V를 인가하고, 상기 비트 라인에 0~5V의 전압을 인가하여 상기 부유 게이트에 데이터가 프로그래밍되어 있는가를 읽어냄에 또 다른 특징이 있다.In addition, in the flash memory device driving method according to the present invention for achieving the above object, 3.3 to 5V to the gate of the selection transistor, 0V to the common source line, 3.3-5V to the word line, Another feature is that a voltage of 0-5V is applied to the bit line to read whether data is programmed in the floating gate.

상기와 같은 특징을 갖는 본 발명에 따른 액정 표시 장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.The liquid crystal display according to the present invention having the above characteristics will be described in more detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 싱글 폴리 플래시 메모리 소자의 단일 셀의 등가 회로도이고, 도 4는 본 발명에 따른 싱글 폴리 플래시 메모리 소자의 단일 셀의 레이 아웃도이며, 도 5는 도 4의 Ⅱ-Ⅱ' 선상의 본 발명에 따른 싱글 폴리 플래시 메모리 소자의 단일 셀의 단면도이다. 3 is an equivalent circuit diagram of a single cell of a single poly flash memory device according to the present invention, FIG. 4 is a layout view of a single cell of a single poly flash memory device according to the present invention, and FIG. 5 is II-II of FIG. 'Linear cross-sectional view of a single cell of a single poly flash memory device according to the present invention.

본 발명에 따른 플래시 메모리는 적층형이 아니고 부유 게이트와 제어 게이트가 동시에 형성되는 CMOS 공정을 이용한 단일층 플래시 메모리이다. The flash memory according to the present invention is not a stacked type but is a single layer flash memory using a CMOS process in which a floating gate and a control gate are simultaneously formed.

본 발명에 따른 플래시 메모리의 단위 셀은, 도 3에 도시한 바와 같이, 비트 라인(Bit Line; B/L) 및 공통 소스 사이에 게이트의 신호에 따라 셀을 선택하기 위한 선택 트랜지스터(Q1)와, 데이터를 저장하기 위한 메모리 트랜지스터(Q2)가 구성된 것이다. As shown in FIG. 3, a unit cell of a flash memory according to the present invention includes a selection transistor Q1 for selecting a cell according to a gate signal between a bit line (B / L) and a common source. The memory transistor Q2 is configured to store data.

여기서, 상기 메모리 트랜지스터(Q2)는 데이터를 저장하는 부유 게이트(f.g)와, 상기 부유 게이트(f.g)와 게이트 절연막을 사이에 두고 있는 N형 웰(WELL)이 제어 게이트(c.g) 기능을 수행한다.Here, the memory transistor Q2 has a floating gate fg for storing data, and an N-type well WELL having the floating gate fg and a gate insulating film interposed therebetween to perform a control gate cg function. .

이와 같은 회로 구성을 갖는 본 발명에 따른 플래시 메모리의 단위 셀의 구성을 설명하면 다음과 같다. Referring to the configuration of the unit cell of the flash memory according to the present invention having such a circuit configuration as follows.

도 4는 본 발명에 따른 플래시 메모리 소자의 레이 아웃도이고, 도 5는 도 4의 Ⅱ-Ⅱ'선상의 단면 구조도이다.4 is a layout view of a flash memory device according to the present invention, and FIG. 5 is a cross-sectional structural view taken along line II-II 'of FIG. 4.

즉, 도 4 및 도 5에 도시한 바와 같이, P형 반도체 기판(30)에 제 1 액티브 영역(a first active region)(28)과 제 2 액티브 영역(a second active region)(29)을 정의하여 상기 각 액티브 영역(28, 29) 이외의 반도체 기판(30)상에는 필드 산화막(32)이 형성된다. 그리고, 상기 제 1 액티브 영역(28)에 상기 선택 트랜지스터(Q1)의 게이트(33)가 형성되고, 상기 선택 트랜지스터(Q1)의 게이트(33) 일측의 제 1 액티브 영역(28)과 상기 N형 웰(31)내의 제 2 액티브 영역(29)에 걸쳐 상기 메모리 트랜지스터(Q2)의 부유 게이트(34)가 형성된다.That is, as shown in FIGS. 4 and 5, a first active region 28 and a second active region 29 are defined in the P-type semiconductor substrate 30. Thus, field oxide films 32 are formed on semiconductor substrates 30 other than the active regions 28 and 29. In addition, a gate 33 of the selection transistor Q1 is formed in the first active region 28, and the first active region 28 and the N type of one side of the gate 33 of the selection transistor Q1 are formed. A floating gate 34 of the memory transistor Q2 is formed over the second active region 29 in the well 31.

여기서, 상기 각 게이트(33, 34)과 상기 반도체 기판(30) 사이에는 게이트 절연막(36)이 형성된다.Here, a gate insulating film 36 is formed between each of the gates 33 and 34 and the semiconductor substrate 30.

그리고, 상기 선택 트랜지스터(Q1)의 게이트(33) 및 상기 메모리 트랜지스터(Q2)의 부유 게이트(34)의 측벽에는 측벽 절연막(37)이 형성된다.The sidewall insulating layer 37 is formed on sidewalls of the gate 33 of the selection transistor Q1 and the floating gate 34 of the memory transistor Q2.

또한, 상기 측벽 절연막(37)을 포함한 상기 선택 트랜지스터(Q1)의 게이트 (33) 및 상기 메모리 트랜지스터(Q2)의 부유 게이트(34) 양측의 제 1, 제 2 액티브 영역(28, 29)에는 고농도 n형 불순물 영역(35a, 35b, 35c, 35d)이 형성되고, 상기 측벽 절연막(37) 하측의 제 1, 제 2 액티브 영역(28, 29)에는 저농도 n형 불순물 영역(38a, 38b, 38c, 38d, 38e)이 형성된다. In addition, high concentrations exist in the first and second active regions 28 and 29 on both sides of the gate 33 of the selection transistor Q1 and the floating gate 34 of the memory transistor Q2 including the sidewall insulating layer 37. N-type impurity regions 35a, 35b, 35c, and 35d are formed, and low concentration n-type impurity regions 38a, 38b, 38c, in the first and second active regions 28, 29 below the sidewall insulating film 37. 38d, 38e) are formed.

상기에서, 도 4에 도시한 바와 같이, 상기 고농도 n형 불순물 영역(35a)에는 소오스 콘택홀(39a)이 형성되고, 상기 고농도 n형 불순물 영역(35c)에는 드레인 콘택홀(39b)이 형성되고, 상기 고농도 n형 불순물 영역(35d)에는 제어 게이트 콘택홀(39c)이 형성된다.4, a source contact hole 39a is formed in the high concentration n-type impurity region 35a, and a drain contact hole 39b is formed in the high concentration n-type impurity region 35c. The control gate contact hole 39c is formed in the high concentration n-type impurity region 35d.

여기서, 상기 도 4에 도시한 바와 같이, 상기 선택 트랜지스터(Q1)의 게이트(33)에 의해 형성된 트랜지스터의 채널 폭(W1)은 상기 부유 게이트(34)에 의해 형성되는 트랜지스터의 채널 폭(W2)보다 더 넓게 형성된다. As shown in FIG. 4, the channel width W1 of the transistor formed by the gate 33 of the selection transistor Q1 is the channel width W2 of the transistor formed by the floating gate 34. More wider than

이와 같이 구성되는 본 발명에 따른 플래시 메모리의 제조 방법을 설명하면 다음과 같다.A method of manufacturing a flash memory according to the present invention configured as described above is as follows.

도 6a 내지 6d는 도 4의 Ⅱ-Ⅱ' 선상의 본 발명에 따른 플래시 메모리의 공정 단면도이다.6A to 6D are cross-sectional views of a flash memory according to the present invention along the II-II 'line of FIG.

본 발명에 따른 플래시 메모리의 제조 방법은 CMOS 공정과 유사하다.The method of manufacturing a flash memory according to the present invention is similar to a CMOS process.

먼저, 도 6a에 도시한 바와 같이, P형 반도체 기판(30)에 제 1 액티브 영역( 도 4의 28 참조)과 제 2 액티브 영역(도 4의 29 참조)을 정의하고, 상기 제 2 액티브 영역쪽에 n형 불순물 이온을 주입하여 n형 웰(31)을 형성한다. 그리고, 상기 p형 반도체 기판(30) 전면에 버퍼 산화막(41) 및 질화막(42)을 형성하고 사진 식각 공정으로 상기 제 , 제 2 액티브 영역에만 남도록 상기 필드 영역의 질화막(42)을 선택적으로 제거한다. 그리고, LOCOS(Local Oxidation of Silicon) 공정 등으로 필드 영역에 필드 산화막(32)을 형성한다. First, as shown in FIG. 6A, a first active region (see 28 in FIG. 4) and a second active region (see 29 in FIG. 4) are defined in the P-type semiconductor substrate 30, and the second active region is defined. An n-type impurity ion is implanted into the side to form an n-type well 31. A buffer oxide film 41 and a nitride film 42 are formed on the entire surface of the p-type semiconductor substrate 30, and the nitride film 42 of the field region is selectively removed to remain only in the second active region by a photolithography process. do. The field oxide film 32 is formed in the field region by a LOCOS (Local Oxidation of Silicon) process.

도 6b와 같이, 상기 버퍼 산화막(41) 및 질화막(42)을 제거하고, 전면에 게이트 절연막(36)과 폴리 실리콘층(43)을 차례로 증착한다. 그리고, 사진 식각 공정으로 상기 선택 트랜지스터의 게이트 및 부유 게이트 영역을 정의하고 상기 폴리 실리콘층(43)을 선택적으로 식각하여 상기 선택 트랜지스터(Q1)의 게이트(33) 및 메모리 트랜지스터(Q2)의 부유 게이트(34)를 형성한다. 이 때, 상기 게이트(33)는 상기 제 1 액티브 영역에 걸쳐 형성되고, 상기 부유 게이트(34)는 상기 제 1 액티브 영역(28)과 제 2 액티브 영역(29)에 걸쳐 형성되며 상기 제 2 액티브 영역의 n형 웰(31) 영역에 오버랩 되도록 형성된다.As shown in FIG. 6B, the buffer oxide layer 41 and the nitride layer 42 are removed, and the gate insulating layer 36 and the polysilicon layer 43 are sequentially deposited on the entire surface. In addition, a gate and a floating gate region of the selection transistor are defined by a photolithography process, and the polysilicon layer 43 is selectively etched to float the gate 33 of the selection transistor Q1 and the floating gate of the memory transistor Q2. 34 is formed. In this case, the gate 33 is formed over the first active region, and the floating gate 34 is formed over the first active region 28 and the second active region 29 and the second active region. It is formed to overlap the n-type well 31 region of the region.

도 6c와 같이, 상기 선택 트랜지스터의 게이트(33) 및 부유 게이트(34)를 마스크로 이용하여 상기 제 1, 제 2 액티브 영역(28, 29)의 p형 반도체 기판(30) 및 n형 웰(31)내에 저 농도 n형 불순물을 이온 주입하여 저농도 n형 불순물 영역(38a, 38b, 38c, 38d, 38e)을 형성한다.As shown in FIG. 6C, the p-type semiconductor substrate 30 and the n-type wells of the first and second active regions 28 and 29 are used using the gate 33 and the floating gate 34 of the selection transistor as masks. The low concentration n-type impurity regions 38a, 38b, 38c, 38d, and 38e are formed by ion implantation into the 31 concentration.

도 6d와 같이, 전면에 절연막을 증착하고 상기 절연막을 에치백하여 상기 선택 트랜지스터의 게이트(33) 및 상기 부유 게이트(34)의 측면에 측벽 절연막(37)을 형성한다. 그리고 상기 게이트(33), 부유 게이트(34) 및 측벽 절연막(37)을 마스크로 이용하여 상기 제 1, 제 2 액티브 영역(28, 29)의 P형 반도체 기판(30)에 고농도 n형 불순물 이온을 주입하여 고농도 n형 불순물 영역(35a, 35b, 35c, 35d)을 형성한다.As shown in FIG. 6D, an insulating film is deposited on the entire surface, and the insulating film is etched back to form a sidewall insulating film 37 on the side of the gate 33 and the floating gate 34 of the selection transistor. The high concentration n-type impurity ions are formed on the P-type semiconductor substrate 30 of the first and second active regions 28 and 29 using the gate 33, the floating gate 34, and the sidewall insulating layer 37 as a mask. Are implanted to form high concentration n-type impurity regions 35a, 35b, 35c, and 35d.

그리도, 도면에는 도시되지 않았지만, 전면에 보호막을 증착하고, 상기 보호막을 선택적으로 제거하여, 도 4에 도시한 바와 같이, 상기 고농도 n형 불순물 영역(35a)에는 소오스 콘택홀(39a)을 형성하고, 상기 고농도 n형 불순물 영역(35c)에는 드레인 콘택홀(39b)을 형성하며, 상기 고농도 n형 불순물 영역(35d)에는 제어 게이트 콘택홀(39c)을 형성한다. 그리고, 상기 각 콘택홀(39a, 39b, 39c)을 통해 각 고농도 n형 불순물 영역(35a, 35c, 35d)에 전기적으로 연결되도록 금속 라인을 형성한다. 즉, 소오스 콘택홀(39a)을 통해 공통 소오스 라인(common source line)이 형성되고, 상기 드레인 콘택홀(39b)을 통해 비트 라인(B/L)이 형성되며, 상기 제어 게이트 콘택홀(39c)을 통해 워드 라인(W/L)이 형성된다. However, although not shown in the drawing, a protective film is deposited on the entire surface, and the protective film is selectively removed to form a source contact hole 39a in the high concentration n-type impurity region 35a as shown in FIG. 4. A drain contact hole 39b is formed in the high concentration n-type impurity region 35c, and a control gate contact hole 39c is formed in the high concentration n-type impurity region 35d. Metal lines are formed to be electrically connected to the high concentration n-type impurity regions 35a, 35c, and 35d through the contact holes 39a, 39b, and 39c. That is, a common source line is formed through the source contact hole 39a, a bit line B / L is formed through the drain contact hole 39b, and the control gate contact hole 39c. The word line (W / L) is formed through.

이와 같이 제조되는 본 발명에 따른 플래시 메모리의 읽기, 쓰기 및 소거 동작을 설명하면 다음과 같다.The read, write and erase operations of the flash memory according to the present invention as described above will be described.

본 발명에 따른 플래시 메모리의 쓰기 동작(programming)은 고 에너지 전자 주입(Channel Hot Electron Injection; CHEI)방식을 이용하고, 소거(Erase) 시에는 터널 링 효과(Fowler-Nordheim tunneling)를 이용한다.The write operation of the flash memory according to the present invention uses a Channel Hot Electron Injection (CHEI) method, and uses the Fowler-Nordheim tunneling during erasing.

이를 구체적으로 설명하면 다음과 같다.This will be described in detail as follows.

도 7은 본 발명에 따른 플래시 메모리 소자의 쓰기 동작을 나타낸 회로 구성 도이고, 도 8은 본 발명에 따른 플래시 메모리 소자의 소거 동작을 나타낸 회로 구성도이다.7 is a circuit diagram illustrating a write operation of a flash memory device according to the present invention, and FIG. 8 is a circuit diagram illustrating an erase operation of a flash memory device according to the present invention.

즉, 고 에너지 전자 주입 방식을 이용한 데이터 프로그래밍 시에는, 도 7에 도시한 바와 같이, 비트 라인(드레인 콘택홀(39b))에 5~10V, 선택 트랜지스터의 게이트(33)에 3.3~5V, 공통소스 라인(소오스 콘택홀(39a))에 0V, 워드 라인(제어 게이트 콘택홀(39c))에 9~14V의 전압을 인가한다. That is, when programming data using the high energy electron injection method, as shown in Fig. 7, 5 to 10V in the bit line (drain contact hole 39b), 3.3 to 5V, common to the gate 33 of the select transistor. A voltage of 0V is applied to the source line (source contact hole 39a) and 9 to 14V to the word line (control gate contact hole 39c).

이 때, 상기 선택 트랜지스터의 게이트(33)는 약 1ms의 펄스 전압이 3.3~5V 정도로 인가된다.In this case, a pulse voltage of about 1 ms is applied to the gate 33 of the selection transistor about 3.3 to 5 volts.

이와 같은 조건의 전압을 인가하면, 소오스에서 드레인으로 높은 전계가 형성되고 상기 드레인 영역 부근에서 높은 에너지를 받은 고 에너지 전자(Hot Electron)가 발생되어 상기 게이트 절연막(36)의 에너지 장벽을 넘어 전자가 부유 게이트(34)로 주입된다.When a voltage under such a condition is applied, a high electric field is formed from the source to the drain, and high energy electrons (Hot Electrons) that receive high energy are generated in the vicinity of the drain region, so that electrons cross the energy barrier of the gate insulating layer 36. Is injected into the floating gate 34.

그 결과, 상기 셀의 부유 게이트(34)에 주입된 전자들로 인하여 상기 드레인 영역에서 바라보는 문턱 전압이 높아진다. 이 때, 펄스로써 전압 인가 시간을 제어하게 된다.(1ms) As a result, the threshold voltage seen in the drain region is increased due to the electrons injected into the floating gate 34 of the cell. At this time, the voltage application time is controlled by a pulse (1 ms).

반대로, 소거 동작은, 도 8에 도시한 선택 트랜지스터의 게이트(33), 공통 소스 라인(소오스 콘택홀(39a)), 및 워드 라인(제어 게이트 콘택홀(39c))에 0V의 전압을 인가하고, 상기 비트 라인(B/L)에 10~14V의 전압을 인가하여 상기 부유 게이트(34)에 주입된 전자들을 모두 끌어 내린다. 이와 같이 상기 부유 게이트(34)에 주입된 전자들이 소거되면 문턱전압은 낮아지게 된다. 이 때, 인가된 전압의 펄스 는 안정적으로 동작하도록 하기 위하여 1ms로 인가한다.In contrast, the erase operation applies a voltage of 0V to the gate 33, the common source line (source contact hole 39a), and the word line (control gate contact hole 39c) of the selection transistor shown in FIG. In addition, a voltage of 10 to 14 V is applied to the bit line B / L to draw down all of the electrons injected into the floating gate 34. As such, when the electrons injected into the floating gate 34 are erased, the threshold voltage is lowered. At this time, the pulse of the applied voltage is applied in 1ms to operate stably.

이와 같이, 데이터를 프로그램/소거 한 상태의 데이터를 읽기 위해서는, 선택 트랜지스터의 게이트(33)에 3.3~5V, 공통 소스 라인(소오스 콘택홀(29a))에 0V, 워드 라인 (제어 게이트 콘택홀(39c))에 3.3~5V를 인가하고, 비트 라인(B/L)에 0~5V의 전압을 인가하여 부유 게이트에 데이터가 프로그래밍되어 있는가를 읽어낸다.In this manner, in order to read data in a state where the data is programmed / erased, 3.3 to 5 V at the gate 33 of the selection transistor, 0 V to the common source line (source contact hole 29a), and a word line (control gate contact hole ( 39c)) is applied to 3.3-5V and a voltage of 0-5V is applied to the bit line (B / L) to read whether data is programmed in the floating gate.

한편, 상기에서 설명한 바와 같이, 프로그래밍 및 소거 동작을 모두 드레인 영역(고농도 n형 불순물 영역(35c))과 부유 게이트(34) 사이의 게이트 절연막(36)에서 일어나므로, 상기 게이트 절연막(36)의 열화가 쉽게 진행될 수 있다. On the other hand, as described above, both programming and erasing operations occur in the gate insulating film 36 between the drain region (high concentration n-type impurity region 35c) and the floating gate 34, so that the gate insulating film 36 Deterioration can easily proceed.

따라서, 이러한 게이트 절연막의 열화를 방지하기 위한 본 발명의 제 2 실시 예에 따른 플래시 메모리 소자의 레이 아웃 및 단면 구조를 설명하면 다음과 같다.Therefore, the layout and cross-sectional structure of the flash memory device according to the second embodiment of the present invention for preventing the deterioration of the gate insulating film will be described below.

도 9는 본 발명의 제 2 실시 예에 따른 플래시 메모리 소자의 레이 아웃도이고, 도 10는 도 9의 Ⅲ-Ⅲ'선상의 단면 구조도이다.9 is a layout view of a flash memory device according to a second exemplary embodiment of the present invention, and FIG. 10 is a cross-sectional structural view taken along line III-III 'of FIG. 9.

즉, 본 발명의 제 2 실시 예에 따른 플래시 메모리 소자의 구성은, 소거 동작과 프로그래밍 동작을 모두 드레인 영역(고농도 n형 불순물 영역(35c))과 부유 게이트(34) 사이의 게이트 절연막(36)에서 일어나도록 하는 것이 아니라, 상기 드레인 영역에서는 프로그램만 진행하고 상기 선택 트랜지스터의 게이트(33)와 부유 게이트(34) 사이의 고농도 n형 불순물 영역(35b)과 상기 부유 게이트(34) 사이의 게이트 절연막(36)에서 소거 동작이 진행되도록 한 것이다.That is, in the configuration of the flash memory device according to the second embodiment of the present invention, the gate insulating film 36 between the drain region (highly-concentrated n-type impurity region 35c) and the floating gate 34 has both an erase operation and a programming operation. In the drain region, only a program is performed and a high-concentration n-type impurity region 35b between the gate 33 and the floating gate 34 of the selection transistor and the gate insulating layer between the floating gate 34 are formed. In step 36, the erase operation is performed.

따라서, 상기 선택 트랜지스터의 게이트(33)와 부유 게이트(34) 사이의 고농 도 n형 불순물 영역(35b)에 소거 라인 콘택홀(39d)을 형성하고 상기 고농도 n형 불순물 영역(35b)에 연결되도록 소거 라인(도면에는 도시되지 않음)을 형성하여 소거 시 필요한 전압(10~14V)을 인가한다. 그러면, 상기 게이트 절연막(36)의 열화가 분산되는 효과를 얻을 수 있다.Thus, an erase line contact hole 39d is formed in the high concentration n-type impurity region 35b between the gate 33 and the floating gate 34 of the selection transistor, and is connected to the high concentration n-type impurity region 35b. An erase line (not shown) is formed to apply a voltage (10 to 14 V) necessary for erasing. As a result, the deterioration of the gate insulating layer 36 may be dispersed.

상기에서 설명한 바와 같은 본 발명에 따른 플래시 메모리에 있어서는 다음과 같은 효과가 있다.The flash memory according to the present invention as described above has the following effects.

첫째, 플래시 메모리를 단일층으로 구성하면서 프로그램과 소거의 메모리 셀 기능을 단 하나의 트랜지스터로만 이용하므로 공정이 단순화된다.First, the process is simplified because the flash memory is composed of a single layer, and the memory cell functions of program and erase are used by only one transistor.

둘째, 상기 워드 라인과 부유 게이트 사이의 고농도 n형 불순물 영역에 별도로 소거 라인을 형성하므로 상기 게이트 산화막의 열화가 분산되는 효과를 얻을 수 있다.Second, since an erase line is formed separately in the high concentration n-type impurity region between the word line and the floating gate, deterioration of the gate oxide film may be obtained.

Claims (13)

공통 소오스 라인과 비트 라인 사이에 게이트에 인가되는 신호에 따라 셀을 선택하는 선택 트랜지스터와, A selection transistor for selecting a cell according to a signal applied to a gate between the common source line and the bit line; 상기 선택 트랜지스터에 의해 선택되어 데이터를 저장하기 위한 메모리 트랜지스터를 구비하여 구성됨을 특징으로 하는 플래시 메모리 소자. And a memory transistor selected by the selection transistor to store data. 제 1 항에 있어서,The method of claim 1, 상기 메모리 트랜지스터는 데이터를 저장하는 부유 게이트와, The memory transistor may include a floating gate that stores data; 상기 부유 게이트에 데이터를 프로그램하고 상기 부유 게이트의 데이터를 소거하기 위한 제어신호를 입력하는 제 1 도전형 웰을 포함하여 구성됨을 특징으로 하는 플래시 메모리 소자.And a first conductivity type well for programming data into the floating gate and inputting a control signal for erasing the data of the floating gate. 제 1, 제 2 액티브 영역이 정의되고 상기 제 2 액티브 영역을 포함한 영역에 제 1 도전형 웰이 형성된 제 2 도전형 반도체 기판과, A second conductivity type semiconductor substrate having first and second active regions defined therein and having a first conductivity type well formed in a region including the second active region; 상기 반도체 기판 전면에 형성되는 게이트 절연막과,A gate insulating film formed on an entire surface of the semiconductor substrate; 상기 제 1 액티브 영역에 오버랩되도록 상기 게이트 절연막 위에 형성되는 게이트 전극과,A gate electrode formed on the gate insulating film to overlap the first active region; 상기 게이트 전극 일측의 제 1 액티브 영역과 상기 제 1 도전형 웰에 오버랩되도록 상기 게이트 절연막위에 형성되는 부유 게이트와,A floating gate formed on the gate insulating film to overlap the first active region on the one side of the gate electrode and the first conductivity type well; 상기 게이트 전극 및 부유 게이트 양측의 제 1, 제 2 액티브 영역에 형성되는 제 1, 제 2, 제 3, 제 4 고농도 제 1 도전형 불순물 영역을 포함하여 구성됨을 특징으로 하는 플래시 메모리 소자.And first, second, third and fourth high concentration first conductivity type impurity regions formed in the first and second active regions on both sides of the gate electrode and the floating gate. 제 3 항에 있어서,The method of claim 3, wherein 상기 워드 라인 및 부유 게이트의 측벽에는 형성되는 측벽 절연막과,Sidewall insulating films formed on sidewalls of the word line and the floating gate; 상기 측벽 절연막 하측의 제 1, 제 2 액티브 영역에 형성되는 복수개의 저농도 제 1 도전형 불순물 영역을 더 포함함을 특징으로 하는 플래시 메모리 소자.And a plurality of low concentration first conductivity type impurity regions formed in the first and second active regions under the sidewall insulating layer. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 고농도 제 1 도전형 불순물 영역에 연결되는 공통 소오스 라인과,A common source line connected to the first high concentration first conductivity type impurity region; 상기 제 3 고농도 제 1 도전형 불순물 영역에 연결되는 비트 라인과,A bit line connected to the third high concentration first conductivity type impurity region; 상기 제 4 고농도 제 1 도전형 불순물 영역에 연결되는 워드 라인을 더 포함함을 특징으로 하는 플래시 메모리 소자.And a word line connected to the fourth high concentration first conductivity type impurity region. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 고농도 제 1 도전형 불순물 영역에 연결되는 소거 라인을 더 포함함을 특징으로 하는 플래시 메모리 소자.And an erase line connected to the second high concentration first conductivity type impurity region. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 도전형 웰은 플래시 메모리의 콘트롤 전극의 기능을 수행함을 특징으로 하는 플래시 메모리 소자.And the first conductivity type well functions as a control electrode of a flash memory. 제 2 형 반도체 기판에 제 1 액티브 영역과 제 2 액티브 영역을 정의하고, 상기 제 2 액티브 영역을 포함한 영역에 제 1 도전형 웰을 형성하는 단계; Defining a first active region and a second active region in a second type semiconductor substrate, and forming a first conductivity type well in a region including the second active region; 상기 제 1, 제 2 액티브 영역을 제외한 상기 반도체 기판 표면에 필드 산화막을 형성하는 단계; Forming a field oxide film on a surface of the semiconductor substrate except for the first and second active regions; 상기 제 1 액티브 영역에 선택 트랜지스터의 게이트 및 상기 제 1, 제 2 액티브 영역에 걸쳐 부유 게이트를 형성하는 단계; 그리고Forming a gate of a selection transistor in the first active region and a floating gate over the first and second active regions; And 상기 선택 트랜지스터의 게이트 및 부유 게이트 양측의 상기 제 1, 제 2 액티브 영역에 제 1, 제 2, 제 3, 제 3 고농도 제 1 도전형 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 플래시 메모리 소자의 제조 방법.And forming first, second, third, and third high concentration first conductivity type impurity regions in the first and second active regions on both sides of the gate and the floating gate of the selection transistor. Method of manufacturing a memory device. 제 8 항에 있어서,The method of claim 8, 상기 제 1 고농도 제 1 도전형 불순물 영역에 연결되도록 공통 소오스 라인, 상기 제 3 고농도 제 1 도전형 불순물 영역에 연결되도록 비트 라인 및 상기 제 4 고농도 제 1 도전형 불순물 영역에 연결되도록 워드 라인을 형성하는 단계를 더 포함함을 특징으로 하는 플래시 메모리 소자의 제조 방법.Forming a common source line to be connected to the first high concentration first conductivity type impurity region, a bit line to be connected to the third high concentration first conductivity type impurity region, and a word line to be connected to the fourth high concentration first conductivity type impurity region The method of manufacturing a flash memory device, characterized in that it further comprises. 제 8 항에 있어서, The method of claim 8, 상기 부유 게이트는 상기 제 1 도전형 웰 영역에 오버랩 되도록 형성함을 특징으로 하는 플래시 메모리 소자의 제조 방법.And the floating gate is formed to overlap the first conductivity type well region. 제 1, 제 2 액티브 영역이 정의되고 상기 제 2 액티브 영역을 포함한 영역에 제 1 도전형 웰이 형성된 제 2 도전형 반도체 기판과, 상기 제 1 액티브 영역에 형성된 선택 트랜지스터의 게이트 전극과, 상기 제 1 액티브 영역 및 제 2 액티브 영역에 걸쳐 상기 제 1 도전형 웰에 오버랩되도록 형성되는 부유 게이트와, 상기 게이트 전극 및 부유 게이트 양측의 제 1, 제 2 액티브 영역에 형성되는 제 1, 제 2, 제 3, 제 4 고농도 제 1 도전형 불순물 영역을 포함하고, 상기 제 1 고농도 제 1 도전형 불순물 영역에 공통 소오스 라인이 연결되고, 상기 제 3 고농도 제 1 도전형 불순물 영역에 비트 라인이 연결되며, 상기 제 4 고농도 제 1 도전형 불순물 영역에 워드 라인이 연결된 플래시 메모리 소자의 구동방법에 있어서, A second conductive semiconductor substrate having first and second active regions defined therein and having a first conductivity type well formed in a region including the second active region, a gate electrode of a selection transistor formed in the first active region, and A floating gate formed to overlap the first conductivity type well over a first active region and a second active region, and first, second, and first portions formed in first and second active regions on both sides of the gate electrode and the floating gate. 3, a fourth high concentration first conductivity type impurity region, a common source line is connected to the first high concentration first conductivity type impurity region, and a bit line is connected to the third high concentration first conductivity type impurity region, A method of driving a flash memory device in which a word line is connected to the fourth high concentration first conductivity type impurity region, 상기 비트 라인에 5~10V, 상기 선택 트랜지스터의 게이트에 3.3~5V, 상기 공통 소오스 라인에 0V, 상기 워드 라인에 9~14V의 전압을 인가하여 프로그래밍함을 특징으로 하는 플래시 메모리 소자의 구동방법. And programming a voltage of 5 to 10V to the bit line, 3.3 to 5V to the gate of the select transistor, 0V to the common source line, and 9 to 14V to the word line. 제 1, 제 2 액티브 영역이 정의되고 상기 제 2 액티브 영역을 포함한 영역에 제 1 도전형 웰이 형성된 제 2 도전형 반도체 기판과, 상기 제 1 액티브 영역에 형성된 선택 트랜지스터의 게이트 전극과, 상기 제 1 액티브 영역 및 제 2 액티브 영역에 걸쳐 상기 제 1 도전형 웰에 오버랩되도록 형성되는 부유 게이트와, 상기 게이트 전극 및 부유 게이트 양측의 제 1, 제 2 액티브 영역에 형성되는 제 1, 제 2, 제 3, 제 4 고농도 제 1 도전형 불순물 영역을 포함하고, 상기 제 1 고농도 제 1 도전형 불순물 영역에 공통 소오스 라인이 연결되고, 상기 제 3 고농도 제 1 도전형 불순물 영역에 비트 라인이 연결되며, 상기 제 4 고농도 제 1 도전형 불순물 영역에 워드 라인이 연결된 플래시 메모리 소자의 구동방법에 있어서, A second conductive semiconductor substrate having first and second active regions defined therein and having a first conductivity type well formed in a region including the second active region, a gate electrode of a selection transistor formed in the first active region, and A floating gate formed to overlap the first conductivity type well over a first active region and a second active region, and first, second, and first portions formed in first and second active regions on both sides of the gate electrode and the floating gate. 3, a fourth high concentration first conductivity type impurity region, a common source line is connected to the first high concentration first conductivity type impurity region, and a bit line is connected to the third high concentration first conductivity type impurity region, A method of driving a flash memory device in which a word line is connected to the fourth high concentration first conductivity type impurity region, 상기 선택 트랜지스터의 게이트, 상기 공통 소오스 라인 및 상기 워드 라인에 0V의 전압을 인가하고, 상기 비트 라인에 10~14V의 전압을 인가하여 상기 부유 게이트에 주입된 전자들을 소거하는 플래시 메모리 소자의 구동 방법.A method of driving a flash memory device which erases electrons injected into the floating gate by applying a voltage of 0 V to the gate of the selection transistor, the common source line and the word line, and a voltage of 10 to 14 V to the bit line. . 제 1, 제 2 액티브 영역이 정의되고 상기 제 2 액티브 영역을 포함한 영역에 제 1 도전형 웰이 형성된 제 2 도전형 반도체 기판과, 상기 제 1 액티브 영역에 형성된 선택 트랜지스터의 게이트 전극과, 상기 제 1 액티브 영역 및 제 2 액티브 영역에 걸쳐 상기 제 1 도전형 웰에 오버랩되도록 형성되는 부유 게이트와, 상기 게이트 전극 및 부유 게이트 양측의 제 1, 제 2 액티브 영역에 형성되는 제 1, 제 2, 제 3, 제 4 고농도 제 1 도전형 불순물 영역을 포함하고, 상기 제 1 고농도 제 1 도전형 불순물 영역에 공통 소오스 라인이 연결되고, 상기 제 3 고농도 제 1 도전형 불순물 영역에 비트 라인이 연결되며, 상기 제 4 고농도 제 1 도전형 불순물 영역에 워드 라인이 연결된 플래시 메모리 소자의 구동방법에 있어서, A second conductive semiconductor substrate having first and second active regions defined therein and having a first conductivity type well formed in a region including the second active region, a gate electrode of a selection transistor formed in the first active region, and A floating gate formed to overlap the first conductivity type well over a first active region and a second active region, and first, second, and first portions formed in first and second active regions on both sides of the gate electrode and the floating gate. 3, a fourth high concentration first conductivity type impurity region, a common source line is connected to the first high concentration first conductivity type impurity region, and a bit line is connected to the third high concentration first conductivity type impurity region, A method of driving a flash memory device in which a word line is connected to the fourth high concentration first conductivity type impurity region, 상기 선택 트랜지스터의 게이트에 3.3~5V, 공통 소오스 라인에 0V, 상기 워드 라인에 3.3~5V를 인가하고, 상기 비트 라인에 0~5V의 전압을 인가하여 상기 부 유 게이트에 데이터가 프로그래밍되어 있는가를 읽어냄을 특징으로 하는 플래시 메모리 소자의 구동 방법.Read whether data is programmed in the floating gate by applying 3.3-5V to the gate of the select transistor, 0V to the common source line, 3.3-5V to the word line, and 0-5V to the bit line. A drive method for a flash memory device characterized by the fact that.
KR1020050124323A 2005-12-16 2005-12-16 Single-poly pure cmos flash memory device, method for fabricating and driving the same KR20070063934A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050124323A KR20070063934A (en) 2005-12-16 2005-12-16 Single-poly pure cmos flash memory device, method for fabricating and driving the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050124323A KR20070063934A (en) 2005-12-16 2005-12-16 Single-poly pure cmos flash memory device, method for fabricating and driving the same

Publications (1)

Publication Number Publication Date
KR20070063934A true KR20070063934A (en) 2007-06-20

Family

ID=38363775

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050124323A KR20070063934A (en) 2005-12-16 2005-12-16 Single-poly pure cmos flash memory device, method for fabricating and driving the same

Country Status (1)

Country Link
KR (1) KR20070063934A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100824637B1 (en) * 2007-06-26 2008-04-25 주식회사 동부하이텍 Nor flash device and method for fabricating the device
KR100932134B1 (en) * 2007-12-27 2009-12-16 주식회사 동부하이텍 Single polypyropyrom and preparation method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100824637B1 (en) * 2007-06-26 2008-04-25 주식회사 동부하이텍 Nor flash device and method for fabricating the device
KR100932134B1 (en) * 2007-12-27 2009-12-16 주식회사 동부하이텍 Single polypyropyrom and preparation method thereof

Similar Documents

Publication Publication Date Title
KR100292361B1 (en) How to Write Data in Semiconductor Nonvolatile Memory
US7433243B2 (en) Operation method of non-volatile memory
US7915666B2 (en) Nonvolatile semiconductor memory devices with charge injection corner
US7515479B2 (en) Nonvolatile semiconductor storage device and method for writing therein
US11063772B2 (en) Multi-cell per bit nonvolatile memory unit
US9391083B2 (en) Nonvolatile memory structure
US8189399B2 (en) EEPROM having single gate structure and method of operating the same
US7450418B2 (en) Non-volatile memory and operating method thereof
JP2008004913A (en) Operating method of non-volatile memory device
US20100091572A1 (en) 2t nor-type non-volatile memoryt cell array and method of processing data of 2t nor-type non-volatile memory
JP2005522884A (en) Semiconductor memory devices
JP2009532910A (en) Memory device erasing method and multi-level programming memory device
TWI243475B (en) Byte-operational nonvolatile semiconductor memory device
KR100558004B1 (en) Programing method of a non-volatile memory device including a charge storage layer between a gate electrode and a semiconductor substrate
JP2005184029A (en) Nonvolatile storage element and semiconductor integrated circuit device
JP2008118040A (en) Nonvolatile semiconductor storage device, manufacturing method thereof, and information writing method using the same
US6888753B2 (en) Memory cell array comprising individually addressable memory cells and method of making the same
KR100298586B1 (en) Non-Volatile Memory device
KR20070063934A (en) Single-poly pure cmos flash memory device, method for fabricating and driving the same
US6573140B1 (en) Process for making a dual bit memory device with isolated polysilicon floating gates
JP6718248B2 (en) Semiconductor device
KR100745030B1 (en) Flash memory device, method for manufacturing the same and driving method for the same
JP2005184028A (en) Nonvolatile storage element
KR20010072189A (en) Semiconductor device with a non-volatile memory
KR100482714B1 (en) Transistor, transistor array, semiconductor memory and method for manufacturing transistor array

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid