KR20070063372A - Method for manufacturing thin film transistor array panel - Google Patents

Abstract

A method for manufacturing a TFT(Thin Film Transistor) display panel is provided to prevent a low resistive metal line from being mechanically chemically damaged due to post processes by covering the low resistive metal line using a reflow process on a photoresist layer. A gate line is formed on a substrate(110). A gate insulating layer, an undoped amorphous silicon layer, a doped amorphous silicon layer and a conductive layer are sequentially deposited on the gate line. A photoresist pattern is formed on the conductive layer. The photoresist pattern includes a first portion(52a) and a second portion(54a). A conductor pattern is formed on the resultant structure by etching selectively a conductor using the photoresist pattern as an etch mask. A first reflow process is performed on the photoresist pattern.

Description

박막 트랜지스터 표시판의 제조 방법{METHOD FOR MANUFACTURING THIN FILM TRANSISTOR ARRAY PANEL}Method of manufacturing thin film transistor array panel {METHOD FOR MANUFACTURING THIN FILM TRANSISTOR ARRAY PANEL}

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.1 is a layout view of a thin film transistor array panel according to an exemplary embodiment of the present invention.

도 2 및 도 3은 각각 도 1의 박막 트랜지스터 표시판을 II-II 선 및 III-III 선을 따라 잘라 도시한 단면도이다.2 and 3 are cross-sectional views of the thin film transistor array panel of FIG. 1 taken along lines II-II and III-III, respectively.

도 4, 도 17 및 도 20은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이다.4, 17, and 20 are layout views sequentially illustrating a method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention.

도 5 및 도 6은 도 4의 박막 트랜지스터 표시판을 V-V 선 및 VI-VI 선을 따라 잘라 도시한 단면도이다.5 and 6 are cross-sectional views illustrating the thin film transistor array panel of FIG. 4 taken along lines V-V and VI-VI.

도 7 내지 도 16은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따라 차례로 도시한 단면도이다.7 to 16 are cross-sectional views sequentially shown according to a method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention.

도 18 및 도 19는 도 17의 박막 트랜지스터 표시판을 XVIII-XVIII 선 및 XIX-XIX 선을 따라 잘라 도시한 단면도이다.18 and 19 are cross-sectional views of the thin film transistor array panel of FIG. 17 taken along lines XVIII-XVIII and XIX-XIX.

도 21 및 도 22는 도 20의 박막 트랜지스터 표시판을 XXI-XXI 선 및 XXII-XXII 선을 따라 잘라 도시한 단면도이다.21 and 22 are cross-sectional views of the thin film transistor array panel of FIG. 20 taken along lines XXI-XXI and XXII-XXII.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

52,54: 감광막 패턴 83: 연결 다리52, 54: photosensitive film pattern 83: connecting bridge

110: 절연 기판 110: insulated substrate

121: 게이트선 124: 게이트 전극 121: gate line 124: gate electrode

131: 유지 전극선 133a, 133b: 유지 전극131: sustain electrode lines 133a and 133b: sustain electrode

140: 게이트 절연막 150: 진성 비정질 규소층140: gate insulating film 150: intrinsic amorphous silicon layer

154: 반도체 160: 불순물 비정질 규소층154: semiconductor 160: impurity amorphous silicon layer

171: 데이터선 173: 소스 전극171: data line 173: source electrode

175: 드레인 전극 180: 보호막175: drain electrode 180: protective film

191: 화소 전극 81, 82: 접촉 보조 부재191: pixel electrode 81, 82: contact auxiliary member

본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a thin film transistor array panel.

일반적으로 액정 표시 장치(liquid crystal display, LCD)나 유기 발광 표시 장치(organic light emitting diode display, OLED display), 전기 영동 표시 장치(electrophoretic display) 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기광학(electro-optical) 활성층을 포함한다. 액정 표시 장치의 경우 전기광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치의 경우 전기광학 활성층으로 유기 발광층을 포함한다.In general, a flat panel display device such as a liquid crystal display (LCD), an organic light emitting diode display (OLED display), an electrophoretic display, or the like, includes a plurality of pairs of field generating electrodes and And an electro-optical active layer interposed therebetween. In the case of the liquid crystal display, the liquid crystal layer is included as the electro-optical active layer, and in the case of the organic light emitting display, the organic light emitting layer is included as the electro-optical active layer.

한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가받고, 전기광학 활성층은 이 전기 신호를 광학 신호로 변환함으로 써 영상을 표시한다.One of the pair of field generating electrodes is typically connected to a switching element to receive an electrical signal, and the electro-optical active layer converts the electrical signal into an optical signal to display an image.

평판 표시 장치에서는 스위칭 소자로서 삼단자 소자인 박막 트랜지스터(thin film transistor, TFT)를 사용하며, 이 박막 트랜지스터를 제어하기 위한 주사 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 신호를 전달하는 데이터선(data line)이 평판 표시판(이하, '박막 트랜지스터 표시판'이라 함)에 구비된다.In the flat panel display device, a thin film transistor (TFT), which is a three-terminal element, is used as a switching element. A data line to be transmitted is provided on a flat panel display panel (hereinafter, referred to as a 'thin film transistor display panel').

한편, 액정 표시 장치 또는 유기 발광 표시 장치 등의 표시 장치의 면적이 점점 대형화됨에 따라, 게이트선 및 데이터선 또한 길어지고, 그에 따라 배선의 저항 또한 증가한다. 따라서 이러한 저항 증가에 의해 발생하는 신호 지연 등의 문제를 해결하기 위해서는 게이트선 및 데이터선을 비저항이 낮은 재료로 형성할 필요가 있다.On the other hand, as the area of a display device such as a liquid crystal display device or an organic light emitting display device becomes larger and larger, the gate line and the data line also become longer, thereby increasing the resistance of the wiring. Therefore, in order to solve problems such as signal delay caused by the increase in resistance, it is necessary to form the gate line and the data line with a material having a low specific resistance.

그러나 비저항이 낮은 재료는 일반적으로 내구성 및 내화학성이 약하여 외부의 자극 또는 화학 물질에 의해 쉽게 조각이 떨어져 나갈 수 있다. 특히 반도체와 접하고 있는 소스 전극 및 드레인 전극에서 떨어져 나온 금속 조각이 채널부에 잔류하여 박막 트랜지스터 특성에 영향을 미칠 수 있다. However, materials with low resistivity are generally poor in durability and chemical resistance and can be easily broken off by external stimuli or chemicals. In particular, metal fragments separated from the source electrode and the drain electrode in contact with the semiconductor may remain in the channel part and affect the thin film transistor characteristics.

따라서 본 발명이 이루고자 하는 기술적 과제는 이러한 문제점을 해결하기 위한 것으로서 금속 잔류물에 의한 오염을 줄이고 박막 트랜지스터 특성을 확보하는 것이다.Therefore, the technical problem to be achieved by the present invention is to solve this problem is to reduce the contamination by metal residues and to secure the thin film transistor characteristics.

상기한 기술적 과제를 달성하기 위한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트선을 형성하는 단계, 게이트선 위에 게이트 절연막, 도핑되지 않은 비정질 규소층, 도핑된 비정질 규소층 및 도전층을 적층하는 단계, 도전층 위에 제1 부분, 제1 부분보다 두꺼운 제2 부분을 포함하는 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 도전체를 식각하여 도전체 패턴을 형성하는 단계, 감광막 패턴을 1차 리플로우하는 단계, 1차 리플로우된 감광막 패턴을 마스크로 도핑된 비정질 규소층 및 도핑되지 않은 비정질 규소층을 식각하여 저항성 접촉 패턴 및 반도체를 형성하는 단계, 감광막 패턴의 제1 부분을 제거하여 도전체 패턴을 노출하는 단계, 노출된 도전체 패턴을 식각하여 데이터선 및 드레인 전극을 형성하는 단계, 감광막 패턴의 제2 부분을 마스크로 저항성 접촉 패턴을 식각하여 저항성 접촉 부재를 형성하는 단계, 감광막 패턴을 제거하는 단계, 데이터선 및 드레인 전극을 덮으며 드레인 전극을 노출하는 접촉구멍을 포함하는 보호막을 형성하는 단계, 그리고 보호막 위에 접촉구멍을 통해 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.According to one or more exemplary embodiments, a method of manufacturing a thin film transistor array panel includes: forming a gate line on a substrate, a gate insulating layer on the gate line, an undoped amorphous silicon layer, and a doped amorphous silicon layer. And laminating a conductive layer, forming a photoresist pattern including a first portion and a second portion thicker than the first portion on the conductive layer, and etching the conductor using the photoresist pattern as a mask to form a conductor pattern. Firstly reflowing the photoresist pattern, etching the doped amorphous silicon layer and the undoped amorphous silicon layer with the first reflowed photoresist pattern as a mask to form the ohmic contact pattern and the semiconductor, and forming the photoresist pattern. Exposing the conductor pattern by removing one portion, and etching the exposed conductor pattern to form a data line and a drain electrode. And etching the resistive contact pattern using the second portion of the photoresist pattern as a mask to form the resistive contact member, removing the photoresist pattern, and contact holes covering the data line and the drain electrode and exposing the drain electrode. Forming a passivation layer; and forming a pixel electrode connected to the drain electrode through the contact hole on the passivation layer.

1차 리플로우 단계 후 1차 리플로우 된 제1 부분은 도전체 패턴의 측면을 덮을 수 있다.After the first reflow step, the first reflowed first portion may cover the side surface of the conductor pattern.

데이터선 및 드레인 전극을 형성하는 단계 후, 감광막 패턴의 제2 부분을 2차 리플로우하는 단계를 더 포함할 수 있다.After forming the data line and the drain electrode, the method may further include secondary reflow of the second portion of the photoresist pattern.

2차 리플로우 단계 후 2차 리플로우 된 제2 부분은 데이터선 및 드레인 전극의 측면을 덮을 수 있다.After the second reflow step, the second reflowed second part may cover side surfaces of the data line and the drain electrode.

도전층은 구리 또는 구리 합금, 알루미늄 또는 알루미늄 합금, 은 또는 은 합금 중 적어도 하나일 수 있다.The conductive layer may be at least one of copper or a copper alloy, aluminum or an aluminum alloy, silver or a silver alloy.

감광막 패턴을 1차 리플로우하는 단계 및 2차 리플로우하는 단계는 100℃ 내지 200℃에서 진행할 수 있다.The first reflowing step and the second reflowing step of the photoresist pattern may be performed at 100 ° C to 200 ° C.

감광막 패턴은 알칼리 가용성 수지, 그리고 화학식 (I)의 발라스트(balast) 구조The photoresist pattern is an alkali-soluble resin and a ballast structure of formula (I).

(여기서, R₁과 R₂는 알킬기이며, R₁과 R₂는 서로 같거나 다를 수 있다)를 가지는 감광성 화합물을 포함할 수 있다.Where R ₁ and R ₂ are alkyl groups, and R ₁ and R ₂ may be the same or different from each other.

감광성 화합물은 디아지드계 화합물일 수 있다.The photosensitive compound may be a diazide compound.

감광막 패턴은 내열성 조절 첨가제를 더 포함할 수 있다.The photoresist pattern may further include a heat resistance control additive.

내열성 조절 첨가제는 화학식 (II)의 제1 화합물The heat resistance controlling additive is the first compound of formula (II)

(여기서, R은 메틸기, 에틸기, 프로필기이다) 및 화학식 (III)의 제2 화합물 Wherein R is a methyl group, an ethyl group, a propyl group, and a second compound of formula (III)

(여기서, R₁은 메틸기, 에틸기, 프로필기, 부틸기, 펜틸기, 헥실기이고, R₂는 수소(H) 또는 메틸기이다) 중 적어도 하나를 함유할 수 있다.Wherein R ₁ is a methyl group, an ethyl group, a propyl group, a butyl group, a pentyl group, a hexyl group, and R ₂ is hydrogen (H) or a methyl group.

내열성 조절 첨가제는 평균 분자량이 200 내지 400일 수 있다.The heat resistance controlling additive may have an average molecular weight of 200 to 400.

감광막 패턴은 5 내지 30중량%의 알칼리 가용성 수지, 2 내지 10중량%의 감광성 화합물, 0.5 내지 3중량%의 내열성 조절 첨가제 및 잔량의 용제를 포함할 수 있다.The photoresist pattern may include 5 to 30% by weight of alkali-soluble resin, 2 to 10% by weight of the photosensitive compound, 0.5 to 3% by weight of heat resistance control additive, and the remaining amount of solvent.

알칼리 가용성 수지는 메타(m)-크레졸과 파라(p)-크레졸이 함유되어 있으며 평균 분자량이 2,000 내지 5,000인 노볼락 수지일 수 있다.Alkali-soluble resins may be novolac resins containing meta (m) -cresol and para (p) -cresol and having an average molecular weight of 2,000 to 5,000.

감광막 패턴을 제거하는 단계는, 5 내지 20중량%의 알코올아민, 40 내지 70중량%의 글리콜에테르, 20 내지 40중량%의 N-메틸피롤리돈 및 0.2 내지 6중량%의 킬레이트제를 포함하는 감광막 제거제로 제거할 수 있다.Removing the photoresist pattern includes 5 to 20 wt% alcohol amine, 40 to 70 wt% glycol ether, 20 to 40 wt% N-methylpyrrolidone and 0.2 to 6 wt% chelating agent. Can be removed with a photoresist remover.

알코올아민은 모노이소프로판올아민 및 N-모노에탄올아민으로 이루어진 군으로부터 선택되는 적어도 하나의 화합물일 수 있다.The alcoholamine may be at least one compound selected from the group consisting of monoisopropanolamine and N-monoethanolamine.

알코올아민은 N-모노에탄올아민이며 글리콜에테르는 부틸디글리콜일 수 있다.The alcoholamine may be N-monoethanolamine and the glycol ether may be butyldiglycol.

글리콘에테르는 카르비톨, 메틸디글리콜 및 부틸디글리콜로 이루어진 군으로부터 선택되는 적어도 하나의 화합물일 수 있다.Glyconether may be at least one compound selected from the group consisting of carbitol, methyldiglycol and butyldiglycol.

킬레이트제는 메틸겔레이트 및 하이드록실에틸피페라산 중에서 선택되는 적어도 하나를 포함할 수 있다.The chelating agent may comprise at least one selected from methyl gelate and hydroxylethyl piperaic acid.

메틸겔레이트 및 하이드록실에틸피페라산은 동일한 비율로 포함할 수 있다. Methyl gelate and hydroxylethyl piperaic acid may be included in the same proportions.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right over" but also when there is another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

먼저, 도 1 내지 도 3을 참고로 하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.First, a thin film transistor array panel according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 to 3.

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2 및 도 3은 각각 도 1의 박막 트랜지스터 표시판을 II-II 선 및 III-III 선을 따라 잘라 도시한 단면도이다.1 is a layout view of a thin film transistor array panel according to an exemplary embodiment of the present invention, and FIGS. 2 and 3 are cross-sectional views illustrating the thin film transistor array panel of FIG. 1 taken along lines II-II and III-III, respectively.

투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121) 및 복수의 유지 전극선(storage electrode line)(131)이 형성되어 있다.A plurality of gate lines 121 and a plurality of storage electrode lines 131 are formed on an insulating substrate 110 made of transparent glass or plastic.

게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 아래로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 이와 직접 연결될 수 있다.The gate line 121 transmits a gate signal and mainly extends in a horizontal direction. Each gate line 121 includes a plurality of gate electrodes 124 protruding downward and an end portion 129 having a large area for connection with another layer or an external driving circuit. A gate driving circuit (not shown) for generating a gate signal may be mounted on a flexible printed circuit film (not shown) attached to the substrate 110 or directly mounted on the substrate 110, It may be integrated into the substrate 110. When the gate driving circuit is integrated on the substrate 110, the gate line 121 may extend to be directly connected to the gate driving circuit.

유지 전극선(131)은 소정의 전압을 인가 받으며, 게이트선(121)과 거의 나란하게 뻗은 줄기선과 이로부터 갈라진 복수 쌍의 유지 전극(133a, 133b)을 포함한다. 유지 전극선(131) 각각은 인접한 두 게이트선(121) 사이에 위치하며 줄기선은 두 게이트선(121) 중 아래쪽에 가깝다. 유지 전극(133a, 133b) 각각은 줄기선과 연결된 고정단과 그 반대쪽의 자유단을 가지고 있다. 한 쪽 유지 전극(133a)의 고정단은 면적이 넓으며, 그 자유단은 직선 부분과 굽은 부분의 두 갈래로 갈라진다. 그러나 유지 전극선(131)의 모양 및 배치는 여러 가지로 변형될 수 있다.The storage electrode line 131 receives a predetermined voltage, and includes a stem line extending substantially in parallel with the gate line 121 and a plurality of pairs of storage electrodes 133a and 133b separated therefrom. Each of the storage electrode lines 131 is positioned between two adjacent gate lines 121, and the stem line is closer to the lower side of the two gate lines 121. Each of the sustain electrodes 133a and 133b has a fixed end connected to the stem line and a free end opposite thereto. The fixed end of one sustain electrode 133a has a large area, and its free end is divided into two parts, a straight part and a bent part. However, the shape and arrangement of the storage electrode line 131 may be modified in various ways.

게이트선(121) 및 유지 전극선(131)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속 따위의 저저항성 도전체로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구 리 계열 금속 등으로 만들어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 등으로 만들어진다. 이러한 조합의 좋은 예로는 몰리브덴 하부막과 구리 (합금) 상부막 및 알루미늄 (합금) 하부막과 몰리브덴 (합금) 상부막을 들 수 있다. 그러나 게이트선(121) 및 유지 전극선(131)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.The gate line 121 and the storage electrode line 131 may be formed of aluminum-based metal such as aluminum (Al) or aluminum alloy, silver-based metal such as silver (Ag) or silver alloy, or copper-based metal such as copper (Cu) or copper alloy. It can be made of a resistive conductor. However, they may have a multilayer structure including two conductive films (not shown) having different physical properties. One of the conductive films is made of a low resistivity metal such as aluminum-based metal, silver-based metal, or copper-based metal to reduce signal delay or voltage drop. In contrast, other conductive films are made of other materials, particularly materials having excellent physical, chemical, and electrical contact properties with indium tin oxide (ITO) and indium zinc oxide (IZO), such as molybdenum-based metals, chromium, tantalum, and titanium. Examples of such a combination include a molybdenum bottom film, a copper (alloy) top film, and an aluminum (alloy) bottom film and a molybdenum (alloy) top film. However, the gate line 121 and the storage electrode line 131 may be made of various other metals or conductors.

게이트선(121) 및 유지 전극선(131)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30° 내지 약 80° 인 것이 바람직하다.Side surfaces of the gate line 121 and the storage electrode line 131 are inclined with respect to the surface of the substrate 110, and the inclination angle is preferably about 30 ° to about 80 °.

게이트선(121) 및 유지 전극선(131) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.A gate insulating layer 140 made of silicon nitride (SiNx) or silicon oxide (SiOx) is formed on the gate line 121 and the storage electrode line 131.

게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 만들어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)(154)를 포함한다. 선형 반도체(151)는 게이트선(121) 및 유지 전극선(131) 부근에서 너비가 넓어져 이들을 폭넓게 덮고 있다.A plurality of linear semiconductors 151 made of hydrogenated amorphous silicon (amorphous silicon is abbreviated a-Si) and the like are formed on the gate insulating layer 140. The linear semiconductor 151 mainly extends in the longitudinal direction and includes a plurality of projections 154 extending toward the gate electrode 124. The linear semiconductor 151 has a wider width in the vicinity of the gate line 121 and the storage electrode line 131 and covers them widely.

반도체(151) 위에는 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 저항성 접촉 부재(161, 165)는 인(P) 따위 의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 배치되어 있다.A plurality of linear and island ohmic contacts 161 and 165 are formed on the semiconductor 151. The ohmic contacts 161 and 165 may be made of a material such as n + hydrogenated amorphous silicon in which n-type impurities such as phosphorus (P) are heavily doped, or may be made of silicide. The linear ohmic contact 161 has a plurality of protrusions 163, and the protrusion 163 and the island-type ohmic contact 165 are paired and disposed on the protrusion 154 of the semiconductor 151.

반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110) 면에 대하여 경사져 있으며 경사각은 30° 내지 80° 정도이다.Side surfaces of the semiconductor 151 and the ohmic contacts 161 and 165 are also inclined with respect to the surface of the substrate 110, and the inclination angle is about 30 ° to 80 °.

저항성 접촉 부재(161, 165) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.A plurality of data lines 171 and a plurality of drain electrodes 175 are formed on the ohmic contacts 161 and 165.

데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 또한 유지 전극선(131)과 교차하며 인접한 유지 전극(133a, 133b) 집합 사이에 형성된다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 데이터 구동 회로가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 이와 직접 연결될 수 있다.The data line 171 transmits a data signal and mainly extends in the vertical direction to cross the gate line 121. Each data line 171 also crosses the storage electrode line 131 and is formed between a set of adjacent storage electrodes 133a and 133b. Each data line 171 includes a plurality of source electrodes 173 extending toward the gate electrode 124 and an end portion 179 having a large area for connection with another layer or an external driving circuit. A data driving circuit (not shown) for generating a data signal is mounted on a flexible printed circuit film (not shown) attached to the substrate 110, directly mounted on the substrate 110, or integrated in the substrate 110. Can be. When the data driving circuit is integrated on the substrate 110, the data line 171 may be extended to be directly connected to the data driving circuit.

드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다. 각 드레인 전극(175)은 면적이 넓은 한 쪽 끝 부분과 막대형인 다른 쪽 끝 부분을 가지고 있다. 넓은 끝 부분은 유지 전극선 (131)과 중첩하며, 막대형 끝 부분은 구부러진 소스 전극(173)으로 일부 둘러싸여 있다.The drain electrode 175 is separated from the data line 171 and faces the source electrode 173 with respect to the gate electrode 124. Each drain electrode 175 has one end portion having a large area and the other end portion having a rod shape. The wide end portion overlaps the storage electrode line 131, and the rod-shaped end portion is partially surrounded by the bent source electrode 173.

하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.One gate electrode 124, one source electrode 173, and one drain electrode 175 together with the protrusion 154 of the semiconductor 151 form one thin film transistor (TFT). A channel of the transistor is formed in the protrusion 154 between the source electrode 173 and the drain electrode 175.

데이터선(171) 및 드레인 전극(175)은 하부막(171p, 175p), 중간막(171q, 175q) 및 상부막(171r, 175r)을 포함하는 삼중막 구조를 가진다. 하부막(171p, 175p)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지고, 중간막(171q, 175q)은 비저항이 낮은 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어지며, 상부막(171r, 175r)은 ITO나 IZO와의 접촉 특성이 우수한 내화성 금속 또는 이들의 합금으로 만들어진다. 이러한 삼중막 구조의 예로는 몰리브덴(합금) 하부막과 알루미늄(합금) 중간막과 몰리브덴(합금) 상부막을 들 수 있다.The data line 171 and the drain electrode 175 have a triple layer structure including a lower layer 171p and 175p, an intermediate layer 171q and 175q, and an upper layer 171r and 175r. The lower layers 171p and 175p are made of refractory metals such as molybdenum, chromium, tantalum and titanium, or alloys thereof, and the intermediate layers 171q and 175q are made of low resistivity aluminum based metals, silver based metals, and copper based The upper films 171r and 175r are made of a refractory metal or an alloy thereof having excellent contact properties with ITO or IZO. Examples of such a triple film structure include a molybdenum (alloy) lower film, an aluminum (alloy) interlayer, and a molybdenum (alloy) upper film.

데이터선(171)과 드레인 전극은 내화성 금속 하부막(도시하지 않음)과 저저항 상부막(도시하지 않음)을 포함하는 이중막 구조나 앞서 언급한 여러 물질들로 만들어진 단일막 구조를 가질 수 있다. 이중막 구조의 예로는 크롬 또는 몰리브덴(합금) 하부막과 알루미늄(합금) 상부막을 들 수 있다. 그러나 데이터선(171)과 드레인 전극(175)은 이외에도 여러가지 다양한 금속 또는 도전체로 만들어질 수 있다.The data line 171 and the drain electrode may have a double layer structure including a refractory metal lower layer (not shown) and a low resistance upper layer (not shown) or a single layer structure made of the aforementioned materials. . Examples of the double film structure include a chromium or molybdenum (alloy) bottom film and an aluminum (alloy) top film. However, the data line 171 and the drain electrode 175 may be made of various metals or conductors.

도 2 및 도 3에서 소스 전극(173) 및 끝 부분(179)을 포함하는 데이터선(171)과 드레인 전극(175)에 대하여 하부막은 영문자 P를, 중간막은 영문자 q를, 상부막은 영문자 r을 도면 부호에 덧붙여 표기하였다.2 and 3, for the data line 171 and the drain electrode 175 including the source electrode 173 and the end portion 179, the lower layer has the alphabet letter P, the middle layer has the alphabet letter q, and the upper layer has the alphabet letter r. In addition to the reference numerals.

데이터선(171) 및 드레인 전극(175) 또한 그 측면이 기판(110) 면에 대하여 30° 내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.The side of the data line 171 and the drain electrode 175 may also be inclined at an inclination angle of about 30 ° to about 80 ° with respect to the surface of the substrate 110.

저항성 접촉 부재(161, 165)는 그 아래의 반도체(151)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다.The ohmic contacts 161 and 165 exist only between the semiconductor 151 below and the data line 171 and the drain electrode 175 thereon, and lower the contact resistance therebetween.

반도체(151)는 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉층(161, 165)과 실질적으로 동일한 평면 형태를 가지고 있다. 즉, 선형 반도체(151)는 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉층(161, 163, 165)의 아래에 모두 형성되어 있으며, 소스 전극(173)과 드레인 전극(175) 사이에는 노출되어 있다. The semiconductor 151 has a planar shape substantially the same as the data line 171, the drain electrode 175, and the ohmic contact layers 161 and 165, except for the protrusion 154 where the thin film transistor is located. That is, the linear semiconductor 151 is formed under both the data line 171 and the drain electrode 175 and the ohmic contact layers 161, 163, and 165 thereunder, and the source electrode 173 and the drain electrode ( 175).

데이터선(171), 드레인 전극(175) 및 노출된 반도체(154) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다.A passivation layer 180 is formed on the data line 171, the drain electrode 175, and the exposed semiconductor 154.

보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다. 유기 절연물과 저유전율 절연물의 유전 상수는 4.0 이하인 것이 바람직하며 저유전율 절연물의 예로는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등을 들 수 있다. 유기 절연물 중 감광성(photosensitivity)을 가지는 것 으로 보호막(180)을 만들 수도 있으며, 보호막(180)의 표면은 평탄할 수 있다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(151) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.The passivation layer 180 is made of an inorganic insulator such as silicon nitride or silicon oxide, an organic insulator, or a low dielectric insulator. The dielectric constant of the organic insulator and the low dielectric insulator is preferably 4.0 or less. Examples of the low dielectric insulator include a-Si: C: O and a-Si: O formed by plasma enhanced chemical vapor deposition (PECVD). : F, etc. can be mentioned. The passivation layer 180 may be formed by having photosensitivity among the organic insulators, and the surface of the passivation layer 180 may be flat. However, the passivation layer 180 may have a double layer structure of the lower inorganic layer and the upper organic layer so as not to damage the exposed portion of the semiconductor 151 while maintaining excellent insulating properties of the organic layer.

보호막(180)에는 데이터선(171)의 끝 부분(179)과 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181), 유지 전극(133a, 133b)의 고정단 부근 또는 자유단의 유지 전극선(131) 일부를 드러내는 복수의 접촉 구멍(183a, 183b)이 형성되어 있다.In the passivation layer 180, a plurality of contact holes 182 and 185 exposing the end portion 179 and the drain electrode 175 of the data line 171 are formed, respectively, and the passivation layer 180 and the gate insulating layer are formed. The plurality of contact holes 181 exposing the end portion 129 of the gate line 121 and a plurality of exposing portions of the sustain electrode line 131 near the fixed end of the sustain electrodes 133a and 133b or the free end are formed in the 140. Contact holes 183a and 183b are formed.

보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191), 복수의 연결 다리(overpass)(83) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.A plurality of pixel electrodes 191, a plurality of overpasses 83, and a plurality of contact assistants 81 and 82 are formed on the passivation layer 180. These may be made of a transparent conductive material such as ITO or IZO or a reflective metal such as aluminum, silver or an alloy thereof.

화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프(turn- off)된 후에도 인가된 전압을 유지한다.The pixel electrode 191 is physically and electrically connected to the drain electrode 175 through the contact hole 185 and receives a data voltage from the drain electrode 175. The pixel electrode 191 to which the data voltage is applied has a liquid crystal between the two electrodes by generating an electric field together with a common electrode (not shown) of another display panel (not shown) to which a common voltage is applied. The direction of the liquid crystal molecules in the layer (not shown) is determined. The pixel electrode 191 and the common electrode form a capacitor (hereinafter, referred to as a "liquid crystal capacitor") to maintain an applied voltage even after the thin film transistor is turned off.

화소 전극(191)은 유지 전극(133a, 133b)을 비롯한 유지 전극선(131)과 중첩한다. 화소 전극(191) 및 이와 전기적으로 연결된 드레인 전극(171)이 유지 전극선(131)과 중첩하여 이루는 축전기를 유지 축전기(storage capacitor)라 하며, 유지 축전기는 액정 축전기의 전압 유지 능력을 강화한다.The pixel electrode 191 overlaps the storage electrode line 131 including the storage electrodes 133a and 133b. A capacitor formed by the pixel electrode 191 and the drain electrode 171 electrically connected to the pixel electrode 191 overlapping the storage electrode line 131 is called a storage capacitor, and the storage capacitor enhances the voltage holding capability of the liquid crystal capacitor.

접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 데이터선(171) 및 게이트선(121)의 끝 부분(179, 129)과 외부 장치와의 접착성을 보완하고 이들을 보호한다.The contact auxiliary members 81 and 82 are connected to the end portion 129 of the gate line 121 and the end portion 179 of the data line 171 through the contact holes 181 and 182, respectively. The contact auxiliary members 81 and 82 compensate for and protect the adhesion between the end portions 179 and 129 of the data line 171 and the gate line 121 and the external device.

연결 다리(83)는 게이트선(121)을 가로지르며, 게이트선(121)을 사이에 두고 반대쪽에 위치하는 한 쌍의 접촉 구멍(183a, 183b)을 통하여 유지 전극선(131)의 노출된 부분과 유지 전극(133b) 자유단의 노출된 끝 부분에 연결되어 있다. 유지 전극(133a, 133b)을 비롯한 유지 전극선(131)은 연결 다리(83)와 함께 게이트선(121)이나 데이터선(171) 또는 박막 트랜지스터의 결함을 수리하는데 사용할 수 있다. The connecting leg 83 crosses the gate line 121, and exposes the exposed portion of the storage electrode line 131 through a pair of contact holes 183a and 183b positioned opposite to each other with the gate line 121 interposed therebetween. The sustain electrode 133b is connected to the exposed end of the free end. The storage electrode lines 131 including the storage electrodes 133a and 133b may be used together with the connection legs 83 to repair defects in the gate line 121, the data line 171, or the thin film transistor.

그러면, 도 1 내지 도 3에 도시한 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 4 내지 도 22를 참조하여 상세하게 설명한다.Next, a method of manufacturing the thin film transistor array panel shown in FIGS. 1 to 3 will be described in detail with reference to FIGS. 4 to 22.

도 4, 도 17 및 도 20은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이고, 도 5 및 도 6은 도 4의 박막 트랜지스터 표시판을 V-V 선 및 VI-VI 선을 따라 잘라 도시한 단면도이고, 도 7 내지 도 16은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따라 차례로 도시한 단면도이고, 도 18 및 도 19는 도 17의 박막 트랜지스터 표시판을 XVIII-XVIII 선 및 XIX-XIX 선을 따라 잘라 도시한 단면도이고, 도 21 및 도 22는 도 20의 박막 트랜지스터 표시판을 XXI-XXI 선 및 XXII-XXII 선을 따라 잘라 도시한 단면도이다.4, 17, and 20 are layout views sequentially illustrating a method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention, and FIGS. 5 and 6 show the thin film transistor array panel of FIG. 4 as a VV line and a VI-VI line. 7 to 16 are cross-sectional views sequentially showing according to a method of manufacturing a thin film transistor array panel according to an exemplary embodiment of the present invention, and FIGS. 18 and 19 are XVIII views of the thin film transistor array panel of FIG. 17. FIG. 21 and FIG. 22 are cross-sectional views of the thin film transistor array panel of FIG. 20 taken along the XXI-XXI line and the XXII-XXII line.

먼저, 도 4 내지 도 6에 도시한 바와 같이, 투명 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 구리로 만들어진 도전층을 형성한 후 습식 식각(wet etching)하여 게이트 전극(124) 및 끝 부분(129)을 포함하는 복수의 게이트선(121)과 유지 전극(133a, 133b)을 포함하는 복수의 유지 전극선(131)을 형성한다.First, as shown in FIGS. 4 to 6, a conductive layer made of copper is formed on an insulating substrate 110 made of transparent glass or plastic, and then wet etching to wet the gate electrode 124 and the end portion. A plurality of gate lines 121 including 129 and a plurality of storage electrode lines 131 including sustain electrodes 133a and 133b are formed.

이어서, 도 7 및 도 8에 도시한 바와 같이, 게이트선(121) 및 유지 전극선(131) 위에 질화규소(SiNx) 따위로 만들어진 게이트 절연막(140), 불순물이 도핑되지 않은 진성 비정질 규소(a-Si)층(150) 및 불순물이 도핑된 비정질 규소(n+ a-Si)층(160)을 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD) 방법으로 형성한다. 진성 비정질 규소층(150)은 수소화 비정질 규소(hydrogenated amorphous silicon) 등으로 형성하며 불순물이 도핑된 비정질 규소층(160)은 인(P) 등의 n형 불순물이 고농도로 도핑된 비정질 규소 또는 실리사이드로 형성한다. Subsequently, as shown in FIGS. 7 and 8, the gate insulating layer 140 made of silicon nitride (SiNx) on the gate line 121 and the storage electrode line 131, and intrinsic amorphous silicon (a-Si) doped with impurities. A layer 150 and an amorphous silicon (n + a-Si) layer 160 doped with impurities are formed by a plasma enhanced chemical vapor deposition (PECVD) method. The intrinsic amorphous silicon layer 150 is formed of hydrogenated amorphous silicon, and the like, and the doped amorphous silicon layer 160 is made of amorphous silicon or silicide doped with a high concentration of n-type impurities such as phosphorus (P). Form.

연속적으로, 불순물이 도핑된 비정질 규소층(160) 위에 몰리브덴(Mo), 알루미늄(Al), 몰리브덴(Mo)을 적층하여 삼중막(170p, 170q, 170r)으로 이루어진 데이터 도전층(170)을 형성한다.Subsequently, molybdenum (Mo), aluminum (Al), and molybdenum (Mo) are stacked on the amorphous silicon layer 160 doped with impurities to form a data conductive layer 170 including triple layers 170p, 170q, and 170r. do.

다음, 데이터 층(170) 위에 감광막을 도포한다. Next, a photoresist film is coated on the data layer 170.

감광막은 내열성이 낮으며 리플로우(reflow) 특성이 우수한 감광성 조성물로 만들어진다. 이와 같은 감광성 조성물에 대하여 예시적으로 설명한다.The photoresist film is made of a photosensitive composition having low heat resistance and excellent reflow characteristics. Such a photosensitive composition is demonstrated illustratively.

본 실시예에 적용할 수 있는 감광성 조성물은 알칼리 가용성 수지 및 발라스트(balast) 구조를 가지는 감광성 화합물을 포함한다.The photosensitive composition which can be applied to this embodiment includes an alkali-soluble resin and a photosensitive compound having a ballast structure.

알칼리 가용성 수지로는, 대표적으로 노볼락 수지(novolac resin)를 들 수 있다. As an alkali-soluble resin, a novolak resin is typically mentioned.

노볼락 수지는 일반적으로 산촉매(acid catalyst)의 존재 하에 페놀 단량체(phenol monomer)와 알데히드(aldehyde) 화합물을 반응시켜 얻어진 고분자 중합체이다.Novolak resins are generally polymer polymers obtained by reacting phenol monomers and aldehyde compounds in the presence of an acid catalyst.

여기서, 페놀 단량체로는 메타(m)-크레졸과 파라(p)-크레졸을 특정 비율로 합성하여 이용할 수 있으며, Here, as the phenol monomer, meta (m) -cresol and para (p) -cresol may be synthesized at a specific ratio,

알데히드 화합물로는 포름알데히드, p-포름알데히드, 벤즈알데히드, 니트로벤즈알데히드, 아세트알데히드 등에서 선택된 1종 또는 2종 이상을 혼합하여 사용할 수 있다. 또한, 상기 페놀 단량체와 알데히드 화합물의 반응시 첨가되는 산촉매(acidic catalyst)는, 예컨대 염산, 질산, 황산, 개미산 또는 옥살산 등에서 선택될 수 있다.As the aldehyde compound, one or two or more selected from formaldehyde, p-formaldehyde, benzaldehyde, nitrobenzaldehyde, acetaldehyde, and the like can be used. In addition, an acidic catalyst added during the reaction of the phenol monomer with the aldehyde compound may be selected from, for example, hydrochloric acid, nitric acid, sulfuric acid, formic acid or oxalic acid.

본 실시예에 적용하기 적합한 노볼락 수지의 평균 분자량은 약 2,000 내지 5,000이다. 평균 분자량이 2,000보다 낮은 경우 감도가 낮아져 미세 패턴을 형성하기 어렵고, 5,000을 초과하는 경우 감광막의 리플로우 특성이 낮아지고 다른 막과의 접착성이 약해질 수 있다.The average molecular weight of the novolak resin suitable for application in this example is about 2,000 to 5,000. When the average molecular weight is less than 2,000, the sensitivity is low, making it difficult to form a fine pattern. When the average molecular weight is more than 5,000, the reflow characteristic of the photosensitive film may be lowered and the adhesion with other films may be weakened.

알칼리 가용성 수지는 감광성 조성물의 총 함량에 대하여 5 내지 30중량%로 함유되는 것이 바람직하다.The alkali-soluble resin is preferably contained in 5 to 30% by weight relative to the total content of the photosensitive composition.

감광성 화합물은 노광시 빛에 반응하여 광화학 반응(photochemical reaction)을 일으키는 화합물이다.The photosensitive compound is a compound that reacts to light upon exposure to cause a photochemical reaction.

본 실시예에서는 광화학 반응과 함께 감광막의 유동성을 증가시킬 수 있는 감광성 화합물로서, 화학식 (I)의 발라스트(ballast) 구조In this embodiment, as a photosensitive compound that can increase the fluidity of the photosensitive film together with the photochemical reaction, a ballast structure of formula (I)

(여기서, R₁과 R₂는 알킬기이며, R₁과 R₂는 서로 같거나 다를 수 있다)(Wherein R ₁ and R ₂ are alkyl groups and R ₁ and R ₂ may be the same or different)

를 가지는 화합물을 사용한다.Use a compound having a.

발라스트 구조는 상기 구조식에서 보는 바와 같이 다수의 벤젠 고리 사이에 알킬기(alkyl group)가 연결되어 있기 때문에 화합물에 유연성을 부여하고 감광성 조성물의 유동성을 증가시킬 수 있다.The ballast structure can impart flexibility to the compound and increase the fluidity of the photosensitive composition because alkyl groups are connected between a plurality of benzene rings as shown in the structural formula.

또한, 상기 발라스트 구조의 히드록시기(hydroxy group, -OH)에 예컨대 퀴논디아지드(quinone diazide)와 같은 디아지드계 화합물이 결합되어 감광 특성을 나타낼 수 있다.In addition, a diazide compound such as, for example, quinone diazide may be bonded to the hydroxy group (-OH) of the ballast structure to exhibit photosensitive characteristics.

발라스트 구조에 디아지드 화합물이 결합되어 있는 화합물로는, 예컨대 2,2'-메틸렌비스[6-[(2-히드록시-5-메틸페닐)메틸]-4-메틸-1,2-나프토퀴논디아지드-5-설포네이트(2,2'-methylene bis[6-[(2-hydroxy-5-methyl phenyl)methyl]-4- methyl-1,2-naphtoquinonediazide-5-sulfonate)를 들 수 있다.Examples of the compound in which the diazide compound is bonded to the ballast structure include 2,2'-methylenebis [6-[(2-hydroxy-5-methylphenyl) methyl] -4-methyl-1,2-naphthoquinone Diazide-5-sulfonate (2,2'-methylene bis [6-[(2-hydroxy-5-methyl phenyl) methyl] -4-methyl-1,2-naphtoquinonediazide-5-sulfonate) .

감광성 화합물은 감광성 조성물의 총 함량에 대하여 2 내지 10중량%로 함유될 수 있다. 감광성 화합물이 2중량% 미만으로 함유되는 경우 노광시 감응 속도가 저하되고, 10중량%를 초과하여 함유되는 경우 감응 속도가 급격하게 증가하여 양호한 프로파일로 형성되지 않는다.The photosensitive compound may be contained in an amount of 2 to 10% by weight based on the total content of the photosensitive composition. When the photosensitive compound is contained in less than 2% by weight, the rate of exposure decreases during exposure, and when it exceeds 10% by weight, the rate of increase rapidly increases and does not form a good profile.

또한, 본 발명은 감광막의 내열성을 감소시키기 위하여 내열성 조절 첨가제를 포함할 수 있다. In addition, the present invention may include a heat resistance control additive to reduce the heat resistance of the photosensitive film.

내열성 조절 첨가제란, 감광성 조성물의 내열성을 감소시켜 원래의 리플로우 온도보다 낮은 온도에서 리플로우될 수 있도록 첨가하는 화합물이다. The heat resistance controlling additive is a compound added to reduce the heat resistance of the photosensitive composition so that it can be reflowed at a temperature lower than the original reflow temperature.

내열성 조절 첨가제로는, 화학식 (II)로 표현되는 제1 비스페놀(bisphenol)계 화합물As the heat resistance regulating additive, a first bisphenol-based compound represented by the formula (II)

(여기서, R은 메틸기, 에틸기, 프로필기이다)(Where R is a methyl group, an ethyl group, or a propyl group)

또는 화학식 (III)으로 표현되는 제2 비스페놀계 화합물Or a second bisphenol compound represented by the formula (III)

(여기서, R₁은 메틸기, 에틸기, 프로필기, 부틸기, 펜틸기, 헥실기이고, R₂는 수소(H) 또는 메틸기이다)(Wherein R ₁ is a methyl group, ethyl group, propyl group, butyl group, pentyl group, hexyl group, and R ₂ is hydrogen (H) or methyl group)

을 들 수 있다.Can be mentioned.

내열성 조절 첨가제는 감광성 조성물의 총 함량에 대하여 0.5 내지 3중량%로 함유될 수 있다. The heat resistance regulating additive may be contained in 0.5 to 3% by weight based on the total content of the photosensitive composition.

감광성 조성물은, 상기 성분 외에, 필요에 따라 가소제(plasticizers), 안정제(stabilizers) 또는 계면활성제(surfactant)와 같은 다른 첨가제를 더 포함할 수도 있다.In addition to the above components, the photosensitive composition may further include other additives, such as plasticizers, stabilizers or surfactants, as necessary.

알칼리 가용성 수지, 감광성 화합물 및 각종 첨가제는 유기 용매로 용해된 용액 형태로 사용된다. 유기 용매로는, 예컨대 에틸아세테이트(ethyl acetate), 부틸아세테이트(butyl acetate), 디에틸렌글리콜디메틸에테르(diethylene glycol dimethyl ether), 디에틸렌글리콜디메틸에틸에테르(diethylene glycol dimethyl ethyl ether), 메틸메톡시프로피온산(methyl methoxy propionate), 에틸에톡시프로피온산(ethyl ethoxy propionate), 에틸락트산(ethyl lactate), 프로필렌글리콜메틸에테르아세테이트(propylene glycol methyl ether acetate), 프로필렌글리콜메틸에테르(propylene glycol methyl ether), 프로필렌글리콜프로필에테르(propylene glycol propyl ether), 메틸셀로솔브아세테이트(methyl cellosolve acetate), 에틸셀로솔브아세테이트(ethyl cellosolve acetate), 디에틸렌글리콜메틸아세테이트(diethylene glycol methyl acetate), 디에틸렌글리콜에틸아세테이트(diethylene glycol ethyl acetate), 아세톤(acetone), 메틸이소부틸케톤(methyl isobutyl ketone), 시클로헥사논(cyclohexanone), 디메틸포름아미드(dimethyl formamide), N,N-디메틸아세트아미드(N,N-dimethyl acetamide), N-메틸-2-피롤리돈(N-methyl-2- pyrolidone), γ-부티로락톤(γ-butyrolactone), 디에틸에테르(diethyl ether), 에틸렌글리콜디메틸에테르(ethylene glycol dimethyl ether), 디글라임(diglyme), 테트라히드로퓨란(tetrahydrofurane), 메탄올(methanol), 에탄올(ethanol), 프로판올(propanol), 이소프로판올(isopropanol), 메틸셀로솔브(methyl cellosolve), 에틸셀로솔브(ethyl cellosolve), 디에틸렌글리콜메틸에테르(diethylene glycol methyl ether), 디에틸렌글리콜에틸에테르(diethylene glycol ethyl ether), 디프로필렌글리콜메틸에테르(dipropylene glycol methyl ether), 톨루엔(toluene), 크실렌(xylene), 헥산(hexane), 헵탄(heptane), 옥탄(octane) 등에서 선택될 수 있다. Alkali-soluble resins, photosensitive compounds and various additives are used in the form of solutions dissolved in organic solvents. Examples of the organic solvent include ethyl acetate, butyl acetate, diethylene glycol dimethyl ether, diethylene glycol dimethyl ethyl ether, and methyl methoxy propionic acid. (methyl methoxy propionate), ethyl ethoxy propionate, ethyl lactate, propylene glycol methyl ether acetate, propylene glycol methyl ether, propylene glycol propyl Ether (propylene glycol propyl ether), methyl cellosolve acetate (ethyl cellosolve acetate), ethyl cellosolve acetate (ethyl cellosolve acetate), diethylene glycol methyl acetate, diethylene glycol ethyl acetate (diethylene glycol ethyl acetate, acetone, methyl isobutyl ketone, Cyclohexanone, dimethyl formamide, N, N-dimethyl acetamide, N-methyl-2-pyrrolidone, γ-butyrolactone, diethyl ether, ethylene glycol dimethyl ether, diglyme, tetrahydrofurane, methanol, ethanol ( ethanol, propanol, isopropanol, methyl cellosolve, ethyl cellosolve, diethylene glycol methyl ether, diethylene glycol ethyl ether glycol ethyl ether), dipropylene glycol methyl ether (dipropylene glycol methyl ether), toluene (toluene), xylene (xylene), hexane (hexane), heptane (heptane), octane (octane) and the like can be selected.

용매는 감광성 조성물의 총 함량에 대하여 알칼리 가용성 수지, 감광성 화합물 및 각종 첨가제를 제외한 잔량으로 함유되며, 바람직하게는 60 내지 90중량%로 함유된다.The solvent is contained in the remaining amount excluding the alkali-soluble resin, the photosensitive compound, and various additives based on the total content of the photosensitive composition, preferably 60 to 90% by weight.

이어서 상술한 감광성 조성물로 만들어진 감광막을 노광 및 현상하여 제1 감광막 패턴(52)과 제1 감광막 패턴(52)보다 두께가 얇은 제2 감광막 패턴(54)을 형성한다. Subsequently, the photosensitive film made of the photosensitive composition is exposed and developed to form a first photoresist pattern 52 and a second photoresist pattern 54 that is thinner than the first photoresist pattern 52.

이 때 감광막을 현상한 후 별도의 열처리(post bake)는 하지 않는다. 일반적으로 이 단계의 열처리는 현상액에 의해 패터닝된 감광막을 기판 위에 단단하게 고정하기 위하여 수행한다. 그러나, 전술한 바와 같은 내열성이 낮은 감광막을 열처리하는 경우, 감광막의 리플로우를 유발하여 초기에 형성된 감광성 패턴의 프로파일(profile)을 무너뜨린다. 이 경우, 채널 영역에 형성된 감광막의 프로파일 및 경사각이 변하여 후속 식각을 불량하게 하며 경우에 따라 단락(short)과 같이 박막 트랜지스터 특성에 영향을 미칠 수 있다. At this time, after the photosensitive film is developed, a separate heat treatment (post bake) is not performed. In general, the heat treatment in this step is performed to firmly fix the photosensitive film patterned by the developer onto the substrate. However, when heat-treating the photoresist film having low heat resistance as described above, reflow of the photoresist film is caused to destroy the profile of the initially formed photosensitive pattern. In this case, the profile and the inclination angle of the photoresist formed in the channel region are changed to make subsequent etching poor, and in some cases, may affect the thin film transistor characteristics such as a short.

이에 따라, 감광막을 현상한 후 별도의 열처리를 수행하지 않고 바로 식각 단계를 수행한다. Accordingly, after the photoresist is developed, an etching step is performed immediately without performing a separate heat treatment.

여기서, 설명의 편의상, 배선이 형성될 부분의 데이터 층(170), 불순물이 도핑된 비정질 규소층(160), 진성 비정질 규소층(150)을 배선 부분(A)이라 하고, 게이트 전극(124) 위에 채널이 형성되는 부분을 채널 부분(B)이라 하고, 배선 부분(A) 및 채널 부분(B)을 제외한 영역을 나머지 부분(C)이라 한다.For convenience of description, the data layer 170 of the portion where the wiring is to be formed, the amorphous silicon layer 160 doped with impurities, the intrinsic amorphous silicon layer 150 are referred to as the wiring portion A, and the gate electrode 124 The portion where the channel is formed above is called a channel portion B, and the region excluding the wiring portion A and the channel portion B is called the remaining portion C.

감광막 패턴(52, 54) 중에서 배선 부분(A)에 위치한 제1 감광막 패턴(52)은 채널 부분(B)에 위치한 제2 감광막 패턴(54)보다 두껍게 형성하며, 나머지 부분(C)의 감광막은 모두 제거한다. 이 때, 제1 감광막 패턴(52)의 두께와 제2 감광막 패턴(54)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제2 감광막 패턴(54)의 두께를 제1 감광막 패턴(52)의 두께의 1/2 이하로 하는 것이 바람직하다.Among the photoresist patterns 52 and 54, the first photoresist pattern 52 positioned in the wiring portion A is formed thicker than the second photoresist pattern 54 positioned in the channel portion B, and the photoresist of the remaining portion C is Remove everything. In this case, the ratio of the thickness of the first photoresist pattern 52 to the thickness of the second photoresist pattern 54 should be different depending on the process conditions in the etching process, which will be described later. It is preferable to set it as 1/2 or less of the thickness of 1 photosensitive film pattern 52.

이와 같이, 위치에 따라 감광막의 두께를 다르게 형성하는 방법에는 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 반투명 영역(semi-transparent area)을 두는 것이 그 예이다. 반투명 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다. As described above, there may be various methods of forming the thickness of the photoresist film differently according to the position. A semi-transparent area as well as a transparent area and a light blocking area may be formed in the exposure mask. For example. The translucent region is provided with a slit pattern, a lattice pattern, or a thin film having a medium transmittance or a medium thickness. When using the slit pattern, it is preferable that the width of the slits and the interval between the slits are smaller than the resolution of the exposure machine used for the photographic process.

다음 도 9 및 도 10에 도시한 바와 같이, 제1 감광막 패턴(52)을 이용하여 나머지 부분(C)에 노출되어 있는 데이터 층(170)을 습식 식각으로 제거하여 복수의 데이터 패턴(174)을 형성한다.Next, as shown in FIGS. 9 and 10, the data layer 170 exposed to the remaining portion C is removed by wet etching using the first photoresist pattern 52 to remove the plurality of data patterns 174. Form.

이후 감광막 패턴(52, 54)을 약 100~200℃의 온도에서 열처리하여 1차 리플로우한다. 그러면 형성된 복수의 데이터 패턴(174)의 측면이 감광막 패턴(52a, 54a)에 의해서 보호된다. Thereafter, the photoresist patterns 52 and 54 are heat-treated at a temperature of about 100 to 200 ° C. to first reflow. Then, side surfaces of the formed data patterns 174 are protected by the photoresist patterns 52a and 54a.

전술한 감광성 조성물은 발라스트 구조의 감광성 화합물 및 내열성 조절 첨가제를 포함하기 때문에 상기 온도 범위에서 쉽게 리플로우될 수 있다. 이 때 리플로우된 제1 감광막 패턴(52a)은 측면을 포함하는 데이터 패턴(174)을 완전히 덮는다. The above-mentioned photosensitive composition can be easily reflowed in the above temperature range because it includes a photosensitive compound having a ballast structure and a heat resistance controlling additive. At this time, the reflowed first photoresist pattern 52a completely covers the data pattern 174 including the side surface.

그 다음, 도 11 및 도 12에 도시한 바와 같이, 리플로우 된 감광막 패턴(52a, 54a)을 마스크로 나머지 부분(C)에 남아있는 불순물이 도핑된 비정질 규소층(160) 및 진성 비정질 규소층(150)을 건식 식각(dry etching)하여 반도체(151, 154)를 형성하고, 저항성 접촉 패턴(164)을 형성한다.Next, as shown in FIGS. 11 and 12, the amorphous silicon layer 160 and the intrinsic amorphous silicon layer doped with impurities remaining in the remaining portion C using the reflowed photosensitive film patterns 52a and 54a as masks. Dry etching 150 to form semiconductors 151 and 154, and form an ohmic contact pattern 164.

다음 도 13 및 도 14에 도시한 바와 같이, 에치백(etch back) 공정을 이용하여 채널 부분(B)에 존재하는 제2 감광막 패턴(54a)을 제거한다. 이 때, 제1 감광막 패턴(52a)도 제2 감광막 패턴(54a)의 두께만큼 제거되기 때문에 얇아지고, 데이터 패턴(174a)의 측면을 감싸는 감광막 패턴(52a, 54a)도 함께 제거되어 데이터 패턴(174a)의 측면이 노출된다.Next, as shown in FIGS. 13 and 14, the second photoresist pattern 54a existing in the channel portion B is removed using an etch back process. At this time, since the first photoresist pattern 52a is also removed by the thickness of the second photoresist pattern 54a, the first photoresist pattern 52a is thinned, and the photoresist patterns 52a and 54a surrounding the side surface of the data pattern 174a are also removed to form a data pattern ( The side of 174a) is exposed.

다음, 남아있는 제1 감광막 패턴(52a)을 마스크로 하여 데이터 패턴(174)을 식각하여 소스 전극(173) 및 드레인 전극(175)으로 분리하고, 소스 전극(173)과 드레인 전극(175) 사이의 채널 영역에 저항성 접촉 패턴(164)을 노출한다.Next, the data pattern 174 is etched using the remaining first photoresist layer pattern 52a as a mask, and is separated into a source electrode 173 and a drain electrode 175, and between the source electrode 173 and the drain electrode 175. The ohmic contact pattern 164 is exposed in the channel region of the substrate.

다음, 도 15 및 도 16에 도시한 바와 같이, 제1 감광막 패턴(52a)을 약 100 내지 200℃에서 열처리하여 2차 리플로우한다.Next, as shown in FIGS. 15 and 16, the first photoresist pattern 52a is heat-treated at about 100 to 200 ° C. for secondary reflow.

전술한 감광성 조성물은 발라스트 구조의 감광성 화합물 및 내열성 조절 첨가제를 포함하기 때문에 상기 온도 범위에서 쉽게 리플로우될 수 있다. 이 때 2차 리플로우된 제1 감광막 패턴(52b)은 소스 전극(173) 및 끝 부분(179)을 포함하는 데이터선(171)과 드레인 전극(175)을 완전히 덮는다. 특히, 2차 리플로우된 제1 감광막 패턴(52b)이 채널 영역을 중심으로 서로 마주하는 소스 전극(173) 및 드레인 전극(175)의 측면을 완전히 덮기 때문에 구리와 같이 내구성 및 내화학성이 낮은 금속이 접촉층을 식각하는 동안 노출되는 것을 방지한다.The above-mentioned photosensitive composition can be easily reflowed in the above temperature range because it includes a photosensitive compound having a ballast structure and a heat resistance controlling additive. In this case, the second reflowed first photoresist pattern 52b completely covers the data line 171 and the drain electrode 175 including the source electrode 173 and the end portion 179. In particular, since the second reflowed first photoresist pattern 52b completely covers side surfaces of the source electrode 173 and the drain electrode 175 facing each other with respect to the channel region, the metal having low durability and chemical resistance such as copper This contact layer is prevented from being exposed during etching.

다음, 도 17 내지 도 19에 도시한 바와 같이, 불순물이 도핑된 비정질 규소 패턴(164)의 노출 부분을 건식 식각한다. 이 때, 건식 식각은 Cl₂, HCl, BCl₃, CCl₄, SiCl₂H₂ 따위의 염소 함유 기체를 사용한다.Next, as shown in FIGS. 17 to 19, the exposed portion of the amorphous silicon pattern 164 doped with impurities is dry-etched. At this time, the dry etching uses a chlorine-containing gas such as Cl ₂ , HCl, BCl ₃ , CCl ₄ , SiCl ₂ H ₂ .

이와 같이 내열성이 낮은 감광성 패턴을 리플로우하여 소스 전극(173)과 드레인 전극(175)의 측면을 완전히 덮음으로써, 불순물이 도핑된 비정질 규소 패턴(164) 식각시 소스 전극(173) 및 드레인 전극(175)을 이루는 중간막이 손상되어 그 일부가 반도체의 채널로 떨어져 나오는 것을 방지할 수 있다. 또한 불순물이 도핑된 비정질 규소 패턴(164) 식각시 공급되는 염소 함유 기체에 의해 중간막이 부식 되는 것을 방지할 수 있다. 따라서 중간막으로 구리, 알루미늄 또는 은과 같은 저저항 배선을 사용하는 경우에도 감광막의 리플로우에 의해 소스 전극 및 드레인 전극의 측면을 덮어줌으로써 후속 공정에서 물리적, 화학적 손상을 방지할 수 있고 이에 따라 반도체에 금속 잔류물이 남는 것을 방지하여 누설 전류 증가 등 박막 트랜지스터 특성에 미치는 영향을 줄일 수 있다. As such, the photoresist pattern having low heat resistance is reflowed to completely cover side surfaces of the source electrode 173 and the drain electrode 175, so that when the amorphous silicon pattern 164 doped with impurities is etched, the source electrode 173 and the drain electrode ( The interlayer film 175 may be damaged to prevent a portion of the interlayer film from falling into the channel of the semiconductor. In addition, the intermediate layer may be prevented from being corroded by the chlorine-containing gas supplied during the etching of the doped amorphous silicon pattern 164. Therefore, even when low-resistance wiring such as copper, aluminum or silver is used as the interlayer, the side of the source electrode and the drain electrode are covered by the reflow of the photoresist to prevent physical and chemical damage in subsequent processes. By preventing metal residues from remaining, the effect on thin film transistor characteristics such as increased leakage current can be reduced.

이어서 리플로우된 제1 감광막 패턴(52b)을 제거한다.Subsequently, the reflowed first photoresist pattern 52b is removed.

제1 감광막 패턴(52b)은 약 50~80℃의 온도에서 약 60~300초 동안 감광막 패턴(52b) 위에 감광막 박리제를 분무(spray)하는 방식으로 수행된다.The first photoresist pattern 52b is performed by spraying a photoresist stripper on the photoresist pattern 52b for about 60 to 300 seconds at a temperature of about 50 to 80 ° C.

감광막 박리제는 5 내지 20중량%의 알코올아민(alcohol amine), 40 내지 70중량%의 글리콜에테르(glycol ether), 20 내지 40 중량%의 N-메틸피롤리돈(N-methyl pyrrolidone) 및 0.2 내지 6 중량%의 킬레이트제(chelate agent)를 포함할 수 있다.Photoresist stripper is 5 to 20% by weight of alcohol amine, 40 to 70% by weight of glycol ether, 20 to 40% by weight of N-methyl pyrrolidone and 0.2 to 6 weight percent of chelate agent.

알코올 아민은 박리제 조성물 중 5 내지 20중량%으로 함유되는데, 5중량% 미만인 경우 감광막의 발리 회수가 증가함에 따라 알코올아민의 증발 손실에 의해 감광막을 박리하는 성능이 저하되어 감광막의 미립자가 전막질에 잔존하게 되고 20중량%를 초과하는 경우 감광막에의 흡수성이 작아지고 접촉각이 커지므로 부적합하다. 또한, 상기 글리콜에테르는 박리제 조성물 중 40 내지 70%으로 함유되는데, 40중량% 미만인 경우 박리제 조성물이 감광막에 용이하게 흡수되지 않고 접촉각이 커지는 문제가 있으며 70중량%를 초과하는 경우 감광막의 박리 성능이 저하되므로 부적합하다. N-메틸피롤리돈은 박리제 조성물에 대하여 20 내지 40중량%로 함유되 는데, 20중량% 미만으로 함유되는 경우 감광막의 용해성이 저하되고, 40중량%를 초과하는 경우 용제의 극성이 너무 강해져 알코올아민이 과량으로 투입되어야 하므로 부적합하다. Alcohol amine is contained in 5 to 20% by weight of the release agent composition, when less than 5% by weight as the number of volleys of the photosensitive film increases, the performance of peeling the photosensitive film due to the evaporation loss of alcohol amine is degraded, the fine particles of the photosensitive film to the entire film quality If it remains and exceeds 20% by weight, the absorbency to the photosensitive film becomes small and the contact angle becomes large. In addition, the glycol ether is contained in 40 to 70% of the release agent composition, when less than 40% by weight, the release agent composition is not easily absorbed by the photosensitive film, the contact angle is increased, and when the weight exceeds 70% by weight the peeling performance of the photosensitive film is It is not suitable because it is degraded. N-methylpyrrolidone is contained in 20 to 40% by weight based on the release agent composition, when less than 20% by weight, the solubility of the photoresist film is lowered, if it exceeds 40% by weight of the solvent is too strong polarity alcohol It is not suitable because the amine must be added in excess.

한편, 킬레이트제는 0.2 내지 6중량%로 함유되는데, 0.2중량% 미만인 경우 갈바닉(galvanic) 효과를 억제하는 킬레이트제의 효과를 발휘할 수 없고 6중량%를 초과하는 경우 오히려 금속층에 영향을 미치게 되어 부적합하다. 본 발명의 실시예에서는 킬레이트제로서 메틸게레이트와 하이드록실에틸피페라산을 포함하는데, 이 경우 메틸겔레이트와 하이드록실에틸피페라산은 동일 조성비로 포함하는 것이 바람직하다.On the other hand, the chelating agent is contained in 0.2 to 6% by weight, if less than 0.2% by weight can not exert the effect of the chelating agent to suppress the galvanic effect, if it exceeds 6% by weight rather affect the metal layer is unsuitable Do. In the embodiment of the present invention, methyl chelate and hydroxyl ethyl piperaic acid are included as chelating agents. In this case, methyl gelate and hydroxyl ethyl piperaic acid are preferably included in the same composition ratio.

그리고 알코올아민의 예로는 N-모노에탄올아민(N-mooethanol amine, HO(CH2)2NH2), 모노이소프로판올아민(monoisopropanol amine, CH3CH(OH)CH2NH2)을 사용할 수 있고, 글리콜에테르의 예로서는 부틸디글리콜(butyl diglycol, C2H5O(CH2CH2O)2H), 카르비톨(carbitol C2H5O(CH2CH2O)2H) 또는 메틸디글리콜(Ch3O(Ch2CH2O)2H)를 사용할 수 있고, 킬레이트제의 예로는 메틸게레이트(methyl gallate) 및 하이드록실에틸피페라산(hydroxyl ethyl piperasane, HEP)를 적어도 어느 하나를 포함하여 사용할 수 있다.Examples of the alcohol amines may include N-mooethanol amine (HO (CH 2) 2 NH 2) and monoisopropanol amine (CH 3 CH (OH) CH 2 NH 2). butyl diglycol, C2H5O (CH2CH2O) 2H), carbitol C2H5O (CH2CH2O) 2H) or methyldiglycol (Ch3O (Ch2CH2O) 2H) can be used, examples of chelating agents are methyl gallate and hydride Hydroxyl ethyl piperasane (HEP) may be used including at least one.

그 다음, 도 20 내지 도 22에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175)에 의해 가려지지 않는 반도체의 돌출부(154)를 덮도록 보호막(180)을 형성한다.Next, as shown in FIGS. 20 to 22, the passivation layer 180 is formed to cover the protrusion 154 of the semiconductor that is not covered by the data line 171 and the drain electrode 175.

이어서, 보호막(180)을 사진 공정으로 식각하여 복수의 접촉 구멍(181, 182, 183a, 183b, 185)을 형성한다.Subsequently, the passivation layer 180 is etched to form a plurality of contact holes 181, 182, 183a, 183b, and 185.

마지막으로, 도 1 내지 도 3에 도시한 바와 같이, 보호막(180) 위에 ITO 또는 IZO 따위의 투명한 도전 물질을 스퍼터링으로 증착한 후 패터닝하여, 화소 전극(191), 접촉 보조 부재(81, 82) 및 연결 다리(83)를 형성한다.  Finally, as shown in FIGS. 1 to 3, a transparent conductive material such as ITO or IZO is deposited on the passivation layer 180 by sputtering, and then patterned to form the pixel electrode 191 and the contact auxiliary members 81 and 82. And a connecting leg 83.

이상의 실시예에서는 감광막을 1차와 2차 두 번에 걸쳐 리플로우 하였으나 1차 리플로우를 생략하거나 2차 리플로우를 생략하고 한 번의 리플로우 공정만을 포함할 수도 있다.In the above embodiment, the photoresist was reflowed twice in the first and second times, but the first reflow may be omitted or the second reflow may be omitted, and only one reflow process may be included.

상기와 같이, 내열성이 낮은 감광막을 리플로우하여 저저항 배선을 덮어줌으로써 저저항 배선이 후속 공정에 의해 물리적 화학적 손상을 받는 것을 방지할 수 있으며 본 발명에서와 같은 감광막 제거제를 사용함으로써 감광막 제거시에 노출된 저저항 배선이 손상받는 것을 방지할 수 있다. 따라서 배선의 손상으로 인한 채널 오염을 방지할 수 있어 박막 트랜지스터의 누설 전류 증가와 같은 전기적 특성에 미치는 영향을 줄일 수 있다.As described above, by reflowing the low-resistance photosensitive film to cover the low resistance wiring, the low resistance wiring can be prevented from being physically damaged by a subsequent process, and when the photoresist is removed by using the photoresist remover as in the present invention The exposed low resistance wiring can be prevented from being damaged. Therefore, channel contamination due to damage to the wiring can be prevented, thereby reducing the influence on the electrical characteristics such as the leakage current of the thin film transistor.

이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of the invention.

Claims (19)

기판 위에 게이트선을 형성하는 단계,Forming a gate line on the substrate, 상기 게이트선 위에 게이트 절연막, 도핑되지 않은 비정질 규소층, 도핑된 비정질 규소층 및 도전층을 적층하는 단계,Stacking a gate insulating film, an undoped amorphous silicon layer, a doped amorphous silicon layer, and a conductive layer on the gate line; 상기 도전층 위에 제1 부분, 상기 제1 부분보다 두꺼운 제2 부분을 포함하는 감광막 패턴을 형성하는 단계,Forming a photoresist pattern on the conductive layer, the photoresist pattern including a first portion and a second portion thicker than the first portion; 상기 감광막 패턴을 마스크로 상기 도전체를 식각하여 도전체 패턴을 형성하는 단계,Etching the conductor using the photoresist pattern as a mask to form a conductor pattern; 상기 감광막 패턴을 1차 리플로우하는 단계,First reflowing the photoresist pattern; 상기 1차 리플로우된 감광막 패턴을 마스크로 상기 도핑된 비정질 규소층 및 도핑되지 않은 비정질 규소층을 식각하여 저항성 접촉 패턴 및 반도체를 형성하는 단계,Etching the doped amorphous silicon layer and the undoped amorphous silicon layer using the first reflowed photoresist pattern as a mask to form an ohmic contact pattern and a semiconductor; 상기 감광막 패턴의 제1 부분을 제거하여 도전체 패턴을 노출하는 단계,Exposing a conductor pattern by removing a first portion of the photoresist pattern, 상기 노출된 도전체 패턴을 식각하여 데이터선 및 드레인 전극을 형성하는 단계,Etching the exposed conductor pattern to form a data line and a drain electrode; 상기 감광막 패턴의 제2 부분을 마스크로 상기 저항성 접촉 패턴을 식각하여 저항성 접촉 부재를 형성하는 단계,Etching the ohmic contact pattern using a second portion of the photoresist pattern as a mask to form an ohmic contact member; 상기 감광막 패턴을 제거하는 단계,Removing the photoresist pattern; 상기 데이터선 및 드레인 전극을 덮으며 상기 드레인 전극을 노출하는 접촉 구멍을 포함하는 보호막을 형성하는 단계, 그리고Forming a passivation layer covering the data line and the drain electrode and including a contact hole exposing the drain electrode; 상기 보호막 위에 상기 접촉구멍을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계Forming a pixel electrode connected to the drain electrode through the contact hole on the passivation layer 를 포함하는 박막 트랜지스터 표시판의 제조 방법.Method of manufacturing a thin film transistor array panel comprising a. 제1항에서,In claim 1, 상기 1차 리플로우 단계 후 1차 리플로우 된 상기 제1 부분은 상기 도전체 패턴의 측면을 덮는 박막 트랜지스터 표시판의 제조 방법.And a first reflowed first part after the first reflow step covers a side surface of the conductor pattern. 제1항에서,In claim 1, 상기 데이터선 및 드레인 전극을 형성하는 단계 후,After forming the data line and the drain electrode, 상기 감광막 패턴의 제2 부분을 2차 리플로우하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.And secondly reflowing a second portion of the photoresist pattern. 제3항에서,In claim 3, 상기 2차 리플로우 단계 후 2차 리플로우 된 상기 제2 부분은 상기 데이터선 및 드레인 전극의 측면을 덮는 박막 트랜지스터 표시판의 제조 방법.And a second reflowed second part after the second reflow step covers side surfaces of the data line and the drain electrode. 제1항에서,In claim 1, 상기 도전층은 구리 또는 구리 합금, 알루미늄 또는 알루미늄 합금, 은 또는 은 합금 중 적어도 하나를 포함하는 박막 트랜지스터 표시판의 제조 방법.The conductive layer may include at least one of copper or a copper alloy, aluminum or an aluminum alloy, silver, or a silver alloy. 제1항에서,In claim 1, 상기 감광막 패턴을 1차 리플로우하는 단계 및 2차 리플로우하는 단계는 100℃ 내지 200℃에서 진행하는 박막 트랜지스터 표시판의 제조 방법.The first reflowing and the second reflowing of the photoresist pattern are performed at 100 ° C to 200 ° C. 제1항에서,In claim 1, 상기 감광막 패턴은 알칼리 가용성 수지, 그리고The photosensitive film pattern is an alkali-soluble resin, and 화학식 (I)의 발라스트(balast) 구조Balast structure of formula (I)

(여기서, R₁과 R₂는 알킬기이며, R₁과 R₂는 서로 같거나 다를 수 있다)(Wherein R ₁ and R ₂ are alkyl groups and R ₁ and R ₂ may be the same or different) 를 가지는 감광성 화합물Photosensitive compound having 을 포함하는 박막 트랜지스터 표시판의 제조 방법.Method of manufacturing a thin film transistor array panel comprising a. 제7항에서,In claim 7, 상기 감광성 화합물은 디아지드계 화합물인 박막 트랜지스터 표시판의 제조 방법.The photosensitive compound is a diazide compound manufacturing method of a thin film transistor array panel. 제7항에서,In claim 7, 상기 감광막 패턴은 내열성 조절 첨가제를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.The photoresist pattern may further include a heat resistance control additive. 제9항에서,In claim 9, 상기 내열성 조절 첨가제는 화학식 (II)의 제1 화합물The heat resistance regulating additive is a first compound of formula (II)

(여기서, R은 메틸기, 에틸기, 프로필기이다)(Where R is a methyl group, an ethyl group, or a propyl group) 및And 화학식 (III)의 제2 화합물 Second compound of formula (III)

(여기서, R₁은 메틸기, 에틸기, 프로필기, 부틸기, 펜틸기, 헥실기이고, R₂는 수소(H) 또는 메틸기이다)(Wherein R ₁ is a methyl group, ethyl group, propyl group, butyl group, pentyl group, hexyl group, and R ₂ is hydrogen (H) or methyl group) 중 적어도 하나를 함유하는 박막 트랜지스터 표시판의 제조 방법.The manufacturing method of the thin film transistor array panel containing at least one of the. 제9항에서,In claim 9, 상기 내열성 조절 첨가제는 평균 분자량이 200 내지 400인 박막 트랜지스터 표시판의 제조 방법.The heat resistance control additive is a method of manufacturing a thin film transistor array panel having an average molecular weight of 200 to 400. 제9항에서,In claim 9, 상기 감광막 패턴은 5 내지 30중량%의 알칼리 가용성 수지, 2 내지 10중량%의 감광성 화합물, 0.5 내지 3중량%의 내열성 조절 첨가제 및 잔량의 용제를 포함하는 박막 트랜지스터 표시판의 제조 방법.The photosensitive film pattern is a method of manufacturing a thin film transistor array panel comprising 5 to 30% by weight alkali-soluble resin, 2 to 10% by weight photosensitive compound, 0.5 to 3% by weight heat resistance control additive and the remaining amount of solvent. 제12항에서, In claim 12, 상기 알칼리 가용성 수지는 메타(m)-크레졸과 파라(p)-크레졸이 함유되어 있으며 평균 분자량이 2,000 내지 5,000인 노볼락 수지인 박막 트랜지스터 표시판의 제조 방법.The alkali-soluble resin is a method of manufacturing a thin film transistor array panel containing a meta (m) -cresol and para (p) -cresol and a novolak resin having an average molecular weight of 2,000 to 5,000. 제1항에서,In claim 1, 상기 감광막 패턴을 제거하는 단계는,Removing the photoresist pattern is 5 내지 20중량%의 알코올아민, 40 내지 70중량%의 글리콜에테르, 20 내지 40중량%의 N-메틸피롤리돈 및 0.2 내지 6중량%의 킬레이트제를 포함하는 감광막 제거제로 제거하는 박막 트랜지스터 표시판의 제조 방법.Thin film transistor display panel removed with photoresist remover comprising 5-20 wt% alcoholamine, 40-70 wt% glycol ether, 20-40 wt% N-methylpyrrolidone and 0.2-6 wt% chelating agent Method of preparation. 제14항에서,The method of claim 14, 상기 알코올아민은 모노이소프로판올아민 및 N-모노에탄올아민으로 이루어진 군으로부터 선택되는 적어도 하나의 화합물인 박막 트랜지스터 표시판의 제조 방법.And the alcohol amine is at least one compound selected from the group consisting of monoisopropanolamine and N-monoethanolamine. 제15항에서,The method of claim 15, 상기 알코올아민은 N-모노에탄올아민이며 상기 글리콜에테르는 부틸디글리콜인 박막 트랜지스터 표시판의 제조 방법.Wherein said alcohol amine is N-monoethanolamine and said glycol ether is butyl diglycol. 제14항에서,The method of claim 14, 상기 글리콘에테르는 카르비톨, 메틸디글리콜 및 부틸디글리콜로 이루어진 군으로부터 선택되는 적어도 하나의 화합물인 박막 트랜지스터 표시판의 제조 방법.The glycone ether is at least one compound selected from the group consisting of carbitol, methyl diglycol and butyl diglycol. 제15항에서,The method of claim 15, 상기 킬레이트제는 메틸겔레이트 및 하이드록실에틸피페라산 중에서 선택되는 적어도 하나를 포함하는 박막 트랜지스터 표시판의 제조 방법.And the chelating agent comprises at least one selected from methyl gelate and hydroxyl ethyl piperaic acid. 제18항에서,The method of claim 18, 상기 메틸겔레이트 및 하이드록실에틸피페라산은 동일한 비율로 포함하는 박막 트랜지스터 표시판의 제조 방법.The methyl gelate and hydroxyl ethyl piperaic acid in the same ratio manufacturing method of a thin film transistor array panel.

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