KR20070062815A - Redundancy circuit for a semiconductor memory device - Google Patents

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KR20070062815A
KR20070062815A KR1020050122644A KR20050122644A KR20070062815A KR 20070062815 A KR20070062815 A KR 20070062815A KR 1020050122644 A KR1020050122644 A KR 1020050122644A KR 20050122644 A KR20050122644 A KR 20050122644A KR 20070062815 A KR20070062815 A KR 20070062815A
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Abstract

A redundancy circuit for a semiconductor memory device is provided to generate an address signal by arranging a row fuse set in a peripheral circuit region of the semiconductor memory device and generating a signal having a number of bits from a row fuse signal output from the fuse set. A first flip/flop part(221) synchronizes an external address signal to a clock signal and then latches the external address signal. A second flip/flop part(222) synchronizes the external address signal to a row address strobe signal and then latches the external address signal. A fuse set(230) outputs a number of fuse signals programmed in response to an output signal of the second flip/flop part. An assembly part(240) generates an assembly signal having a number of bits by receiving the fuse signals. A global address generation part(250) generates a global address signal in response to an output signal of the first flip/flop part and the assembly signal and the fuse signals.

Description

반도체 메모리 소자의 리던던시 회로{Redundancy circuit for a semiconductor memory device}Redundancy circuit for a semiconductor memory device

도 1은 종래 기술에 따른 반도체 메모리 소자의 리던던시 회로를 설명하기 위한 소자의 블록도이다.1 is a block diagram of a device for describing a redundancy circuit of a semiconductor memory device according to the prior art.

도 2는 본 발명에 따른 반도체 메모리 소자의 리던던시 회로를 설명하기 위한 소자의 블록도이다.2 is a block diagram of a device for explaining a redundancy circuit of a semiconductor memory device according to the present invention.

도 3은 도 2의 글로벌 어드레스 발생부의 상세 블록도이다.3 is a detailed block diagram of the global address generator of FIG. 2.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

211~213 : 입력 버퍼 221 및 222 : 플립/플롭211 to 213: input buffers 221 and 222: flip / flop

230 : 퓨즈 세트 240 : 조합부230: fuse set 240: combination

250 : 글로벌 어드레스 발생기 260 : 래치부250: global address generator 260: latch portion

270 : 디코더부 251 : 제 1 래치270: decoder 251: first latch

252 : 제 2 래치252: second latch

본 발명은 반도체 메모리 소자의 리던던시 회로에 관한 것으로, 특히 반도체 메모리 소자의 면적을 감소시켜 수율을 증대시킨 반도체 메모리 소자의 로우 리던던시 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a redundancy circuit of semiconductor memory devices, and more particularly, to a low redundancy circuit of semiconductor memory devices in which the yield is reduced by reducing the area of the semiconductor memory devices.

일반적으로, 디램(DRAM)을 구성하고 있는 수많은 미세 셀(Cell) 중에서 어느 한개라도 결함이 발생하게 되면 그 디램은 제기능을 수행할 수 없게 된다. 따라서, 이 경우 미리 디램 내에 설치해 둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 양품율(Yield)을 높이는 리던던시 방식을 채용하고 있다. In general, when any one of a large number of fine cells constituting a DRAM occurs, the DRAM may not function properly. Therefore, in this case, a redundancy scheme is adopted in which the yield rate is increased by replacing defective cells by using spare memory cells installed in the DRAM in advance.

특히, 이러한 리던던시 방식의 경우 메모리의 리던던시 셀(Redundancy Cell)은 서브-어레이 블럭 별로 설치해 두는데, 예를 들어 16메가 디램의 경우 256K 셀 어레이마다 예비 로우 및 컬럼을 미리 설치해 두어 결함(Fail)이 발생하여 불량으로 된 메모리 셀을 로우(Row)/컬럼(Column) 단위로 하여 예비 메모리 셀(즉, 리던던시 셀)로 치환하는 방식이 주로 사용된다. In particular, in such a redundancy method, redundancy cells of memory are installed for each sub-array block. For example, in case of 16 mega DRAM, spare rows and columns are pre-installed for each 256K cell array to prevent defects. A method of replacing a memory cell, which has occurred and becomes defective, with a spare memory cell (ie, a redundancy cell) on a row / column basis is mainly used.

다시 말해서, 웨이퍼 프로세서(Wafer Process)가 종료되면 예비 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부 회로에 행하며, 이에 따라 실제 사용시에 불량 라인에 해당하는 어드레스가 입력되면 이대신 예비 라인으로 선택이 바뀌게 되는 것이다. 이 프로그램 방식에는 과전류로 퓨즈를 녹여 끊어 버리는 전기 퓨즈방식, 레이저 빔으로 퓨즈를 태워 끊어 버리는 방식 등이 있다. In other words, when the wafer processor is terminated, programming is performed on the internal circuitry to change the address signal of the spare cell to the internal circuit. Accordingly, when the address corresponding to the defective line is input in actual use, the selection is changed to the spare line instead. will be. These programs include electric fuses that melt and blow fuses due to overcurrent and burned fuses by laser beams.

도 1은 종래 기술에 따른 반도체 메모리 소자의 리던던시 동작을 설명하기 위한 소자의 블록도이다. 도 1을 참조하여 종래 기술에 따른 반도체 메모리 소자의 로우 리페어 방법을 설명하면 다음과 같다.1 is a block diagram of a device for explaining a redundancy operation of a semiconductor memory device according to the prior art. A low repair method of a semiconductor memory device according to the prior art will be described with reference to FIG. 1.

종래 기술에 따른 리던던시 구조는 칩의 외부에서 외부 어드레스 또는 외부 커맨드를 받아 버퍼링하는 어드레스 버퍼부(110), 어드레스 버퍼부(110)에서 출력되는 어드레스 신호 또는 커맨드 신호를 내부 클럭 신호(Clock)에 동기시켜 출력하는 플립/플롭부(120), 글로벌 로우 어드레스를 생성하여 다수의 뱅크에 전달하는 글로벌 어드레스 생성부(130), 글로벌 로우 어드레스를 래치하는 로우 어드레스 래치부(140), 래치부(140)에서 출력된 로우 어드레스를 인가받아 퓨즈 신호를 생성하는 퓨즈부(150) 및 퓨즈 신호와 로우 어드레스를 인가받아 디코딩하여 워드라인을 동작시키는 디코더부(160)를 포함한다. 래치부(140)와 퓨즈부(150) 및 디코더부(160)는 반도체 메모리 소자의 뱅크 내에 배치된다.The redundancy structure according to the related art synchronizes an address buffer unit 110 that receives and buffers an external address or an external command from the outside of the chip, and synchronizes an address signal or a command signal output from the address buffer unit 110 with an internal clock signal (Clock). A flip / flop unit 120 for outputting the result, a global address generation unit 130 for generating a global row address and transmitting the result to a plurality of banks, a row address latch unit 140 for latching the global row address, and a latch unit 140. And a fuse unit 150 for generating a fuse signal by receiving the row address output from the FPC and a decoder unit 160 for operating the word line by receiving and decoding the fuse signal and the row address. The latch unit 140, the fuse unit 150, and the decoder unit 160 are disposed in the bank of the semiconductor memory device.

상술한 종래 기술에 따른 반도체 메모리 소자의 리페어 동작을 간략히 설명하면 다음과 같다.The repair operation of the semiconductor memory device according to the related art will be briefly described as follows.

외부에서 외부 어드레스가 반도체 메모리 소자에 인가되면 어드레스 버퍼부(110)에 의해 버퍼링되고, 버퍼링된 어드레스 신호가 플립/플롭부(120)에 인가된다. 플립/플롭부(120)는 클럭 신호(Clock)에 응답하여 어드레스 신호를 글로벌 어드레스 발생기(130)로 출력한다. 글로벌 어드레스 발생기(130)는 어드레스 신호를 래치하고, 내부 커맨드 신호(rowp6)에 응답하여 글로벌 로우 어드레스 신호를 생성한다. 생성된 글로벌 로우 어드레스 신호는 반도메 메모리 소자의 각 뱅크(bank)로 전달되며 전달된 로우 어드레스 신호는 뱅크 내의 래치부(140)에 래치된다. 래치된 로우 어드레스 신호는 퓨즈부(150)에 인가되고, 퓨즈부(150)는 로우 어드레스가 리 페어 어드레스인지 아닌지를 판별하여 로우 퓨즈 출력 신호를 생성한다. 디코더부(160)는 퓨즈부(150)에서 생성된 로우 퓨즈 출력 신호에 응답하여 래치부(140)에서 출력되는 로우 어드레스 신호와 퓨즈부(150)에 미리 프로그램되어 있는 어드레스 중에서 디코딩할 어드레스를 결정하여 디코딩한다. 디코딩된 어드레스 신호는 해당하는 워드라인(word line)을 동작시키게 된다.When an external address is externally applied to the semiconductor memory device, the buffer is buffered by the address buffer unit 110, and the buffered address signal is applied to the flip / flop unit 120. The flip / flop unit 120 outputs the address signal to the global address generator 130 in response to the clock signal Clock. The global address generator 130 latches the address signal and generates a global row address signal in response to the internal command signal row6. The generated global row address signal is transmitted to each bank of the semiconductor device, and the transferred row address signal is latched to the latch unit 140 in the bank. The latched row address signal is applied to the fuse unit 150, and the fuse unit 150 determines whether the row address is a repair address to generate a row fuse output signal. The decoder 160 determines an address to decode from a row address signal output from the latch unit 140 and an address previously programmed in the fuse unit 150 in response to the row fuse output signal generated by the fuse unit 150. To decode it. The decoded address signal operates a corresponding word line.

본 발명은 반도체 메모리 소자의 리던던시 회로에서 반도체 메모리 소자의 각 뱅크에 배치되는 로우 퓨즈세트를 뱅크부가 아닌 반도체 메모리 소자의 주변 회로 영역에 배치하고 퓨즈세트에서 출력되는 로우 퓨즈 신호를 다수의 비트를 갖는 신호를 생성하여 어드레스 신호를 생성하여 뱅크부에 전달하는 반도체 메모리 소자의 리던던시 회로를 개시하는 데 있다.According to the present invention, in a redundancy circuit of a semiconductor memory device, a row fuse set disposed in each bank of the semiconductor memory device is disposed in a peripheral circuit region of the semiconductor memory device instead of a bank portion, and the row fuse signal output from the fuse set has a plurality of bits. Disclosed is a redundancy circuit of a semiconductor memory device which generates a signal, generates an address signal, and transmits the address signal to a bank unit.

본 발명에 따른 반도체 메모리 소자의 리던던시 회로는 외부 어드레스 신호를 클럭 신호에 동기화시켜 래치하는 제 1 플립/플롭부와, 외부 어드레스 신호를 로우 어드레스 스트로브 신호에 동기화시켜 래치하는 제 2 플립/플롭부와, 상기 제 2 플립/플롭부의 출력 신호에 응답하여 프로그램되어진 다수의 퓨즈신호를 출력하는 퓨즈세트와, 상기 다수의 퓨즈 신호를 인가받아 다수의 비트 수를 갖는 조합신호를 생성하는 조합부, 및 상기 제 1 플립/플롭부의 출력 신호와 상기 조합신호에 응답하여 글로벌 어드레스 신호를 생성하는 글로벌 어드레스 발생부를 포함한다.A redundancy circuit of a semiconductor memory device according to the present invention includes a first flip / flop portion for latching an external address signal in synchronization with a clock signal, and a second flip / flop portion for latching the external address signal in synchronization with a row address strobe signal; A fuse set configured to output a plurality of programmed fuse signals in response to an output signal of the second flip / flop unit, a combination unit configured to generate a combined signal having a plurality of bits by receiving the plurality of fuse signals; And a global address generator configured to generate a global address signal in response to the output signal of the first flip / flop unit and the combination signal.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.

도 2는 본 발명에 따른 반도체 메모리 소자의 리던던시 회로를 설명하기 위한 소자의 블록도이다.2 is a block diagram of a device for explaining a redundancy circuit of a semiconductor memory device according to the present invention.

도 2를 참조하면, 외부 어드레스를 버퍼링하는 제 1 및 제 2 버퍼(211 및 212)와, 로우 어드레스 스트로브 신호(rasz)를 버퍼링하는 제 3 버퍼와, 제 1 입력 버퍼(211)의 출력 신호를 인가받아 클럭 신호(Clock)에 동기시켜 출력하는 제 1 플립/플롭(221)과, 제 2 입력 버퍼(212)의 출력 신호를 인가받아 제 3 입력 버퍼(213)의 출력 신호에 동기시켜 출력하는 제 2 플립/플롭(222)과, 제 2 플립/플롭(222)의 출력 신호를 인가받는 다수의 퓨즈부로 이루어진 로우 퓨즈 세트(230)와, 다수의 퓨즈부에서 출력된 다수의 퓨즈 신호(Fuse<0> 내지 Fuse<n>)를 조합하여 출력 신호로 변환하는 조합부(240)와, 제 1 플립/플롭(221)의 출력 신호와 조합부(240) 의 출력 신호와 다수의 퓨즈 신호(Fuse<0> 내지 Fuse<n>)에 응답하여 어드레스 신호를 생성하는 글로벌 어드레스 발생기(250)와, 글로벌 어드레스 발생기(250)의 출력 신호를 래치하는 래치부(260) 및 래치부(260)의 출력 신호를 디코딩하는 디코더(270)를 포함한다. Referring to FIG. 2, first and second buffers 211 and 212 buffering an external address, a third buffer buffering a row address strobe signal ras, and an output signal of the first input buffer 211 are stored. A first flip / flop 221 that is applied and outputs in synchronization with a clock signal Clock, and an output signal of the second input buffer 212 is received and output in synchronization with an output signal of the third input buffer 213. A row fuse set 230 including a second flip / flop 222, a plurality of fuse parts receiving the output signal of the second flip / flop 222, and a plurality of fuse signals output from the plurality of fuse parts. A combination unit 240 for combining <0> to Fuse <n> to an output signal, an output signal of the first flip / flop 221, an output signal of the combination unit 240, and a plurality of fuse signals ( A global address generator 250 for generating an address signal in response to Fuse <0> to Fuse <n>; A decoder 270 for decoding an output signal of the latch section 260 and latch section 260 for latching the output signal of the animation 250.

도 3은 도 2의 글로벌 어드레스 발생기의 상세 블록도이다.3 is a detailed block diagram of the global address generator of FIG. 2.

도 3을 참조하면 글로벌 어드레스 발생기는 제 1 래치(251)와 제 2 래치(252)를 포함한다. 제 1 래치(251)는 제 1 플립/플롭(221)에서 출력하는 외부 어드레스 신호(ext_add)와 반도체 소자 내에 미리 프로그램되어 있는 내부 어드레스(int_add)를 인가받고, 로우 커맨드(rowp6) 또는 리프레쉬 명령(refresh)이 인가되어 외부 어드레스 신호(ext_add) 또는 내부 어드레스(int_add)를 래치한다. 제 2 래치(252)는 조합부(240)에서 출력되는 다수의 비트를 갖는 조합 신호(repare fuse)를 인가받아 래치한다. 제 1 래치(251) 또는 제 2 래치(252)에서 출력되는 글로벌 어드레스 신호(add)는 각 메모리 뱅크로 출력된다. Referring to FIG. 3, the global address generator includes a first latch 251 and a second latch 252. The first latch 251 receives an external address signal ext_add output from the first flip / flop 221 and an internal address int_add pre-programmed in the semiconductor device, and receives a row command row6 or a refresh command ( refresh is applied to latch the external address signal ext_add or the internal address int_add. The second latch 252 is latched by receiving a combine fuse having a plurality of bits output from the combiner 240. The global address signal add output from the first latch 251 or the second latch 252 is output to each memory bank.

상술한 바와 같이 구성된 본 발명에 따른 반도체 메모리 소자의 리던던시 회로의 동작을 설명하면 다음과 같다.The operation of the redundancy circuit of the semiconductor memory device according to the present invention configured as described above is as follows.

외부에서 반도체 메모리 소자에 인가된 어드레스 신호가 제 1 입력 버퍼(211) 및 제 2 입력 버퍼(212)에 인가된다. 어드레스 신호는 제 1 입력 버퍼(211)에 의해 버퍼링 되고 일정한 시간 지연되어 출력된다. 제 1 입력 버퍼(211)에서 출력된 어드레스 신호는 제 1 플립/플롭(221)에 인가된다. 제 1 플립/플롭(221)은 입력된 어드레스 신호를 클럭신호(Clock)에 동기시켜 출력한다. 제 1 플립/플롭(221)에서 출력된 어드레스 신호는 글로벌 어드레스 발생기(250)에 인가된다.An address signal applied to the semiconductor memory device from outside is applied to the first input buffer 211 and the second input buffer 212. The address signal is buffered by the first input buffer 211 and output with a predetermined time delay. The address signal output from the first input buffer 211 is applied to the first flip / flop 221. The first flip / flop 221 outputs the input address signal in synchronization with the clock signal Clock. The address signal output from the first flip / flop 221 is applied to the global address generator 250.

제 2 입력 버퍼(212)에 인가된 어드레스 신호는 제 2 입력 버퍼(212)에 의해 버퍼링 되고 일정한 시간 지연되어 출력된다. 제 2 입력 버퍼(212)에서 출력된 어드레스 신호는 제 2 플립/플롭(222)에 인가된다. 로우 어드레스 스트로브 신호 (rasz)는 제 3 입력 버퍼(213)에 인가된다. 제 3 입력 버퍼(213)는 로우 어드레스 스트로브 신호(rasz)를 버퍼링하고 일정 시간 지연시켜 제 2 플립/플롭(222)으로 출력한다. 제 2 플립/플롭(222)은 어드레스 신호를 로우 어드레스 스트로브 신호(rasz)에 동기시켜 퓨즈세트(230)로 출력한다. 출력된 어드레스 신호는 퓨즈세트(230)의 다수의 로우 퓨즈부(<0> 내지 <n>)에 각각 인가된다. 로우 퓨즈부는 인가된 어드레스 신호가 리페어(repair) 어드레스 신호인지 정상 어드레스인지를 판별하여 로우 퓨즈 신호를 생성한다. 다수의 로우 퓨즈부(<0> 내지 <n>)에서 출력되는 다수의 로우 퓨즈 신호(Fuse<0> 내지 Fuse<n>)는 조합부(240) 및 글로벌 어드레스 발생기(250)에 인가된다. 조합부(240)는 다수의 로우 퓨즈 신호를 조합하여 다수의 비트를 갖는 조합신호로 출력한다. 다수의 비트를 갖는 조합신호는 글로벌 어드레스 발생기(250)에 인가된다.  The address signal applied to the second input buffer 212 is buffered by the second input buffer 212 and output at a predetermined time delay. The address signal output from the second input buffer 212 is applied to the second flip / flop 222. The row address strobe signal ras is applied to the third input buffer 213. The third input buffer 213 buffers the row address strobe signal rasz and delays a predetermined time to output the second flip / flop 222. The second flip / flop 222 outputs the address signal to the fuse set 230 in synchronization with the row address strobe signal rasz. The output address signals are applied to the plurality of row fuses <0> to <n> of the fuse set 230, respectively. The low fuse unit determines whether the applied address signal is a repair address signal or a normal address to generate a low fuse signal. The plurality of row fuse signals Fuse <0> to Fuse <n> output from the plurality of row fuses <0> to <n> are applied to the combination unit 240 and the global address generator 250. The combiner 240 combines a plurality of low fuse signals and outputs the combined signal having a plurality of bits. The combined signal having a plurality of bits is applied to the global address generator 250.

글로벌 어드레스 발생기(250)의 제 1 래치(251)는 로우 커맨드(rowp6)가 인가되면 제 1 플립/플롭(221)에서 출력된 어드레스 신호(ext_add)가 래치되고, 리프레쉬 명령(refresh)이 인가되면 내부 어드레스 신호(int_add)가 래치된다. 제 2 래치(252)는 다수의 로우 퓨즈 신호(Fuse<0> 내지 Fuse<n>) 및 조합부(240)에서 출력된 조합신호가 래치된다.When the row command row6 is applied, the first latch 251 of the global address generator 250 latches the address signal ext_add output from the first flip / flop 221, and when the refresh command refresh is applied. The internal address signal int_add is latched. In the second latch 252, a plurality of row fuse signals Fuse <0> to Fuse <n> and a combination signal output from the combination unit 240 are latched.

현재의 로우 어드레스가 정상 어드레스면 제 1 래치(251)에 래치된 어드레스 신호를 변경하지 않고 래치된 어드레스 신호보다 비트 수가 1 많은 어드레스가 로우 레벨이 되도록 하여 글로벌 어드레스 신호(add)를 생성한다. 글로벌 어드레스 신호는 메모리 소자의 다수의 뱅크로 출력된다.If the current row address is a normal address, an address having a greater number of bits than the latched address signal becomes a low level without changing the address signal latched in the first latch 251 to generate a global address signal add. The global address signal is output to multiple banks of memory elements.

현재의 로우 어드레스가 리페어 어드레이이면 제 1 래치(251)에 래치된 어드레스 비트보다 한 비트가 많은 하이 레벨의 어드레스 신호(add)를 생성하고, 제 2 래치(252)에 래치된 조합신호가 새로운 글로벌 어드레스 신호(add)가 되어 출력된다. If the current row address is a repair address, a high level address signal add is generated by one bit more than the address bits latched in the first latch 251, and the combined signal latched in the second latch 252 becomes a new global. The address signal is added and output.

출력된 글로벌 어드레스 신호는 리페어 어드레스 또는 정상 어드레스로 구분되어 래치부(260)에 임시 저장된 후, 디코더부(270)에 출력된다. 디코더부(270)는 리페어 어드레스 또는 정상 어드레스로 구분하여 디코딩하고, 디코딩된 어드레스 신호는 해당하는 메모리 셀 어레이의 워드라인(word line)을 동작시키게 된다.The output global address signal is divided into a repair address or a normal address and temporarily stored in the latch unit 260 and then output to the decoder unit 270. The decoder 270 decodes the repair address or the normal address, and decodes the address signal to operate a word line of the corresponding memory cell array.

상술한 바와 같이 로우 퓨즈세트를 반도체 메모리 소자의 뱅크부가 아닌 소자의 주변 회로 영역에 배치함으로써, 뱅크부의 면적을 감소시킬 수 있다. 따라서, 메모리 소자의 수율을 증가시킬 수 있다. As described above, by arranging the row fuse set in the peripheral circuit region of the device rather than the bank part of the semiconductor memory device, the area of the bank part can be reduced. Thus, the yield of the memory device can be increased.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에 따르면, 반도체 메모리 소자의 각 뱅크에 배치되는 로우 퓨즈세트를 뱅크부가 아닌 반도체 메모리 소자의 주변 회로 영역에 배치하고 퓨즈세트에서 출력되는 로우 퓨즈 신호를 다수의 비트를 갖는 신호를 생성하여 어드레스 신호를 생성하여 뱅크부에 전달함으로써, 뱅크부의 면적을 감소시킬 수 있어 메모리 소자의 수율을 증가시킬 수 있다. According to the present invention, a row fuse set disposed in each bank of a semiconductor memory device is disposed in a peripheral circuit region of a semiconductor memory device instead of a bank portion, and the row fuse signal output from the fuse set generates a signal having a plurality of bits to generate an address. By generating a signal and transferring it to the bank part, the area of the bank part can be reduced, thereby increasing the yield of the memory element.

Claims (4)

외부 어드레스 신호를 클럭 신호에 동기화시켜 래치하는 제 1 플립/플롭부;A first flip / flop unit configured to latch an external address signal in synchronization with a clock signal; 외부 어드레스 신호를 로우 어드레스 스트로브 신호에 동기화시켜 래치하는 제 2 플립/플롭부;A second flip / flop unit configured to latch an external address signal in synchronization with a row address strobe signal; 상기 제 2 플립/플롭부의 출력 신호에 응답하여 프로그램되어진 다수의 퓨즈신호를 출력하는 퓨즈세트;A fuse set configured to output a plurality of fuse signals programmed in response to an output signal of the second flip / flop unit; 상기 다수의 퓨즈 신호를 인가받아 다수의 비트 수를 갖는 조합신호를 생성하는 조합부; 및A combiner configured to receive the plurality of fuse signals and generate a combined signal having a plurality of bits; And 상기 제 1 플립/플롭부의 출력 신호와 상기 조합신호 및 상기 다수의 퓨즈 신호에 응답하여 글로벌 어드레스 신호를 생성하는 글로벌 어드레스 발생부를 포함하는 반도체 메모리 소자의 리던던시 회로.And a global address generator configured to generate a global address signal in response to an output signal of the first flip / flop unit, the combined signal, and the plurality of fuse signals. 제 1 항에 있어서,The method of claim 1, 상기 글로벌 어드레스 발생부는 상기 제 1 플립/플롭부의 출력 신호가 정상 어드레스일 때, 상기 출력 신호와 상기 출력 신호보다 1비트가 많은 로우 레벨의 어드레스 신호를 생성하고,The global address generator generates a low level address signal having one bit more than the output signal and the output signal when the output signal of the first flip / flop unit is a normal address, 상기 제 1 플립/플롭부의 출력 신호가 리페어 어드레스일 때, 상기 조합 신호와 상기 출력 신호보다 1비트가 많은 하이 레벨의 어드레스 신호를 생성하는 반 도체 메모리 소자의 리던던시 회로.And a high level address signal having one bit more than the combined signal and the output signal when the output signal of the first flip / flop portion is a repair address. 제 1 항에 있어서,The method of claim 1, 상기 글로벌 어드레스 발생부는 로우 커맨드 신호 또는 리프레쉬 명령에 응답하여 상기 제 1 플립/플롭부에서 출력 신호 또는 소자 내에 프로그램 되어진 내부 어드레스 신호를 래치하는 제 1 래치; 및The global address generator includes: a first latch configured to latch an output signal or an internal address signal programmed in an element at the first flip / flop unit in response to a low command signal or a refresh command; And 상기 조합신호를 래치하는 제 2 래치를 포함하는 반도체 메모리 소자의 리던던시 회로.And a second latch for latching the combined signal. 제 1 항에 있어서,The method of claim 1, 상기 외부 어드레스 신호와 상기 로우 어드레스 스트로브 신호를 버퍼링하고 일정 시간 지연시켜 상기 제 1 플립/플롭부와 상기 제 2 플립/플롭부에 전달하는 버퍼부를 더 포함하는 반도체 메모리 소자의 리던던시 회로.And a buffer unit for buffering the external address signal and the row address strobe signal and delaying the external address signal and the row address strobe signal for a predetermined time and transferring the external address signal and the row address strobe signal to the first flip / flop unit and the second flip / flop unit.
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