KR20070060855A - 테스트를 위한 집적회로 장치 - Google Patents

Abstract

SoC(System on a Chip)나 SiP(System in Package) 내에 존재하는 코아(Core)와 메모리(Memory)의 신호 단자 단락과 메모리의 불량 검출과 불량 검출률(Fault Coverage)을 높이기 위하여 코아와 메모리의 바운더리 스캔 테스트(Boundary Scan Test)와 메모리의 다양한 불량을 검출할 수 있는 테스트 방법과 코아와 메모리 주변 회로를 스캔 테스트(Scan Test)할 수 있는 집적회로 장치 및 그 방법이 개시된다. 상기 집적회로 장치는, 동작 중 시스템 입력이나 테스트 입력을 바운더리 신호 단자들을 통하여 인가하고 상기 신호를 시리얼로 출력하는 바운더리 스캔회로; 메모리를 테스트하기 위한 테스트 패턴 발생 회로; 코아 주변 회로와 메모리 주변 회로를 테스트하고 불량 검출률을 높이는 스캔 테스트 회로를 구비하는 것을 특징으로 한다.

Description

테스트를 위한 집적회로 장치{Integrated Circuit Device for Test}

도 1은 본 발명의 일실시예에 따른 테스트 장치를 나타내는 블록도이다.

도 2는 도 1의 바운더리 스캔 회로를 나타내는 블록도이다.

도 3은 도 2의 바운더리 스캔 레지스터를 나타내는 블록도이다.

도 4는 메모리 테스트 패턴과 테스트 순서

<도면의 주요 부호에 대한 설명>

100:코아와 메모리 바운더리 스캔 회로

200:코아 210, 220, 240: 먹스

230:비교회로 300:메모리

400:TAP 및 TAP 콘트롤러 500:테스트 패턴 발생기

600, 610, 620, 630:스캔 테스트 회로 및 메모리 출력 주변 회로

대한민국 특허출원 2003-92593호

본 발명은 반도체 집적회로 바운더리 스캔과 테스트 장치에 관한 것으로, 특히, SoC또는 SiP 내부의 코아와 메모리가 연결된 집적회로 장치의 신호 단자 단락 여부과 메모리의 불량 검출과 불량 검출률을 높이기 위하여 메모리와 주변회로를 스캔 테스트 할 수 있는 회로를 구비한 집적회로 장치에 관한 것이다.

최근 반도체 집적회로 기술은 CPU 같은 코아와 메모리가 물리적으로 하나의 칩에 집적되고 있으며, 이는 특히 RF칩과 DSP칩 등과 같이 전문적인 용도를 가진 칩의 경우 두드러진다. 이질적인 전자회로 블록들을 단일칩으로 집적하는 기술로는 SoC(System on a Chip)나 SiP(System in Package)가 사용되고 있으며, SoC나 SiP는 칩 면적의 효과적인 축소와 높은 집적이 가능하여 그 시장이 점점 확대 되고 있다.

SoC 또는 SiP를 구성하는 코아는 대부분의 시스템에 내장(embedded)될 수 있는 CPU(Central Process controller unit), 메모리 또는 DSP(digital signal processor)와 같은 매크로 블록이다. 이외에도, 내부에서 특정 기능 수행을 위한 다른 블록을 구성하는 다른 코아들이 존재할 수 있다. SoC 또는 SiP와 같은 집적회로 장치는 회로의 설계와 공정, 칩 테스트 또는 패키지 후 테스트 등 일련의 여러 단계를 거쳐 제품으로 출시되고 있으며, 칩의 성능 평가와 테스트가 점점 많음 비중을 차지하고 있다. SiP의 경우에는 각 칩을 웨이퍼 상태에서 테스트 한다. 그리고 각 칩을 한개의 패키지에 내장한 후 패키지 테스트를 한다. 패키지 테스트에서는 내부 소자의 각 신호 단자의 단락이나 내부 메크로 블록의 정상적인 동작여부를 판단하는 매크로 블록(macro block) 테스트가 이루어지고 있다.

집적회로가 미세화되고 집적도가 증가하고 여러개의 코아를 포함함에 따라서 효율적인 테스트가 점점 더 어려워지고 있다. 그러므로 SiP나 SoC의 테스트를 수월하게 하기 위하여 IEEE 1149.1 규격은 집적회로 사이 배선과 테스트에 사용할 수 있는 바운더리 스캔에 대하여 규정하고 있다. 각각의 내장(embedded) 집적회로 사이의 내부 회로와 외부 단자 사이의 신호 경로에 바운더리 스캔 장치를 제공함으로써 바운더리 스캔 장치의 입력 단자를 제어(Control)하고 출력 단자에서 관측(Observe)할 수 있다.

내부 메모리를 테스트하는 종래의 방법에서는 메모리에 테스트 패턴을 실행시켜 메모리의 정상적인 동작여부를 판단하는 방법을 사용한다. 내부의 메모리를 테스트하기 위해서는 테스트 벡터(Test Vector)를 인가한 후 기댓값과 메모리 출력을 비교하여 불량 여부를 판단한다.

한편, 집적회로 설계시에는 불량 점검률(Fault Coverage)을 고려하여 설계를 하며, 불량 발생시 어느 부분에서 불량이 발생하는지를 알아야 한다. 불량 검출 시 발생할 수 있는 불량을 검출하기 위해서는 적절한 테스트 벡터를 입력 단자를 통하여 해당 셀에 인가하고 출력을 출력 단자를 통하여 관측 할 수 있어야 한다. 그러기 위해서는 입력 핀에 대한 제어가 가능하여야 하며 출력 핀에서 관측이 가능하여야 한다.

그러나 내부 코아와 메모리의 각 신호 단자의 단락 여부에 대한 테스트와 내부 메모리의 정상 동작 여부에 대한 테스트에서, 이와 같은 종래의 테스트 방법에서는 한계를 나타내고 있는 실정이다. 즉, SoC 내부에 배치되는 내부 메모리주변의 플립-플롭(flip flop)이나 내부 메모리의 입/출력 데이터를 외부 단자에서 제어할 수 없으므로 전체적인 기능 테스트만이 이루어질 수 있을 뿐이며, 이에 따라 내부 메모리의 신호 단자의 단락이나 셀 등에서 발생하는 다양한 불량을 검출하기가 용이하지 않다는 문제점이 발생되고 있다. 최근 이와 같은 문제를 해결하기 위하여 여러 가지 테스트 방안들이 제안된 바 있으나, 대부분이 내부 메모리 주변 플립-플롭을 제어하거나 내부 메모리의 입/출력 데이터 패턴을 입력시켜 테스트하는 것이 아니라, 간접적인 테스트 방식으로 이루어지고 있다는 근원적인 한계가 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, SoC나 SiP 칩내에 구현할 수 있으며, 내부 코아 회로들을 편리하고 효과적으로 테스트할 수 있는 테스트 회로를 제공하는데 그 목적이 있다.

특히, 본 발명은 SoC 바운더리 또는 내부 코아와 메모리 바운더리의 각 신호 단자의 단락 여부에 대한 테스트를 수행하기 위한 바운더리 스캔 회로와 함께, 메모리 블록에 대한 테스트 및/또는 버퍼블록에 대한 테스트를 수행할 수 있는 구조를 제공하는데 심화된 목적이 있다.

구체적으로, SoC 바운더리 또는 내부 코아와 메모리 바운더리의 각 신호 단자의 단락 여부에 대한 테스트와 내부 메모리의 정상 동작 여부와 불량 지점에 대한 테스트에서, 메모리에 알맞은 테스트 입력 패턴을 입력시켜 내부 메모리를 테스트하여 불량 형태와 지점을 알 수 있으며, 스캔 테스트 방식으로 직접 코아와 메모리 주변의 플립-플롭을 제어하여 테스트 할 수 있는 집적회로 장치 및 그 방법을 제공하고자 한다.

상기 기술적 과제를 달성하기 위한 본 발명의 제1 특징부에 따른 집적회로 장치는, 코아 및 메모리; 상기 메모리의 어드레스 입력 경로를 선택하기 위한 어드레스 먹스; 상기 메모리의 데이터 입력 경로를 선택하기 위한 데이터 먹스; 메모리 테스트 중에 상기 메모리의 독출값 및 상기 데이터 먹스의 출력값을 비교하기 위한 비교기; 외부 단자로 상기 메모리의 독출값 또는 상기 어드레스 먹스의 출력값을 선택적으로 출력하기 위한 출력 먹스; 및 상기 어드레스 먹스에 순차적으로 증가하는 어드레스를 전송하면서, 입력 받은 테스트 패턴을 직렬로 상기 데이터 먹스에 전송하기 위한 구성으로서, 상기 비교기의 비교 결과값에 따라 정지하는 패턴 발생기를 포함하는 것을 특징으로 한다.

상기 기술적 과제를 달성하기 위한 본 발명의 제2 특징부에 따른 집적회로 장치는, 코아 및 메모리; 상기 메모리로 입/출력되는 데이터 및 어드레스를 일시 저장하기 위한 메모리 입/출력 버퍼; 상기 입/출력 버퍼에 대한 테스트 데이터 및 테스트 명령을 생성하기 위한 테스트 콘트롤러; 및 외부 단자로 상기 메모리의 독출값 또는 상기 메모리 입/출력 버퍼의 출력값을 선택적으로 출력하기 위한 출력 먹스를 포함하는 것을 특징으로 한다. 구현에 따라 상기 출력 먹스는 바운드리 스캔 회로의 출력도 선택적으로 출력하게 된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.

예컨대, 하기 설명에서는 내장 메모리를 테스트하기 위한 제1 특징부 및 플립플롭으로 이루어지는 메모리 입/출력 버퍼를 테스트하기 위한 제2 특징부를 모두 구비한 구현에 대하여 기술하고 있지만, 구현에 따라서는 제1 특징부 및 제2 특징부 중 하나만을 구비할 수 있으며, 이 또한 본 발명의 권리범위에 속한다.

예컨대, 하기 설명에서는 메모리 입/출력 버퍼의 일례로서, 메모리의 엑세스 어드레스를 저장하기 위한 플립플롭으로 이루어진 어드레스 버퍼와 메모리의 기록 데이터를 저장하기 위한 플립플롭으로 이루어진 데이터 버퍼에 대하여 테스트를 수행할 수 있는 구조를 제시하였지만, 동일한 사상에 따른 구조를 메모리의 독출용 출력 버퍼 등에도 구현할 수 있으며, 이 또한 본 발명의 권리범위에 속한다.

(실시예)

도 1은 본 발명의 일실시예에 따른 집적회로 장치(700)를 나타내는 블록도이다. 도시한 집접회로 장치(700)는, CPU나 MCP 등과 같은 코아(200) 및 내장 메모리(300); 상기 메모리(300)의 어드레스 입력 경로를 선택하기 위한 어드레스 먹스(210); 상기 메모리(300)의 데이터 입력 경로를 선택하기 위한 데이터 먹스(220); 상기 코아(200)에서 엑세스 할 지점의 메모리 어드레스를 일시 저장하기 위한 어드 레스 버퍼(620); 상기 코아(200)에서 상기 메모리(300)에 기록할 데이터를 일시 저장하기 위한 데이터 버퍼(610); 메모리 테스트 중에 상기 메모리(300)의 독출값 및 상기 데이터 먹스(220)의 출력값을 비교하기 위한 비교기(230); 상기 어드레스 먹스(210)에 순차적으로 증가하는 어드레스를 전송하면서, 소정의 테스트 패턴을 직렬로 상기 데이터 먹스(220)에 전송하기 위한 구성으로서, 상기 비교기(230)의 비교 결과값에 따라 정지하는 패턴 발생기(500); 상기 데이터/어드레스 버퍼(610, 620) 및 메모리(300)에 대한 테스트 명령, 테스트 데이터 및 테스트 클럭을 생성하기 위한 테스트 콘트롤러(400, 600); 및 외부 단자(DO)로 상기 메모리(300)의 독출값, 상기 어드레스 먹스(210)의 출력값 또는 상기 어드레스 버퍼(620)의 출력값을 선택적으로 출력하기 위한 출력 먹스(240)를 포함한다.

또한, 본 실시예에 따른 집적회로 장치는 종래기술에 따른 바운더리 스캔 회로(100)를 더 구비하며, 상기 바운더리 스캔 회로(100)의 출력(TDO)도 상기 출력 먹스(240)에 의해 스위칭되도록 구현하는 것이 보다 바람직하다. 이 경우 상기 테스트 콘트롤러는 바운더리 스캔을 위한 TDI를 생성하는 부분과, 테스트 명령 및 테스트 클럭을 생성하는 부분과, 메모리/버퍼 테스트를 지원하는 부분으로 구성될 수 있는데, 도 1에서는 TDI, 테스트 명령 및 테스트 클럭을 생성하는 테스트 억세스 포트(TAP:Test Access Port)/콘트롤러(400)와 메모리/버퍼 테스트를 지원하는 저장테스트 콘트롤러(600)로 구분하여 구현하였다.

간단히 정리하면, 도 1에 도시한 집적회로 장치(700)는, 바운더리 스캔회로(100), 코아(200), 메모리(300), 저장 테스트 콘트롤러(600), 제1 먹스 회로(210), 제2 먹스 회로(220), 비교 회로(230), 출력 먹스 회로(240), 패턴 발생기(500), 및 테스트 억세스 포트(TAP:Test Access Port)/콘트롤러(400)를 구비한다.

상기 테스트 억세스 포트(TAP)/콘트롤러(400)는 동작 형태를 결정하기 위하여, 테스트 클럭 신호(TCK:Test Clock), 테스트 모드 선택 신호(TMS:Test Mode Select), 및 테스트 리셋 신호(TRST:Test Reset)를 발생시키고, 이에 따라 상기 테스트 명령들(TMS, TRST)의 제어를 받아, 바운더리 스캔 시험을 위한 입력 테스트 데이터(TDI)를 발생시켜 상기 테스트 클럭(TCK)에 맞추어 출력한다.

상기 코아(200) 및 메모리(300)는 SoC 집적회로 장치(700)에 널리 내장되는 핵심 회로 블록으로서, 도면에서는 코아와 메모리를 동시에 구비하는 구현을 도시하였다. 상기 코아(200)는 바운더리 신호 단자(미도시)를 통하여 상기 입력 테스트 데이터(TDI)를 입력받으며, 상기 메모리(300)는 정상 동작 시는 코아(200)에서 발생하는 어드레스와 데이터를 입력받으며, 테스트 시에는 패턴 발생기(500)에서 어드레스와 데이터를 입력받는다.

상기 바운더리 스캔회로(100)는 상기 코아(200)와 메모리(300)의 바운더리 신호 단자들의 단락 여부를 테스트하기 위하여, 상기 입력 테스트 데이터(TDI)를 시리얼로 입력받아 상기 바운더리 신호 단자들에 인가하여, 시리얼로 출력(TDO)한다.

도 2는 도 1의 바운더리 스캔 회로(100)의 세부 구성을 나타내는 블록도이다. 도 2를 참조하면, 상기 바운더리 스캔 회로(100)는 바운더리 스캔 레지스터(110), 바이패스 레지스터(120), 명령어(instruction) 레지스터(130), 제1 먹스 (140) 및 제2 먹스(150)를 구비한다.

상기 바운더리 스캔 레지스터(110)는 입력 테스트 데이터(TDI)를 시리얼로 입력받아 상기 바운더리 신호 단자들에 인가하고, 시리얼로 출력한다. 상기 바이패스 레지스터(120)는 스캔 패스를 단축시킬 때, 소정 데이터(0 또는 1)를 출력한다. 상기 명령어 레지스터(130)는 상기 입력 테스트 데이터(TDI)의 일부를 저장하여 단락시험 명령어("Extest"), 정상동작 명령어("Sample/Preload"), 및 바이패스 명령어("Bypass")로 인식하여 해당 명령어 데이터를 오피(OP:operation) 코드로서 출력한다. 상기 제1 먹스(140)는 상기 먹스 제어 신호에 응답하여 상기 바운더리 스캔 레지스터(110) 출력 또는 상기 바이패스 레지스터(120) 출력을 선택적으로 출력한다. 상기 제2 먹스(150)는 상기 먹스 제어 신호에 응답하여 제1 먹스(140) 출력 또는 명령어 레지스터의 출력을 선택적으로 출력한다.

즉, 바운더리 스캔 회로(100)는 동작 모드 설정과 모드에 필요한 입출력 회로로 이루어진다. 테스트 억세스 포트(TAP) 콘트롤러(400)는 테스트 클럭 신호(TCK), 및 테스트 모드 선택 신호(TMS)를 발생시켜 동작 형태를 결정한다.

바운더리 스캔 레지스터(110)는 입력 테스트 데이터(TDI)를 시프트(shift)시켜 시리얼로 입력시키기 때문에, 바운더리 신호 단자들의 수와 같은 비트수가 필요하며, 바이패스 레지스터(120)는 바운더리 스캔 패스의 길이를 단축할 때 사용한다. 명령어 레지스터(130)는 바운더리 스캔 레지스터(110)가 수행할 기능에 대한 명령어를 포함하고 있다. 단락 테스트 명령어("Extest") 또는 정상동작 명령어("Sample/Preload")에 의하여 바운더리 스캔 레지스터(110)가 선택되고, 바이패스 명령어("Bypass")에 의하여 바이패스 레지스터(120)가 선택된다.

도 3은 도 2의 바운더리 스캔 레지스터(110)를 나타내는 블록도이다. 도 3을 참조하면, 상기 바운더리 스캔 레지스터(110)는, 제3 먹스 회로(111), 제1 D-플립플롭(112), 제2 D-플립플롭(113), 및 제4 먹스 회로(114)를 구비한다. 상기 바운더리 스캔 레지스터(110)는 바운더리 신호단자들과 연결되도록 신호 단자 바운더리에 배치된다.

상기 제3 먹스 회로(111)는 제1 모드 신호(MODE1)의 제어를 받아 상기 입력 테스트 데이터(TDI) 또는 상기 시스템 신호를 선택적으로 출력한다. 상기 제1 D-플립플롭(112)은 상기 제3 먹스 회로(111) 출력을 한 클럭 래치시켜 상기 바운더리 신호 단자들에 인가될 신호로서 출력한다. 상기 제2 D-플립플롭(113)은 상기 제1 D-플립플롭(112) 출력을 한 클럭 래치시켜 출력한다. 상기 제4 먹스 회로(114)는 제3 모드 신호(MODE3)의 제어를 받아 상기 제2 D-플립플롭(113) 출력 또는 상기 시스템 신호를 선택적으로 출력한다.

단락시험 명령어("Extest")에 따라 바운더리 스캔 테스트가 시작되고, 상기 바운더리 스캔 레지스터(110)는 도 3에 도시된 바와 같이, 쉬프트(Shift) 부분과 홀드(Hold) 부분으로 이루어져 있다. 상기 제3 먹스 회로(111)는 코아(200)와 메모리(300)의 시스템을 통해 출력되는 시스템 신호와 입력 테스트 데이터(TDI)로부터 입력을 받아서, 쉬프트(Shift)/홀드(Hold)를 제어하는 제1 모드 신호(MODE1)에 의하여 어느 하나를 선택한다. 선택된 데이터는 제1 D플립플롭(112)의 클럭에 의하여 시프트되고, 제1 D플립플롭(112)에서 출력되는 데이터는 제2 D플립플롭(113)의 입 력으로 간다. 제4 먹스 회로(114)의 입력은 시스템 신호와 제2 D-플립플롭(113)의 출력 데이터이며, 코아(200)와 메모리(300)의 정상(Normal) 동작 상태인 경우에는 제3 모드 신호(MODE)에 의하여 시스템 신호를 선택하며, 코아(200)와 메모리(300)의 바운더리 스캔 테스트인 경우에는 제3 모드 신호(MODE1)에 의하여 제2 D플립플롭(113)의 출력을 선택한다.

도 4는 메모리(300)에 대한 테스트를 위해 비교기(230)의 출력이 '0'일때 패턴 발생기에서 테스트 입력 패턴을 발생시키는 것을 도시한다.

메모리 테스트 방법은 데이터 입력으로 0 또는 1을 입력하여 전체 메모리 셀에 데이터를 쓴(401, 403) 후 전체 메모리 셀을 읽어(402, 404) 고착형 불량을 검출하는 단계와, 어드레스를 순차적으로 변화시키며 입력을 1에서 0으로 또는 0에서 1로 변화(405, 406)시켜 한 개의 메모리 셀에 데이터를 쓴 후 해당 셀을 읽어 천이불량을 검출하는 불량을 검출하는 단계를 포함하여 이루어질 수 있다. 메모리에 불량이 발생하면 비교기(230) 출력이 '1'이 되는데, 이 출력은 패턴 발생기(500)에 인가되어 데이터 패턴 발생을 중지시키며, 이때, 출력 먹스(240)는 어드레스를 출력하도록 제어되어 불량(fail)이 발생한 어드레스와 불량 종류를 알 수 있게 된다.

상기 과정을 다시 한번 정리하자면, '0'또는 '1'로 단일화된 테스트 패턴 또는 모자이크된 제1 패턴을 메모리 셀에 기록한 후 그 독출값을 검증하는 고착형 불량을 검출하는 과정; 및 상기 제1 패턴을 반전시킨 제2 패턴을 메모리 셀에 기록한 후 그 독출값을 검증하는 천이 불량을 검출하는 과정으로 이루어진다.

또한, 본 실시예에 따른 상기 스캔 시험회로(600)를 다음과 같이 메모리 주변의 어드레스 또는 데이터 입/출력 버퍼를 테스트하도록 구현할 수도 있다. 하기는 메모리 주변 버퍼들 중 플립플롭으로 구성되는 어드레스 및 데이터 입력 버퍼(610, 620)를 테스트하도록 구현한 것에 대한 동작 설명이다.

데이터 플립플롭(610)은 SE가 '0'인 경우에는 코아에서 발생하는 정상적인 데이터를 선택하며, SE가 '1'인 경우에는 스캔 입력(SI)을 선택한다. 또한, SE가 '1'인 경우, 데이터 플립플롭(610)의 출력이 어드레스 플립플롭(620)의 입력으로 연결되며, 출력 먹스(240)에서 상기 어드레스 플립플롭의 출력을 선택하여, DO단자의 출력으로 불량 여부를 알 수 있다. 즉, 도시한 구조는 복수개의 버퍼에 대한 스캔 입력 데이터(SI)가 하나의 버퍼에만 입력되고, 나머지 버퍼는 다른 버퍼의 출력으로 대신하도록 하며, 마지막으로 입력된 버퍼의 출력값만을 검증하는 방식을 가진다. 이는 검출된 불량(fail)이 어느 버퍼에서 발생되었는가를 인지하는데 다소 복잡하지만, 간단한 구조로 다수의 버퍼에 대한 불량 검증 테스트를 신속하게 수행하게 하는 장점이 있다. 도 1의 구조와는 달리, 각 버퍼(610, 620)에 스캔 입력 데이터(SI)를 인가하고, 각 버퍼(610, 620)의 출력을 각각 DO로 출력하도록 구현할 수도 있다.

상기 메모리에 대한 스캔 테스트시 사용되는 패턴 발생기(500)는, 스캔 테스트 명령 및 테스트 패턴 데이터(SI)를 입력받는 논리소자 블록; 및 상기 논리소자 블록의 출력을 소정 클럭에 동기시켜 출력하는 D 플립플롭을 구비하도록 구현할 수 있다. 직렬 입력되는 소정의 패턴 데이터를 어드레스를 순차적으로 증가시켜가면서 메모리에 기록하는 방식의 테스트 패턴 발생회로는 당업계에 다양한 구현이 제시되어 있으므로 자세한 설명을 생략한다.

위에서 기술한 바와 같이, 본 발명의 일실시예에 따른 집적회로 장치(700)는, 입력 테스트 데이터(TDI)를 인가하는 바운더리 스캔 회로를 이용하여 SoC 내부의 코아와 메모리 각 신호 단자들의 단락 여부를 테스트하고, 패턴 발생기에서 어드레스와 데이터를 입력하여 내부 메모리(300)의 불량 여부를 테스트하며, 메모리 주변 회로를 스캔 테스트회로(600)를 이용하여 테스트하여, 그 테스트 결과로서 외부의 최소 핀으로 출력되는 신호(DO)로부터 SoC 집적회로 장치(700)의 양호/불량 판단을 할 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 따른 집적회로 장치는, 바운더리 스캔으로 SoC 내부 코아와 메모리 각 신호 단자의 단락 여부에 대한 테스트와 데이터 패턴을 입력시켜서, 내부 메모리의 정상 동작 여부, 불량 형태 및 불량 지점을 알 수 있다. 스캔 테스트 방식으로 주변 회로의 불량을 용이하게 검출하며, 빠른 시간에 SoC 집적회로 장치의 양호/불량, 불량 형태, 불량 지점 등의 정확한 판단이 가능하며 불량 검출률을 높이는 효과가 있다.

Claims (10)

1. 코아 및 메모리;

   상기 메모리의 어드레스 입력 경로를 선택하기 위한 어드레스 먹스;

   상기 메모리의 데이터 입력 경로를 선택하기 위한 데이터 먹스;

   메모리 테스트 중에 상기 메모리의 독출값 및 상기 데이터 먹스의 출력값을 비교하기 위한 비교기;

   외부 단자로 상기 메모리의 독출값 또는 상기 어드레스 먹스의 출력값을 선택적으로 출력하기 위한 출력 먹스; 및

   상기 어드레스 먹스에 순차적으로 증가하는 어드레스를 전송하면서, 입력 받은 테스트 패턴을 직렬로 상기 데이터 먹스에 전송하며, 상기 비교기의 비교 결과값에 따라 동작을 정지하는 패턴 발생기

   를 포함하는 집적회로 장치.
2. 제1항에 있어서,

   테스트 동작의 동기를 맞추기 위한 테스트 클럭 및 테스트 명령들을 생성하기 위한 테스트 콘트롤러를 더 포함하는 집적회로 장치.
3. 제1항에 있어서, 상기 테스트 패턴은,

   '0'또는 '1'로 단일화된 테스트 패턴 또는 모자이크된 패턴으로서, 상기 메 모리의 고착형 불량을 검출하기 위한 제1 패턴; 및

   상기 제1 패턴을 반전시킨 패턴으로서, 상기 메모리의 천이 불량을 검출하기 위한 제2 패턴

   을 포함하는 것을 특징으로 하는 집접회로 장치.
4. 제1항 내지 제3항 중 어느 한 항에 있어서,

   바운더리 신호 단자들에 대한 단락여부를 테스트하여 그 결과값을 상기 출력 먹스로 전달하기 위한 바운더리 스캔 회로를 더 포함하는 집적회로 장치.
5. 코아 및 메모리;

   상기 메모리로 입/출력되는 데이터 및 어드레스를 일시 저장하기 위한 메모리 입/출력 버퍼;

   상기 입/출력 버퍼에 대한 테스트 데이터 및 테스트 명령을 생성하기 위한 테스트 콘트롤러; 및

   외부 단자로 상기 메모리의 독출값 또는 상기 메모리 입/출력 버퍼의 출력값을 선택적으로 출력하기 위한 출력 먹스

   를 포함하는 집적회로 장치.
6. 제5항에 있어서, 상기 메모리 입/출력 버퍼는,

   상기 코아에서 엑세스 할 지점의 메모리 어드레스를 일시 저장하기 위한 어 드레스 버퍼; 및

   상기 코아에서 상기 메모리에 기록할 데이터를 일시 저장하기 위한 데이터 버퍼

   를 포함하는 것을 특징으로 하는 집적회로 장치.
7. 제5항에 있어서,

   바운더리 신호 단자들에 대한 단락여부를 테스트하여 그 결과값을 상기 출력 먹스로 전달하기 위한 바운더리 스캔 회로를 더 포함하는 집적회로 장치.
8. 제5항 내지 제 7항 중 어느 한 항에 있어서,

   상기 메모리의 어드레스 입력 경로를 선택하기 위한 어드레스 먹스;

   상기 메모리의 데이터 입력 경로를 선택하기 위한 데이터 먹스;

   메모리 테스트 중에 상기 메모리의 독출값 및 상기 데이터 먹스의 출력값을 비교하기 위한 비교기;

   상기 어드레스 먹스에 순차적으로 증가하는 어드레스를 전송하면서, 입력 받은 테스트 패턴을 직렬로 상기 데이터 먹스에 전송하며, 상기 비교기의 비교 결과값에 따라 동작을 정지하는 패턴 발생기

   를 더 포함하는 집적회로 장치.
9. 제8항에 있어서,

   상기 출력 먹스는, 외부 단자로 상기 메모리의 독출값, 상기 어드레스 먹스의 출력값 또는 상기 메모리 입/출력 버퍼의 출력값을 선택적으로 출력하고,

   상기 테스트 콘트롤러는, 상기 테스트 동작의 동기를 맞추기 위한 테스트 클럭, 입/출력 버퍼에 대한 테스트 데이터 및 테스트하려는 대상을 지정하기 위한 테스트 명령을 생성하는 것을 특징으로 하는 집적회로 장치.
10. 제8항에 있어서, 상기 테스트 패턴은,

    '0'또는 '1'로 단일화된 테스트 패턴 또는 모자이크된 패턴으로서, 상기 메모리의 고착형 불량을 검출하기 위한 제1 패턴; 및

    상기 제1 패턴을 반전시킨 패턴으로서, 상기 메모리의 천이 불량을 검출하기 위한 제2 패턴

    을 포함하는 것을 특징으로 하는 집적회로 장치.

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