KR20070054278A - Structure of fuse for use in semiconductor device and method for forming fuse - Google Patents
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Abstract
본 발명은 반도체 소자의 퓨즈 구조 및 퓨즈 형성방법에 관한 것으로, 본 발명에 따른 반도체 소자의 퓨즈 구조는, 반도체 기판 상에 배치되는 제1퓨즈라인과; 상기 제1퓨즈라인과는 수직적으로 중첩되고 서로 다른 배선층에 배치되는 제2퓨즈라인과; 상기 제1퓨즈라인과 상기 제2퓨즈라인을 전기적으로 연결하기 위하여 배치되는 콘택을 구비함을 특징으로 한다. 본 발명에 따르면, 퓨즈 형성면적을 줄일 수 있으며, 커팅 신뢰성을 향상시킬 수 있는 효과가 있다.The present invention relates to a fuse structure and a fuse forming method of a semiconductor device, the fuse structure of the semiconductor device according to the present invention includes a first fuse line disposed on the semiconductor substrate; A second fuse line vertically overlapping the first fuse line and disposed on different wiring layers; And a contact disposed to electrically connect the first fuse line and the second fuse line. According to the present invention, the fuse formation area can be reduced, and cutting reliability can be improved.
퓨즈, 콘택, 레이어, 커팅, 레이저 Fuse, contact, layer, cutting, laser
Description
도 1은 종래의 양방향 퓨즈의 구조를 나타낸 도면1 is a view showing the structure of a conventional bidirectional fuse
도 2는 종래의 한방향 입력부를 가지는 퓨즈의 구조를 나타낸 도면2 is a view showing the structure of a fuse having a conventional one-way input;
도 3은 본 발명의 일 실시예에 따른 퓨즈의 구조를 나타낸 도면3 is a view showing the structure of a fuse according to an embodiment of the present invention;
도 4는 도 3의 사시도4 is a perspective view of FIG. 3
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
110, 112 : 배선 114 : 제1퓨즈라인110, 112: wiring 114: first fuse line
116 : 제2퓨즈라인 118 : 콘택116: second fuse line 118: contact
120 : 오픈 영역120: open area
본 발명은 반도체 소자의 퓨즈 구조 및 퓨즈 형성방법에 관한 것으로, 더욱 구체적으로는, 사용면적을 줄일 수 있으며, 커팅 신뢰성 측면에서 높은 신뢰성을 확보할 수 있는 반도체 소자의 퓨즈구조 및 퓨즈 형성방법에 관한 것이다.The present invention relates to a fuse structure and a fuse forming method of a semiconductor device, and more particularly, to a fuse structure and a fuse forming method of a semiconductor device that can reduce the use area and ensure high reliability in terms of cutting reliability. will be.
반도체 소자의 사이즈가 미세화되고 한 개의 반도체 칩 속에 포함되는 소자의 수가 거대화됨에 따라, 결함 밀도의 수준도 향상되지만, 개발 단계나 양산의 초기에 있어서는 낮은 획득률이 문제가 된다. 이러한 문제를 해결하기 위하여 리던던시(redundancy) 회로 기술이 제안되고 실용화되어 왔다. 상기 리던던시 회로는 반도체 메모리 소자를 포함하여 통상의 반도체 소자의 제조과정에서의 결함 등으로 동작하지 않는 회로를 여분의 회로로 대치하기 위한 회로이다. 이 경우 리페어(repair) 공정이나, 일부 회로의 특성을 응용에 맞게 변경하는 트리밍(trimming) 공정이 수행되게 된다. 이러한 리페어 공정이나 트리밍 공정은 소정의 배선 일부를 레이저의 조사 등을 이용하여 끊음으로써 수행된다. 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라인이라 하고, 상기 퓨즈라인과 이를 둘러싸는 영역을 여기서는 퓨즈라 칭한다. As the size of the semiconductor element becomes smaller and the number of elements included in one semiconductor chip increases, the level of defect density also improves, but a low acquisition rate becomes a problem in the development stage and in the beginning of mass production. In order to solve this problem, a redundancy circuit technology has been proposed and put to practical use. The redundancy circuit is a circuit for replacing a circuit which does not operate due to a defect in a manufacturing process of a conventional semiconductor device including a semiconductor memory device with an extra circuit. In this case, a repair process or a trimming process of changing the characteristics of some circuits to suit an application may be performed. Such a repair process or a trimming process is performed by cutting off a portion of the predetermined wiring using laser irradiation or the like. The wiring broken by the laser irradiation is called a fuse line, and the fuse line and the area surrounding the fuse line are referred to herein as a fuse.
반도체 장치에 있어서 퓨즈는 통상적으로 리페어(Repair)를 통한 메모리 셀의 구제에 널리 사용되고 있으며, 결함 셀을 리던던시(redundancy) 셀로 대체하는 작업은, 대체하고자 하는 메인 셀의 어드레스에 대응되는 리던던시 디코더(decoder)의 퓨즈를 레이저 빔(laser beam)등의 기술을 이용하여 절단함으로써 이루어진다.In semiconductor devices, fuses are commonly used to repair memory cells through repair, and replacing a defective cell with a redundancy cell is a redundancy decoder corresponding to an address of a main cell to be replaced. ) Is cut by using a technique such as a laser beam.
반도체 메모리 장치가 고집적화됨에 따라 더욱 많은 수의 리던던시 셀과 이를 리페어하기 위한 더욱 많은 수의 퓨즈를 필요로 하게 되었다. 이에 따라, 퓨즈 의 간격, 폭 등이 더욱 좁아져, 보다 정밀한 제조공정이 요구되고 있는 실정이다.As semiconductor memory devices become more integrated, they require a larger number of redundancy cells and a larger number of fuses to repair them. Accordingly, the gaps, widths, and the like of the fuses are further narrowed, and a more precise manufacturing process is required.
도 1 및 도 2는 종래의 퓨즈 구조를 나타낸 것이다.1 and 2 show a conventional fuse structure.
도 1은 양방향의 배선을 연결하기 위한 퓨즈 구조를 나타낸 것이다. 도 1에 도시된 바와 같이, 종래의 일반적인 퓨즈는 양방향의 배선들(10,12)을 서로 연결하기위한 퓨즈라인(14)을 구비한다. 상기 퓨즈라인(14)의 중앙부인 오픈 영역(16)은 레이저 빔(laser beam)등의 기술을 이용하여 절단하기 위한 영역이다.1 illustrates a fuse structure for connecting bidirectional wires. As shown in FIG. 1, a conventional fuse generally includes a
도 2는 한 쪽 방향에 구비되는 두개의 배선을 연결하기 위한 퓨즈 구조를 나타낸 것이다.2 illustrates a fuse structure for connecting two wires provided in one direction.
도 2에 도시된 바와 같이, 한 쪽 방향으로 배선들(10,20)이 구비되는 경우에 퓨즈의 퓨즈라인(24)이 U자 형태를 가진다. 이는 오픈영역(26)에 퓨즈라인(24)의 중앙이 위치하도록 하여야 하기 때문에 이와 같은 구조를 가지게 된다. 여기서 한 쪽 방향으로만 배치되는 배선들(10,20)을 연결하기 위한 퓨즈 라인(24)을 가지는 퓨즈를 한방향 입력부를 갖는 퓨즈라고 칭하기로 한다.As shown in FIG. 2, when the
상술한 바와 같은 종래의 도 2와 같은 한 방향 입력부를 갖는 퓨즈 구조에서는, 퓨즈의 형성면적이 도 2에 도시된 바와 같이, 도 1의 양 방향 배선들을 연결하기 위하여 형성되는 퓨즈 구조보다 두 배로 늘어나는 문제점이 있다. In the conventional fuse structure having a one-way input unit as shown in FIG. 2, the formation area of the fuse is twice as large as that of the fuse structure formed to connect the bidirectional wires of FIG. 1, as shown in FIG. 2. There is a problem.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 반도체 소자의 퓨즈구조 및 퓨즈 형성방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a fuse structure and a fuse forming method of a semiconductor device that can overcome the above-mentioned conventional problems.
본 발명의 다른 목적은 형성 면적을 줄일 수 있는 반도체 소자의 퓨즈구조 및 퓨즈 형성방법을 제공하는데 있다.Another object of the present invention is to provide a fuse structure and a fuse forming method of a semiconductor device capable of reducing the formation area.
본 발명의 또 다른 목적은 다층 구조의 한 방향 입력부를 갖는 반도체 소자의 퓨즈구조 및 퓨즈 형성방법을 제공하는 데 있다.It is still another object of the present invention to provide a fuse structure and a fuse forming method of a semiconductor device having a multi-layered directional input unit.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 반도체 소자의 퓨즈 구조는, 반도체 기판 상에 배치되는 제1퓨즈라인과; 상기 제1퓨즈라인과는 수직적으로 중첩되고 서로 다른 배선층에 배치되는 제2퓨즈라인과; 상기 제1퓨즈라인과 상기 제2퓨즈라인을 전기적으로 연결하기 위하여 배치되는 콘택을 구비한다.According to an aspect of the present invention for achieving some of the above technical problems, a fuse structure of a semiconductor device according to the present invention comprises: a first fuse line disposed on a semiconductor substrate; A second fuse line vertically overlapping the first fuse line and disposed on different wiring layers; And a contact disposed to electrically connect the first fuse line and the second fuse line.
상기 제1퓨즈라인 및 제2퓨즈라인은 알루미늄 또는 구리를 재질로 할 수 있으며, 상기 퓨즈는 한방향의 입력부를 가질 수 있다. 그리고, 상기 제1퓨즈라인 및 제2퓨즈라인의 중앙부에 오픈 영역이 위치될 수 있다.The first fuse line and the second fuse line may be made of aluminum or copper, and the fuse may have an input unit in one direction. In addition, an open area may be located at a central portion of the first fuse line and the second fuse line.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 반도체 소자의 퓨즈 형성방법은, 반도체 기판 상에 제1퓨즈라인을 형성하는 단계와; 상기 제1퓨즈라인 상부에 절연막을 형성하고 상기 절연막에 형성된 개구를 통하여 상기 제1퓨즈라인과 전기적으로 연결되는 콘택을 형성하는 단계와; 상기 콘택이 형성된 반도체 기판상에 상기 콘택과 전기적으로 연결되며, 상기 제1퓨즈라인과는 수직적으로 중첩되는 제2퓨즈라인을 형성하는 단계를 구비한다.According to another aspect of the present invention for achieving some of the above technical problem, a fuse forming method of a semiconductor device according to the present invention comprises the steps of: forming a first fuse line on a semiconductor substrate; Forming an insulating film on the first fuse line and forming a contact electrically connected to the first fuse line through an opening formed in the insulating film; And forming a second fuse line electrically connected to the contact on the semiconductor substrate on which the contact is formed and overlapping the first fuse line vertically.
상기 제1퓨즈라인 및 제2퓨즈라인은 알루미늄 또는 구리를 재질로 할 수 있으며, 상기 퓨즈는 한방향의 입력부를 가지도록 형성될 수 있다. 그리고, 상기 제1퓨즈라인 및 제2퓨즈라인은 그 중앙부에 오픈 영역이 위치되도록 형성될 수 있다.상기한 구성에 따르면, 형성면적이 적으며, 다층구조의 한방향 입력부를 갖는 퓨즈 구조가 가능해진다. The first fuse line and the second fuse line may be made of aluminum or copper, and the fuse may be formed to have an input unit in one direction. The first fuse line and the second fuse line may be formed such that an open area is positioned at a central portion thereof. According to the above-described configuration, a fuse structure having a small area and a multi-layered unidirectional input unit can be provided. .
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다. DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, without any other intention than to provide a thorough understanding of the present invention to those skilled in the art.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 구조를 나타낸 것이다.3 and 4 illustrate a fuse structure of a semiconductor device according to an embodiment of the present invention.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 구조를 나타낸 것이고, 도 4는 도 3의 A부분의 사시도를 나타낸 것이다.3 illustrates a fuse structure of a semiconductor device according to an embodiment of the present invention, and FIG. 4 illustrates a perspective view of portion A of FIG. 3.
도 3 및 도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 구조는 한 방향 입력부를 가지는 퓨즈 구조를 가진다. 반도체 기판 상의 제1레이어(layer)에 제1퓨즈라인(114)이 배치되고, 상기 제1레이어 상부 레이어인 제2레이어에 제2퓨즈 라인(116)이 배치된다.3 and 4, the fuse structure of the semiconductor device according to the embodiment of the present invention has a fuse structure having a one-way input unit. A
상기 제1퓨즈라인(114)과 상기 제2퓨즈라인(116)은 콘택(118)을 통하여 전기적으로 연결된다. 여기서, 상기 제1퓨즈라인(114), 상기 제2퓨즈라인(116), 및 상기 콘택(118)이 하나의 퓨즈를 구성한다.The
그리고 상기 제1퓨즈라인(114) 및 상기 제2퓨즈라인(116)은 오픈 영역(120) 에서 수직적으로 중첩되도록 배치된다.The
상술한 바와 같은 구조는 종래에 비하여 불필요한 라인을 제거할 수 있어 라인 로딩(loading)을 줄일 수 있게 된다. 또한, 퓨즈 커팅시 상기 제1퓨즈라인(114) 이 커팅되어도 되고, 제1퓨즈라인(114)과 제2퓨즈라인(116)이 동시에 커팅되어도 되므로 커팅 신뢰성이 개선될 수 있다.As described above, unnecessary lines can be removed as compared with the related art, thereby reducing line loading. In addition, since the
상술한 바와 같은 구조의 퓨즈를 형성하는 과정은 다음과 같다.The process of forming a fuse having the above-described structure is as follows.
하부구조가 형성된 반도체 기판에 제1 층간 절연막을 형성하고, 상기 층간 절연막 상에 도전물질을 증착한다. 상기 제1층간 절연막은 BPSG(Boron Phosphorous Silicate Glass)막, PSG(Phosphorous Silicate Glass), SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma)막으로 형성될 수 있다.A first interlayer insulating film is formed on the semiconductor substrate on which the substructure is formed, and a conductive material is deposited on the interlayer insulating film. The first interlayer insulating film may include a boron phosphosilicate glass (BPSG) film, a phosphorous silica glass (PSG), a spin on glass (SOG) film, a tetra ethyl ortho silicate (TEOS) film, an undoped silicate glass (USG) film, or high HDP (high film). Density Plasma) film may be formed.
이후 통상의 사진공정 및 식각공정을 이용하여 상기 도전물질을 패터닝함에 의하여 제1퓨즈라인(114)을 형성한다. 상기 제1퓨즈라인(114)은 알루미늄(Al)막, 텅스텐(W)막, 구리(Cu)막 등으로 형성할 수 있다. Thereafter, the
이어서, 제1 퓨즈라인(114)이 형성되어 있는 반도체 기판 전면에 제2층간절연막을 형성한다. 제2 층간절연막은 BPSG(Boron Phosphorous Silicate Glass)막, PSG(Phosphorous Silicate Glass), SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma)막으로 형성될 수 있다. Subsequently, a second interlayer insulating film is formed on the entire surface of the semiconductor substrate on which the
다음에 통상의 사진공정 및 식각공정을 이용하여 제2 층간절연막을 패터닝하 여 상기 제1퓨즈라인(114)과 연결되는 콘택홀을 형성한다. Next, the second interlayer insulating layer is patterned by using a normal photolithography process and an etching process to form a contact hole connected to the
이어서 상기 콘택홀을 도전물질, 예를 들면, 알루미늄(Al), 텅스텐(W) 또는 구리(Cu) 등으로 충진하여 콘택(118)을 형성한다.Subsequently, the contact hole is filled with a conductive material, for example, aluminum (Al), tungsten (W), copper (Cu), or the like to form a
이어서, 상기 콘택(118) 및 제2 층간절연막 상에 도전물질, 예컨대 알루미늄(Al), 텅스텐(W) 또는 구리(Cu)를 증착한 후, 사진공정 및 식각공정을 이용하여 상기 콘택(118)과 연결되는 제2퓨즈라인(116)을 형성한다. 여기서 상기 제2퓨즈라인(116)은 상기 제1퓨즈라인(114)과 중첩되도록 형성한다. Subsequently, a conductive material such as aluminum (Al), tungsten (W) or copper (Cu) is deposited on the
상술한 바와 같은 공정에 의하여, 반도체 기판 상에 배치되는 제1퓨즈라인(114)과, 상기 제1퓨즈라인(114)과는 수직적으로 중첩되고 서로 다른 배선층에 배치되는 제2퓨즈라인(116)과, 상기 제1퓨즈라인(114)과 상기 제2퓨즈라인(116)을 전기적으로 연결하기 위하여 배치되는 콘택(118)을 구비하는 퓨즈가 형성된다.By the above-described process, the
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. The description of the above embodiments is merely given by way of example with reference to the drawings for a more thorough understanding of the present invention, and should not be construed as limiting the present invention. In addition, it will be apparent to those skilled in the art that various changes and modifications can be made without departing from the basic principles of the present invention.
이상 설명한 바와 같이, 본 발명에 따르면, 한 방향 입력부를 가지는 퓨즈를 배치 또는 형성함에 있어, 제1퓨즈라인과 제2퓨즈라인이 서로 다른 배선층에 배치 되되, 서로 수직적으로 중첩되도록하고, 제1퓨즈라인과 제2퓨즈라인은 서로 콘택을 통하여 전기적으로 연결되도록 하는 구조를 가짐에 의하여 퓨즈가 차지하는 형성면적을 줄일 수 있는 장점이 있다. 또한, 퓨즈 커팅시 제2퓨즈라인 만이 커팅되어도 되고 제1퓨즈라인 및 제2퓨즈라인 모두가 커팅되어도 되므로 커팅 신뢰성이 향상될 수 있다.As described above, according to the present invention, in arranging or forming a fuse having one direction input unit, the first fuse line and the second fuse line are disposed on different wiring layers, and the first fuse line and the second fuse line are vertically overlapped with each other. The line and the second fuse line has an advantage that the formation area occupied by the fuse can be reduced by having a structure that is electrically connected to each other through the contact. In addition, since only the second fuse line may be cut or both the first fuse line and the second fuse line may be cut when cutting the fuse, cutting reliability may be improved.
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Cited By (3)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |