KR20070051165A - Semiconductor package having pre-solder bump, stack package using the same and manufacturing method thereof - Google Patents

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Abstract

본 발명은 프리 솔더 범프(pre-solder bump)를 갖는 반도체 패키지와, 그를 이용한 적층 패키지 및 그의 제조 방법에 관한 것으로, 솔더 볼 크기 증가 한계에 따른 반도체 패키지의 적층 마진 부족과, 리플로우 과정에서 작용하는 열적 스트레스에 따른 패키지 휨에 의한 솔더 접합 불량을 해소하기 위한 것이다. 본 발명에 따르면, 적층 반도체 패키지의 솔더 볼이 접합되는 피적층 반도체 패키지의 접속 패드에 일정 높이로 프리 솔더 범프를 형성함으로써, 반도체 패키지의 휨과 적층 마진을 확보할 수 있다. 이로 인해 패키지 적층시 안정적인 솔더 접합 신뢰성을 확보할 수 있다. 이때 프리 솔더 범프의 상부는 평면으로 형성되기 때문에, 솔더 볼이 안정적으로 탑재되어 접합될 수 있다.The present invention relates to a semiconductor package having a pre-solder bump, a laminated package using the same, and a method of manufacturing the same. This is to solve the solder joint failure caused by the package bending caused by thermal stress. According to the present invention, the pre-solder bumps are formed at a predetermined height on the connection pads of the stacked semiconductor packages to which the solder balls of the laminated semiconductor packages are bonded, thereby ensuring warpage and lamination margin of the semiconductor packages. This ensures stable solder joint reliability when stacking packages. At this time, since the upper portion of the pre-solder bump is formed in a plane, the solder balls can be stably mounted and bonded.

프리 솔더 범프, 적층, 패키지, 배선기판, 비지에이(BGA) Free Solder Bumps, Lamination, Packages, Wiring Boards, BGA

Description

프리 솔더 범프를 갖는 반도체 패키지와, 그를 이용한 적층 패키지 및 그의 제조 방법{Semiconductor package having pre-solder bump, stack package using the same and manufacturing method thereof}Semiconductor package having a pre-solder bump, a laminated package using the same and a method for manufacturing the same {Semiconductor package having pre-solder bump, stack package using the same and manufacturing method

도 1은 종래기술에 따른 적층 패키지를 보여주는 단면도이다.1 is a cross-sectional view showing a laminated package according to the prior art.

도 2는 단위 패키지의 휨에 따른 솔더 접합 불량이 발생된 상태를 보여주는 단면도이다.2 is a cross-sectional view illustrating a state in which solder joint defects are generated due to warpage of a unit package.

도 3a은 본 발명의 실시예에 따른 프리 솔더 범프를 갖는 반도체 패키지를 보여주는 평면도이다.3A is a plan view illustrating a semiconductor package having pre-solder bumps in accordance with an embodiment of the present invention.

도 3b는 도 3a의 Ⅲ-Ⅲ선 단면도이다.FIG. 3B is a cross-sectional view taken along the line III-III of FIG. 3A.

도 4a 내지 도 4d는 도 3의 반도체 패키지의 제조 방법에 있어서, 배선기판에 프리 솔더 범프를 형성하는 공정을 보여주는 단면도들이다.4A through 4D are cross-sectional views illustrating a process of forming pre-solder bumps on a wiring board in the method of manufacturing the semiconductor package of FIG. 3.

도 5a 및 도 5b는 도 3의 반도체 패키지를 이용한 적층 패키지의 제조 방법에 따른 각 단계를 보여주는 단면도들이다.5A and 5B are cross-sectional views illustrating respective steps according to a method of manufacturing a multilayer package using the semiconductor package of FIG. 3.

* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing

110 : 반도체 패키지 120 : 배선기판110: semiconductor package 120: wiring board

127 : 솔더 볼 패드 128 : 접속 패드127: solder ball pad 128: connection pad

129 : 보호층 130 : 반도체 칩129: protective layer 130: semiconductor chip

140 : 본딩 와이어 150 : 수지 봉합부140: bonding wire 150: resin sealing portion

160 : 솔더 볼 170 : 프리 솔더 범프160: solder ball 170: pre-solder bump

171 : 솔더 도금층 173 : 구형 범프171: solder plating layer 173: spherical bump

175 : 프리 솔더 범프의 상부 180 : 포토 마스크175: upper portion of the pre-solder bump 180: photo mask

181 : 개구부 190 : 플럭스181: opening 190: flux

200 : 적층 패키지200: laminated package

본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 적층시 양호한 솔더 접합성을 확보할 수 있는 프리 솔더 범프를 갖는 반도체 패키지와, 그를 이용한 적층 패키지 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package having a pre-solder bump capable of ensuring good solder bonding upon lamination, a laminate package using the same, and a method for manufacturing the same.

최근 전자 휴대기기의 소형화로 인해서 반도체 패키지의 크기는 점점 소형화, 박형화 및 경량화를 추구하고 있다. 반면에 반도체 패키지에 실장되는 반도체 칩의 용량은 증대되고 있다. 하지만 반도체 칩의 용량을 증대시키기 위해서는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 제조해 넣는 기술이 요구되는 데, 이와 같은 기술은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근에 현재 개발된 반도체 칩 또는 반도체 패키지를 이용하여 고집화를 구현할 수 있는 방법 예컨대, 반도체 칩을 3차원으로 적층한 적층 칩 패키지나 반도체 패키지를 3차원으로 적층한 적층 패키지에 대한 연구가 활 발히 진행되고 있다.Due to the recent miniaturization of electronic portable devices, the size of a semiconductor package is increasingly being miniaturized, thinned, and lightweight. On the other hand, the capacity of semiconductor chips mounted in semiconductor packages is increasing. However, in order to increase the capacity of a semiconductor chip, a technique for manufacturing a larger number of cells in a limited space of a semiconductor chip is required. Such a technique requires a high level of technology and a lot of development time such as requiring a fine fine line width. Shall be. Therefore, a method of implementing high integration using a semiconductor chip or a semiconductor package recently developed, for example, a stack chip package in which a semiconductor chip is stacked in three dimensions or a stack package in which a semiconductor package is stacked in three dimensions is active. It is progressing rapidly.

복수개의 반도체 칩을 3차원으로 적층하여 제조된 3차원 적층 칩 패키지는 고집적화를 이룰 수 있는 동시에 반도체 제품의 경박단소화에 대한 대응성도 뛰어나지만, 적층된 반도체 칩들에 대한 신뢰성 확보가 되지 않을 경우 수율이 떨어지는 문제점을 안고 있다. 즉, 적층된 반도체 칩 중에서 하나라도 불량인 반도체 칩이 포함될 경우 불량 처리되며, 수리작업이 불가능하다.The three-dimensional stacked chip package manufactured by stacking a plurality of semiconductor chips in three dimensions can achieve high integration and excellent response to light and thin reduction of semiconductor products, but yields when reliability of stacked semiconductor chips is not secured. I am having this falling problem. That is, if any one of the stacked semiconductor chips contains a defective semiconductor chip, the defect is processed and repair is impossible.

반면에 복수개의 반도체 패키지를 3차원으로 적층하여 제조된 3차원 적층 패키지는 적층 칩 패키지에 비해서 두께가 두꺼운 문제점은 있지만, 고집적화를 이룰 수 있고, 신뢰성 검사가 완료된 반도체 패키지를 사용함으로써 3차원으로 적층한 적층 패키지의 수율이 떨어지는 문제점을 극복할 수 있다. 이때 반도체 패키지로서 칩 스케일 패키지(Chip Scale Package; CSP)를 적용함으로써, 적층 패키지의 두께 증가 문제도 어느 정도 해소할 수 있다.On the other hand, a three-dimensional stacked package manufactured by stacking a plurality of semiconductor packages in three dimensions has a problem that the thickness is thicker than that of a stacked chip package, but may be highly integrated and stacked in three dimensions by using a semiconductor package that has been tested for reliability. It is possible to overcome the problem that the yield of one laminated package is poor. In this case, by applying a chip scale package (CSP) as a semiconductor package, the problem of increasing the thickness of the multilayer package may be solved to some extent.

종래기술에 따른 적층 패키지(100)가 도 1에 도시되어 있다. 도 1을 참조하면, 적층 패키지(100)는 두 개의 반도체 패키지(10a, 10b)가 3차원으로 적층된 구조를 갖는다. 이때 상대적으로 아래쪽에 위치하는 피적층되는 반도체 패키지(10a)를 제 1 패키지라 하고, 제 1 패키지(10a)에 적층되는 반도체 패키지(10b)를 제 2 패키지라 한다.A stack package 100 according to the prior art is shown in FIG. 1. Referring to FIG. 1, the stack package 100 has a structure in which two semiconductor packages 10a and 10b are stacked in three dimensions. In this case, the semiconductor package 10a to be relatively disposed below is called a first package, and the semiconductor package 10b stacked on the first package 10a is called a second package.

반도체 패키지(10a, 10b)는 배선기판의 상부면(21)에 반도체 칩(30)이 실장되고, 배선기판의 하부면(23)의 가장자리 부분에 솔더 볼(60)이 형성된 팬-아웃(fan-out) 타입의 보드 온 칩(Board On Chip; BOC) 패키지이다. 즉 반도체 패키지 (10a, 10b)는 배선기판(20)의 중심 부분에 형성된 창(25; window)에 반도체 칩의 칩 패드(31)가 노출되게 배선기판의 상부면(21)에 반도체 칩(30)의 활성면이 부착된 구조를 갖는다. 배선기판의 창(25)을 통하여 칩 패드(31)와 배선기판(20)의 기판 패드(26)는 본딩 와이어(40)로 연결된다. 창(25)에 노출된 칩 패드(31), 기판 패드(26) 및 본딩 와이어(40)는 배선기판의 하부면(23)에 액상의 성형 수지로 형성된 수지 봉합부(50)에 의해 보호된다. 그리고 배선기판(20)의 하부면(23)에 형성된 솔더 볼 패드들(27)에 각기 솔더 볼(60)이 형성되어 있다. 그리고 수지 봉합부(50) 외측의 배선기판(20)의 상부면(21)에 접속 패드들(28)이 형성되어 있다.The semiconductor packages 10a and 10b are fan-out in which the semiconductor chip 30 is mounted on the upper surface 21 of the wiring board, and the solder balls 60 are formed on the edge of the lower surface 23 of the wiring board. -out) Board on Chip (BOC) package. That is, the semiconductor packages 10a and 10b are formed on the upper surface 21 of the wiring board so that the chip pad 31 of the semiconductor chip is exposed on the window 25 formed in the center portion of the wiring board 20. The active surface of) is attached. The chip pad 31 and the substrate pad 26 of the wiring board 20 are connected by the bonding wire 40 through the window 25 of the wiring board. The chip pad 31, the substrate pad 26, and the bonding wire 40 exposed to the window 25 are protected by a resin encapsulation 50 formed of a liquid molding resin on the lower surface 23 of the wiring board. . Solder balls 60 are formed on the solder ball pads 27 formed on the lower surface 23 of the wiring board 20. Connection pads 28 are formed on the upper surface 21 of the wiring board 20 outside the resin sealing unit 50.

이와 같은 반도체 패키지(10a, 10b)의 적층은 솔더 볼(60)을 이용한 솔더 접합 공정에 의해 이루어진다. 즉 제 1 패키지의 솔더 볼(60)에 플럭스(flux)를 도포한 상태에서 제 1 패키지의 배선기판(20)에 제 2 패키지의 솔더 볼(60)이 위치할 수 있도록 탑재한 후, 제 2 패키지의 솔더 볼(60)을 용융시켜 제 1 패키지의 접속 패드(28)에 접합시킨다.Such semiconductor packages 10a and 10b are laminated by a solder joint process using the solder balls 60. That is, after the flux is applied to the solder balls 60 of the first package, the solder balls 60 of the second package may be mounted on the wiring board 20 of the first package, and then the second The solder balls 60 of the package are melted and bonded to the connection pads 28 of the first package.

그리고 적층 패키지(100)의 두께를 최소화하기 위해서, 제 1 패키지의 반도체 칩(30)에 근접하게 제 2 패키지의 수지 봉합부(50)가 위치할 수 있도록 반도체 패키지들(10a, 10b)이 적층된다.In order to minimize the thickness of the stack package 100, the semiconductor packages 10a and 10b are stacked such that the resin encapsulation unit 50 of the second package may be positioned close to the semiconductor chip 30 of the first package. do.

그런데 반도체 칩(30)과 배선기판(20)은 열팽창계수의 차이가 크기 때문에, 도 2에 도시된 바와 같이, 반도체 패키지(10a, 10b)에 열적 스트레스가 작용할 경우 휨(warpage)이 심하게 발생된다.However, since the difference in the coefficient of thermal expansion between the semiconductor chip 30 and the wiring board 20 is large, warpage is severely generated when thermal stress acts on the semiconductor packages 10a and 10b as shown in FIG. 2. .

그리고 배선기판의 상부면(21)과 하부면(23)은 보호층(29)에 덮여 있기 때문 에, 배선기판의 솔더 볼 패드(27) 및 접속 패드(28)는 보호층(29) 아래에 위치한다. 아울러 제 2 패키지의 솔더 볼(60)을 제 1 패키지의 접속 패드(28)에 접합하기 위해서, 마주보는 제 1 및 제 2 패키지의 배선기판(20) 사이의 거리보다는 긴 직경을 갖는 솔더 볼(60)을 적용해야 한다. 하지만 제 2 패키지(10b)에 적용할 수 있는 솔더 볼(60)의 볼 피치(ball pitch)가 정해져 있기 때문에, 솔더 볼(60)의 크기 증가를 통하여 충분한 적층 마진(stack margin)을 확보하는 데는 한계가 있다.Since the upper surface 21 and the lower surface 23 of the wiring board are covered by the protective layer 29, the solder ball pads 27 and the connection pads 28 of the wiring board are disposed under the protective layer 29. Located. In addition, in order to bond the solder balls 60 of the second package to the connection pads 28 of the first package, solder balls having a diameter longer than the distance between the wiring boards 20 of the first and second packages facing each other ( 60) shall apply. However, since the ball pitch of the solder ball 60 applicable to the second package 10b is determined, it is necessary to secure a sufficient stacking margin by increasing the size of the solder ball 60. There is a limit.

따라서 열적 스트레스에 따른 반도체 패키지(10a, 10b)의 휨과 적층 마진 부족으로 인해서 제 2 패키지의 솔더 볼(60)이 제 1 패키지의 접속 패드(28)에 안정적으로 접합되지 못하는 솔더 접합 불량(11)이 발생된다.Therefore, due to the bending of the semiconductor packages 10a and 10b due to thermal stress and the lack of the lamination margin, the solder joint defects 11 in which the solder balls 60 of the second package cannot be stably bonded to the connection pads 28 of the first package 11 ) Is generated.

따라서, 본 발명의 제 1 목적은 반도체 패키지의 휨과 적층 마진 부족으로 인한 솔더 접합 불량을 억제할 수 있도록 하는 데 있다.Accordingly, a first object of the present invention is to suppress a solder joint defect due to the deflection of the semiconductor package and the lack of lamination margin.

본 발명의 제 2 목적은 솔더 볼의 크기를 증가시키지 않더라도 적층 마진을 확보할 수 있도록 하는 데 있다.A second object of the present invention is to ensure a lamination margin even without increasing the size of the solder ball.

상기 목적을 달성하기 위하여, 본 발명은 칩 실장 영역과 칩 실장 영역의 외측에 접속 패드들이 형성된 상부면과, 접속 패드들에 대응되게 솔더 볼 패드들이 형성된 하부면을 갖는 배선기판과, 칩 실장 영역에 실장된 반도체 칩과, 접속 패드들에 각기 일정 높이로 형성된 프리 솔더 범프와, 솔더 볼 패드들에 각기 형성된 솔더 볼들을 포함하는 것을 특징으로 하는 프리 솔더 범프를 갖는 반도체 패키지를 제공한다.In order to achieve the above object, the present invention provides a wiring board having a chip mounting region and an upper surface on which connection pads are formed outside the chip mounting region, a lower surface on which solder ball pads are formed corresponding to the connection pads, and a chip mounting region. Provided is a semiconductor package having a semiconductor chip mounted on the substrate, pre solder bumps formed on the connection pads each having a predetermined height, and solder balls formed on the solder ball pads, respectively.

본 발명에 따른 반도체 패키지에 있어서, 프리 솔더 범프의 상부는 평면으로 형성하는 것이 바람직하다.In the semiconductor package according to the present invention, the upper portion of the pre-solder bump is preferably formed in a plane.

본 발명은 또한 프리 솔더 범프를 갖는 반도체 패키지의 제조 방법을 제공한다. 즉, (a) 칩 실장 영역과 칩 실장 영역의 외측에 접속 패드들이 형성된 상부면과, 접속 패드들에 대응되게 솔더 볼 패드들이 형성된 하부면을 갖는 배선기판을 준비하는 단계와, (b) 접속 패드들에 각기 일정 높이로 프리 솔더 범프를 형성하는 단계와, (c) 칩 실장 영역에 반도체 칩을 실장하는 단계와, (d) 솔더 볼 패드들에 각기 솔더 볼들을 형성하는 단계를 포함하는 프리 솔더 범프를 갖는 반도체 패키지의 제조 방법을 제공한다.The present invention also provides a method of manufacturing a semiconductor package having pre solder bumps. That is, (a) preparing a wiring board having a chip mounting region and an upper surface on which connection pads are formed outside the chip mounting region, and a lower surface on which solder ball pads are formed corresponding to the connection pads; Forming a pre-solder bump on the pads at a predetermined height, (c) mounting a semiconductor chip on the chip mounting area, and (d) forming solder balls on the solder ball pads, respectively. A method of manufacturing a semiconductor package having solder bumps is provided.

본 발명의 제조 방법에 있어서, (b) 단계는 접속 패드들에 각기 솔더 도금층을 형성하는 단계와, 솔더 도금층을 리플로우하여 구형 범프를 형성하는 단계와, 상부가 평평하면서 일정 높이를 갖도록 구형 범프를 코이닝(coining)하는 단계를 포함한다.In the manufacturing method of the present invention, step (b) comprises the steps of forming a solder plating layer on each of the connection pads, reflowing the solder plating layer to form a spherical bump, and forming a spherical bump so that the top is flat and has a predetermined height. Coining (coining).

본 발명은 또한 반도체 패키지를 이용한 적층 패키지를 제공한다. 즉 적층 패키지는 피적층되는 제 1 패키지의 프리 솔더 범프에 적층되는 제 2 패키지의 솔더 볼이 접합된 구조를 갖는다.The present invention also provides a laminate package using a semiconductor package. That is, the laminated package has a structure in which solder balls of a second package laminated on the pre-solder bumps of the first package to be laminated are bonded.

그리고 본 발명은 적층 패키지의 제조 방법을 제공한다. 즉 (a) 피적층되는 제 1 패키지의 프리 솔더 범프 위에 제 2 패키지의 솔더 볼이 위치하도록 제 1 패키지 위에 상기 제 2 패키지를 탑재하는 단계와, (b) 리플로우하여 제 2 패키지의 솔더 볼을 제 1 패키지의 프리 솔더 범프에 접합시키는 단계를 포함하는 적층 패키지의 제조 방법을 제공한다.And the present invention provides a method of manufacturing a laminated package. That is, (a) mounting the second package on the first package so that the solder balls of the second package are positioned on the pre-solder bumps of the first package to be laminated; and (b) reflowing the solder balls of the second package. To a pre-solder bump of the first package.

본 발명에 따른 적층 패키지의 제조 방법에 있어서, (a) 단계에서 솔더 볼 또는 프리 솔더 범프에 플럭스를 도포한다.In the method of manufacturing a laminated package according to the present invention, in step (a), flux is applied to the solder balls or the pre-solder bumps.

그리고 본 발명에 따른 적층 패키지 제조 방법은 (a) 단계 전에 테스트 공정을 진행하여 반도체 패키지들 중 양품 반도체 패키지를 분류하는 단계를 더 포함하며, 제 1 및 제 2 패키지는 양품 반도체 패키지이다.In addition, the method of manufacturing a laminated package according to the present invention may further include classifying good semiconductor packages among semiconductor packages by performing a test process before step (a), wherein the first and second packages are good semiconductor packages.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

반도체 패키지Semiconductor package

도 3a은 본 발명의 실시예에 따른 프리 솔더 범프(170)를 갖는 반도체 패키지(110)를 보여주는 평면도이다. 도 3b는 도 3a의 Ⅲ-Ⅲ선 단면도이다.3A is a plan view illustrating a semiconductor package 110 having a pre solder bump 170 according to an embodiment of the present invention. FIG. 3B is a cross-sectional view taken along the line III-III of FIG. 3A.

도 3a 및 도 3b를 참조하면, 본 발명의 실시예에 따른 반도체 패키지(110)는 배선기판(120)의 상부면(121)에 반도체 칩(130)이 실장되고, 반도체 칩(130) 외측의 배선기판 하부면(123)에 솔더 볼들(160)이 형성된 BOC 패키지의 일종이다.3A and 3B, in the semiconductor package 110 according to the embodiment of the present invention, the semiconductor chip 130 is mounted on the upper surface 121 of the wiring board 120, and the semiconductor chip 130 is disposed outside the semiconductor chip 130. It is a type of BOC package in which solder balls 160 are formed on the lower surface 123 of the wiring board.

배선기판(120)은 상부면(121)과 하부면(123)을 갖는다. 상부면(121)에는 칩 실장 영역(122)과, 칩 실장 영역(122)의 외측에 접속 패드들(128)이 형성되어 있다. 하부면(123)에는 접속 패드들(128)에 대응되게 솔더 볼 패드들(127)이 형성되어 있다. 이때 칩 실장 영역(122)에는 창(125)이 형성되어 있으며, 창(125)에 근 접한 하부면(123)에는 기판 패드(126)가 형성되어 있다. 그리고 접속 패드(128), 기판 패드(126) 및 솔더 볼 패드(127)를 제외한 배선기판의 양면(121, 123)은 포토 솔더 레지스트(photo solder resist) 소재의 보호층(129)으로 덮여 있다.The wiring board 120 has an upper surface 121 and a lower surface 123. The chip mounting region 122 and the connection pads 128 are formed outside the chip mounting region 122 on the upper surface 121. Solder ball pads 127 are formed on the bottom surface 123 to correspond to the connection pads 128. In this case, a window 125 is formed in the chip mounting region 122, and a substrate pad 126 is formed on the lower surface 123 adjacent to the window 125. Both surfaces 121 and 123 of the wiring board excluding the connection pad 128, the substrate pad 126, and the solder ball pad 127 are covered with a protective layer 129 made of a photo solder resist material.

이때 배선기판(120)으로는 인쇄회로기판, 테이프 배선기판, 세라믹 기판 또는 실리콘 기판이 사용될 수 있다.In this case, as the wiring board 120, a printed circuit board, a tape wiring board, a ceramic substrate, or a silicon substrate may be used.

반도체 칩(130)은 활성면의 중심 부분에 칩 패드(131)가 형성된 센터 패드형 반도체 칩으로, 배선기판의 창(125)에 칩 패드들(131)이 노출되게 칩 실장 영역(122)에 부착된다.The semiconductor chip 130 is a center pad type semiconductor chip in which a chip pad 131 is formed at a center portion of an active surface. The semiconductor chip 130 is formed in the chip mounting region 122 so that the chip pads 131 are exposed on the window 125 of the wiring board. Attached.

창(125)을 통하여 칩 패드(131)와 배선기판(120)의 기판 패드(126)는 본딩 와이어(140)로 연결된다.The chip pad 131 and the substrate pad 126 of the wiring board 120 are connected to the bonding wire 140 through the window 125.

창(125)에 노출된 칩 패드(131), 기판 패드(126) 및 본딩 와이어(140)는 에폭시 수지로 창(125)을 봉합하여 형성된 수지 봉합부(150)에 의해 외부환경으로부터 보호된다.The chip pad 131, the substrate pad 126, and the bonding wire 140 exposed to the window 125 are protected from the external environment by the resin encapsulation unit 150 formed by sealing the window 125 with an epoxy resin.

그리고 외부접속용 솔더 볼들(160)이 솔더 볼 패드들(127)에 각기 형성되어 있다.The external solder balls 160 are formed on the solder ball pads 127, respectively.

특히 본 발명의 실시예에 따른 반도체 패키지(110)는 접속 패드들(128)에 각기 일정 높이로 프리 솔더 범프(170; pre-solder bump)가 형성되어 있다. 프리 솔더 범프(170)는 적층 시 반도체 패키지의 휨을 보상하고, 적층 마진 부족을 보충하는 역할을 담당한다. 즉 배선기판의 하부면(123)에는 솔더 볼(160)이 형성되고, 배선기판의 상부면(121)에는 프리 솔더 범프(170)가 형성되어 있기 때문에, 패키지 적층에 필요한 높이를 쉽게 확보할 수 있다.In particular, in the semiconductor package 110 according to the embodiment of the present invention, pre-solder bumps 170 are formed on the connection pads 128 at predetermined heights. The pre-solder bumps 170 serve to compensate for warpage of the semiconductor package during stacking and to compensate for a lack of stacking margins. That is, since the solder ball 160 is formed on the lower surface 123 of the wiring board, and the pre-solder bump 170 is formed on the upper surface 121 of the wiring board, it is possible to easily secure the height required for package stacking. have.

프리 솔더 범프(170)는 배선기판 상부면(121)의 보호층(129) 보다는 높게 형성되며, 반도체 칩(130) 보다는 낮게 형성된다.The pre solder bumps 170 are formed higher than the protective layer 129 of the upper surface of the wiring board 121 and lower than the semiconductor chip 130.

프리 솔더 범프(170)의 상부(175)는 솔더 볼(160)이 안정적으로 탑재될 수 있도록 평면으로 형성된다. 즉 프리 솔더 범프(170)가 솔더 볼(160)과 동일하게 구형으로 형성될 경우, 솔더 볼 탑재시 솔더 볼과의 접촉 면적이 작아 프리 솔더 범프에서 미끄러져 정렬 불량이 발생되고, 그로 인한 솔더 접합 불량이 발생될 수 있기 때문이다. 또한 평면으로 형성된 프리 솔더 범프(170)의 상부(175)에 솔더 볼(160)이 안정적으로 탑재될 수 있도록, 요홈을 더 형성할 수 있다. 이때 요홈은 솔더 볼의 일부가 삽입될 수 있는 반구형의 홈 형태로 형성될 수 있다.The upper portion 175 of the pre-solder bump 170 is formed in a plane so that the solder balls 160 can be stably mounted. That is, when the pre-solder bump 170 is formed in the same shape as the solder ball 160, when the solder ball is mounted, the contact area with the solder ball is small and slips in the pre-solder bump, resulting in misalignment. This is because a defect may occur. In addition, a recess may be further formed on the upper portion 175 of the pre-solder bump 170 formed in a plane so that the solder ball 160 may be stably mounted. In this case, the groove may be formed in the shape of a hemispherical groove into which a part of the solder ball may be inserted.

물론 프리 솔더 범프(170)와 솔더 볼(160)의 높이의 합은 반도체 패키지(110)를 적층할 수 있도록 수지 봉합부(150)와 반도체 칩(130)의 높이의 합보다 크다.Of course, the sum of the heights of the pre-solder bumps 170 and the solder balls 160 is greater than the sum of the heights of the resin encapsulation unit 150 and the semiconductor chip 130 to stack the semiconductor package 110.

한편 본 발명의 실시예에서는 반도체 패키지(110)로 BOC 패키지를 예시하였지만, 이에 한정되는 것은 아니며, 적층 패키지용 볼 그리드 어레이(Ball Grid Array; BGA) 패키지에도 적용될 수 있음은 물론이다. 즉 패키지 적층시 솔더 볼이 접합되는 접속 패드에 프리 솔더 범프가 형성된 반도체 패키지는 본 발명의 기술적 사상의 범위를 벗어나는 것은 아니다.Meanwhile, although the BOC package is illustrated as the semiconductor package 110 in the embodiment of the present invention, the present invention is not limited thereto, and the BOC package may also be applied to a ball grid array (BGA) package for a multilayer package. That is, the semiconductor package in which the pre-solder bump is formed on the connection pad to which the solder balls are bonded at the time of stacking the package does not depart from the scope of the inventive concept.

반도체 패키지의 제조 방법Manufacturing method of semiconductor package

이와 같은 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명하면 다음과 같다. 이때 배선기판에 프리 솔더 범프를 형성하는 공정을 제외하면 기존의 반도체 패키지 제조 방법과 동일하게 진행되기 때문에, 도 4a 내지 도 4d를 참조하여 배선기판(120)에 프리 솔더 범프(170)를 형성하는 공정을 중심으로 설명하도록 하겠다. 이때 도 4a 내지 도 4d는 접속 패드(128) 및 솔더 볼 패드(127)가 형성된 배선기판(120)의 일부분을 확대하여 도시하였다.Referring to the manufacturing method of the semiconductor package according to the embodiment of the present invention as follows. In this case, except that the pre-solder bump is formed on the wiring board, the process proceeds in the same manner as the conventional semiconductor package manufacturing method. Thus, the pre-solder bump 170 is formed on the wiring board 120 with reference to FIGS. 4A to 4D. I will explain the process. 4A to 4D are enlarged views of a portion of the wiring board 120 on which the connection pad 128 and the solder ball pad 127 are formed.

먼저 본 발명의 실시예에 따른 배선기판(120)에 프리 솔더 범프(170)를 형성하는 공정는, 도 4a에 도시된 바와 같이, 배선기판(120)을 준비하는 단계로부터 출발한다. 즉 상부면(121)에는 접속 패드(128)가 형성되고, 하부면(123)에 솔더 볼 패드(127)가 형성되며, 접속 패드(128) 및 솔더 볼 패드(127)를 제외한 양면에 보호층(129)이 형성된 배선기판(120)을 준비한다.First, the process of forming the pre-solder bump 170 on the wiring board 120 according to the exemplary embodiment of the present invention starts from preparing the wiring board 120, as shown in FIG. 4A. That is, the connection pad 128 is formed on the upper surface 121, the solder ball pads 127 are formed on the lower surface 123, and protective layers on both surfaces except the connection pad 128 and the solder ball pads 127. The wiring board 120 having the 129 formed thereon is prepared.

이때 접속 패드(128) 및 솔더 볼 패드(127)는 보호층(129)에 의해 중심 부분만이 노출되는 형태를 개시하였지만, 전체가 노출되는 형태로 형성될 수 있다. 이때 전자를 SMD(Solder Mask Defined)형 배선기판이라 하고, 후자를 NSMD(Non Solder Mask Defined)형 배선기판이라고 한다.In this case, although the connection pad 128 and the solder ball pad 127 have been disclosed in which only the central portion is exposed by the protective layer 129, the connection pad 128 and the solder ball pad 127 may be formed in a shape in which the whole is exposed. At this time, the former is called a SMD (Solder Mask Defined) type wiring board, and the latter is called a NSMD (Non Solder Mask Defined) type wiring board.

다음으로 도 4b에 도시된 바와 같이, 배선기판(120)의 접속 패드들(128)에 각기 솔더 도금층(171)을 형성한다. 즉 배선기판의 접속 패드들(128)이 각기 노출되게 개방부(181)를 갖는 포토 마스크(180)를 배선기판의 상부면(121)에 형성한다. 포토 마스크(180)는 일반적인 사진 공정으로 형성된다. 그리고 도금 공정을 진행하여 개방부(181)를 충전하는 솔더 도금층(171)을 형성한다.Next, as illustrated in FIG. 4B, solder plating layers 171 are formed on the connection pads 128 of the wiring board 120, respectively. That is, a photo mask 180 having an opening 181 is formed on the upper surface 121 of the wiring board so that the connection pads 128 of the wiring board are exposed. The photo mask 180 is formed by a general photo process. The plating process is performed to form a solder plating layer 171 filling the opening 181.

이때 본 실시예에서는 개방부(181)를 도금 공정에 의해 형성된 솔더 도금층(171)으로 충전하였지만, 솔더 페이스트를 스크린 프린팅(screen printing)하여 충전할 수도 있다.In this embodiment, although the opening 181 is filled with the solder plating layer 171 formed by the plating process, the solder paste may be filled by screen printing.

다음으로 도 4c에 도시된 바와 같이, 솔더 도금층을 리플로우하여 구형 범프(173)로 형성하는 단계가 진행된다. 즉 포토 마스크를 제거한 다음 약 200℃에서 솔더 도금층을 리플로우하여 구형 범프(173)를 형성한다.Next, as shown in FIG. 4C, the step of reflowing the solder plating layer to form the spherical bumps 173 is performed. That is, the spherical bump 173 is formed by removing the photo mask and then reflowing the solder plating layer at about 200 ° C.

마지막으로 도 4d에 도시된 바와 같이, 구형 범프를 코이닝(coining)함으로써, 일정 높이를 갖는 프리 솔더 범프(170)를 형성한다. 즉 코이닝에 의해 구형 범프(170)는 상부(175)가 평평하면서 일정 높이를 갖도록 형성된다.Finally, as shown in FIG. 4D, the spherical bumps are coined to form the pre-solder bumps 170 having a predetermined height. That is, by coining, the spherical bump 170 is formed such that the upper portion 175 is flat and has a predetermined height.

그리고 이후에 반도체 칩 부착, 와이어 본딩, 몰딩 및 솔더 볼 형성 공정 순으로 반도체 패키지 제조 공정은 진행된다.Then, the semiconductor package manufacturing process proceeds in the order of semiconductor chip attaching, wire bonding, molding and solder ball forming processes.

적층 패키지 제조 방법Laminated Package Manufacturing Method

전술된 반도체 패키지 제조 방법에 의해 제조된 반도체 패키지(110a, 110b)를 이용한 적층 패키지 제조 방법을 도 5a 및 도 5b를 참조하여 설명하면 다음과 같다.A method of manufacturing a laminated package using the semiconductor packages 110a and 110b manufactured by the aforementioned semiconductor package manufacturing method will be described with reference to FIGS. 5A and 5B.

먼저 전술된 반도체 패키지 제조 방법에 의해 제조된 반도체 패키지(110a, 110b)를 준비하는 단계로부터 출발한다. 이때 준비된 반도체 패키지(110a, 110b)는 전술된 반도체 패키지 제조 방법에 의해 제조된 반도체 패키지들 중에서 테스트 공정을 통하여 불량품으로 분류된 반도체 패키지는 제거되고, 양품으로 분류된 반 도체 패키지만이 사용된다.First, the semiconductor package 110a and 110b manufactured by the aforementioned semiconductor package manufacturing method are prepared. At this time, the prepared semiconductor packages 110a and 110b are removed from the semiconductor packages manufactured by the semiconductor package manufacturing method described above through a test process, and the semiconductor packages classified as defective products are removed, and only semiconductor packages classified as good products are used.

다음으로 도 5a에 도시된 바와 같이, 제 1 패키지(110a)의 상부에 제 2 패키지(110b)를 탑재하는 단계가 진행된다. 즉 제 1 패키지의 프리 솔더 범프(170) 위에 제 2 패키지의 솔더 볼(160)이 위치하도록 제 1 패키지(110a) 위에 제 2 패키지(110b)를 탑재한다.Next, as shown in FIG. 5A, a step of mounting the second package 110b on the first package 110a is performed. That is, the second package 110b is mounted on the first package 110a such that the solder balls 160 of the second package are positioned on the pre-solder bump 170 of the first package.

이때 프리 솔더 범프(170) 위에 솔더 볼(160)이 안정적으로 탑재되어 위치할 수 있도록, 프리 솔더 범프(170) 또는 솔더 볼(160)에 플럭스(190)를 도포한다. 본 실시예에서는 제 2 패키지의 솔더 볼(160)을 플럭스가 담긴 용기에 디핑(dipping)하여 솔더 볼(160)에 플럭스(190)를 도포하였다.In this case, the flux 190 is applied to the pre-solder bump 170 or the solder ball 160 so that the solder ball 160 may be stably mounted on the pre-solder bump 170. In the present embodiment, the solder ball 160 of the second package is dipped in a container containing the flux to apply the flux 190 to the solder ball 160.

마지막으로 도 5b에 도시된 바와 같이, 리플로우하여 제 2 패키지의 솔더 볼(160)을 제 1 패키지의 프리 솔더 범프(170)에 접합시킨다. 즉 약 200℃ 정도의 열을 작용하여 솔더 볼(160)과 프리 솔더 범프(170)를 리플로우시킴으로써, 솔더 접합을 구현할 수 있다.Finally, as shown in FIG. 5B, the solder balls 160 of the second package are bonded to the pre-solder bumps 170 of the first package by reflowing. That is, by soldering the solder balls 160 and the pre-solder bumps 170 by applying heat at about 200 ° C., solder bonding may be implemented.

이때 리플로우 과정에서 작용하는 열적 스트레스에 의해 휨이 발생될 수 있지만, 일정 높이로 형성된 프리 솔더 범프(170)가 휨에 따른 변위를 보상하는 역할을 하기 때문에, 제 1 및 제 2 패키지(110a, 110b) 사이의 안정적인 솔더 접합을 구현할 수 있다.At this time, warpage may occur due to thermal stress acting in the reflow process, but since the pre-solder bump 170 formed to a predetermined height serves to compensate for displacement due to warpage, the first and second packages 110a, A stable solder joint between 110b) can be achieved.

그리고 본 실시예에서는 두 개의 반도체 패키지(110a, 110b)를 적층한 적층 패키지(200)를 개시하였지만, 이에 한정되는 것은 아니며 3개 이상의 반도체 패키지를 적층하여 적층 패키지로 구현할 수 있음은 물론이다.In the present embodiment, the stack package 200 in which two semiconductor packages 110a and 110b are stacked is disclosed. However, the present invention is not limited thereto, and three or more semiconductor packages may be stacked to implement the stack package.

한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.On the other hand, the embodiments of the present invention disclosed in the specification and drawings are merely presented specific examples to aid understanding, and are not intended to limit the scope of the present invention. In addition to the embodiments disclosed herein, it is apparent to those skilled in the art that other modifications based on the technical idea of the present invention may be implemented.

따라서, 본 발명에 따르면 배선기판 상부면의 접속 패드에 일정 높이의 프리 솔더 범프를 형성함으로써, 반도체 패키지의 휨과 적층 마진 부족을 보상하기 때문에, 패키지 적층시 안정적인 솔더 접합 신뢰성을 확보할 수 있다.Therefore, according to the present invention, by forming a pre-solder bump having a predetermined height on the connection pad of the upper surface of the wiring board, the warpage of the semiconductor package and the lack of the stacking margin are compensated for, thereby ensuring stable solder joint reliability when stacking the package.

그리고 적층 반도체 패키지의 솔더 볼이 접합되는 접속 패드에 프리 솔더 범프가 형성되기 때문에, 솔더 볼의 크기를 증가시키지 않더라도 적층 마진을 확보할 수 있는 이점도 있다.In addition, since the pre-solder bump is formed on the connection pad to which the solder balls of the laminated semiconductor package are bonded, there is an advantage in that the lamination margin can be secured without increasing the size of the solder balls.

Claims (8)

칩 실장 영역과 상기 칩 실장 영역의 외측에 접속 패드들이 형성된 상부면과, 상기 접속 패드들에 대응되게 솔더 볼 패드들이 형성된 하부면을 갖는 배선기판과;A wiring board having a chip mounting region, an upper surface on which connection pads are formed outside the chip mounting region, and a lower surface on which solder ball pads are formed to correspond to the connection pads; 상기 칩 실장 영역에 실장된 반도체 칩과;A semiconductor chip mounted in the chip mounting region; 상기 접속 패드들에 각기 일정 높이로 형성된 프리 솔더 범프와;Pre-solder bumps formed at predetermined heights on the connection pads; 상기 솔더 볼 패드들에 각기 형성된 솔더 볼들;을 포함하는 것을 특징으로 하는 프리 솔더 범프를 갖는 반도체 패키지.And solder balls formed on the solder ball pads, respectively. 제 1항에 있어서, 상기 프리 솔더 범프의 상부는 평면으로 형성된 것을 특징으로 하는 프리 솔더 범프를 갖는 반도체 패키지.The semiconductor package of claim 1, wherein an upper portion of the pre solder bumps is formed in a plane. (a) 칩 실장 영역과 상기 칩 실장 영역의 외측에 접속 패드들이 형성된 상부면과, 상기 접속 패드들에 대응되게 솔더 볼 패드들이 형성된 하부면을 갖는 배선기판을 준비하는 단계와;(a) preparing a wiring board having a chip mounting region, an upper surface on which connection pads are formed outside the chip mounting region, and a lower surface on which solder ball pads are formed corresponding to the connection pads; (b) 상기 접속 패드들에 각기 일정 높이로 프리 솔더 범프를 형성하는 단계와;(b) forming pre-solder bumps on the connection pads at predetermined heights, respectively; (c) 상기 칩 실장 영역에 반도체 칩을 실장하는 단계와;(c) mounting a semiconductor chip in the chip mounting region; (d) 상기 솔더 볼 패드들에 각기 솔더 볼들을 형성하는 단계;를 포함하는 것 을 특징으로 하는 프리 솔더 범프를 갖는 반도체 패키지의 제조 방법.and (d) forming solder balls on the solder ball pads, respectively. 제 3항에 있어서, 상기 (b) 단계는,The method of claim 3, wherein step (b) comprises: (b1) 상기 접속 패드들에 각기 솔더 도금층을 형성하는 단계와;(b1) forming solder plating layers on the connection pads, respectively; (b2) 상기 솔더 도금층을 리플로우하여 구형 범프를 형성하는 단계와;(b2) reflowing the solder plating layer to form spherical bumps; (b3) 상부가 평평하면서 일정 높이를 갖도록 상기 구형 범프를 코이닝(coining)하는 단계;를 포함하는 것을 특징으로 하는 프리 솔더 범프를 갖는 반도체 패키지의 제조 방법.and (b3) coining the spherical bumps so that the upper part is flat and has a predetermined height. 제 1항 또는 제 2항에 따른 반도체 패키지들을 적층한 적층 패키지로서,A laminated package in which the semiconductor packages according to claim 1 are laminated. 피적층되는 제 1 패키지의 프리 솔더 범프에 적층되는 제 2 패키지의 솔더 볼이 접합된 것을 특징으로 하는 적층 패키지.And a solder ball of the second package laminated on the pre-solder bump of the first package to be laminated. 제 3항 또는 제 4항에 따라 제조된 반도체 패키지들을 이용한 적층 패키지의 제조 방법으로,A method of manufacturing a laminated package using the semiconductor packages prepared according to claim 3, (a) 피적층되는 제 1 패키지의 프리 솔더 범프 위에 제 2 패키지의 솔더 볼이 위치하도록 상기 제 1 패키지 위에 상기 제 2 패키지를 탑재하는 단계와;(a) mounting the second package over the first package such that the solder balls of the second package are positioned over the pre-solder bumps of the first package to be laminated; (b) 리플로우하여 상기 제 2 패키지의 솔더 볼을 상기 제 1 패키지의 프리 솔더 범프에 접합시키는 단계;를 포함하는 것을 특징으로 하는 적층 패키지의 제조 방법.(b) reflowing to bond the solder balls of the second package to the pre-solder bumps of the first package. 제 6항에 있어서, 상기 (a) 단계에서 상기 솔더 볼 또는 상기 프리 솔더 범프에 플럭스를 도포하는 것을 특징으로 하는 적층 패키지의 제조 방법.The method of claim 6, wherein in the step (a), flux is applied to the solder balls or the pre-solder bumps. 제 7항에 있어서, 상기 (a) 단계 전에 테스트 공정을 진행하여 상기 반도체 패키지들 중 양품 반도체 패키지를 분류하는 단계;를 더 포함하며,The method of claim 7, further comprising: classifying a good semiconductor package among the semiconductor packages by performing a test process before the step (a). 상기 제 1 및 제 2 패키지는 상기 양품 반도체 패키지인 것을 특징으로 하는 적층 패키지의 제조 방법.And said first and second packages are said good quality semiconductor packages.
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