KR20070046650A - 전자 방출 디바이스 - Google Patents

전자 방출 디바이스 Download PDF

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Abstract

본 발명은 전자 방출 균일도를 높이면서 동시에 에미션 효율을 높일 수 있는 전자 방출 디바이스를 제공한다.
본 발명에 따른 전자 방출 디바이스는, 서로 대향하여 배치되는 제1 기판 및 제2 기판, 제1 기판 위에 형성되는 캐소드 전극, 캐소드 전극 위에 형성되는 전자 방출부, 및 전자 방출부에 대응하는 개구부를 각각 구비하며 캐소드 전극 위에 순차적으로 형성되는 절연층 및 게이트 전극을 포함하고, 절연층의 개구부 크기(H1)가 절연층의 두께(T1)보다 2배 이상 큰 전자 방출 디바이스를 제공한다.
전자방출디바이스, 절연층, 게이트전극, 전자방출부, 캐소드전극

Description

전자 방출 디바이스{ELECTRON EMISSION DEVICE}
도 1은 본 발명의 실시예에 따른 전자 방출 디바이스를 나타낸 부분 분해 사시도이다.
도 2는 본 발명의 실시예에 따른 전자 방출 디바이스를 나타낸 부분 단면도이다.
도 3은 본 발명의 실시예에 따른 전자 방출 디바이스를 나타낸 부분 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 전자 방출 디바이스를 나타낸 부분 단면도이다.
본 발명은 전자 방출 디바이스에 관한 것으로, 보다 상세하게는 에미션 효율을 높일 수 있는 전자 방출 디바이스에 관한 것이다.
일반적으로, 전자 방출 디바이스는 전자원으로 열음극(hot cathode)을 이용하는 방식과 냉음극(cold cathode)을 이용하는 방식이 있다.
여기서, 냉음극을 이용하는 방식의 전자 방출 디바이스로는 전계 방출 어레 이(Field Emitter Array; FEA, 이하 FEA라 칭함)형, 표면 전도 에미션(Surface Conduction Emission; SCE)형, 금속-절연층-금속(Metal-Insulator-Metal; MIM)형 및 금속-절연층-반도체(Metal-Insulator-Semiconductor; MIS)형 등이 알려져 있다.
이 가운데 FEA형 전자 방출 디바이스는 일 함수(work function)가 낮거나 종횡비(aspect ratio)가 큰 물질을 전자원으로 사용할 경우 진공 중에서 전계에 의해 쉽게 전자가 방출되는 원리를 이용한 것으로서, 탄소 나노튜브와 흑연 및 다이아몬드상 카본과 같은 카본계 물질로 전자 방출부를 형성한 예가 개발되고 있다.
통상의 FEA형 전자 방출 디바이스는 진공 용기를 구성하는 두 기판 중 제1 기판 위에 전자 방출부와 이 전자 방출부의 전자 방출을 제어하는 구동 전극들로서 캐소드 전극과 게이트 전극을 구비하고, 제2 기판 위에 형광층과 더불어 제1 기판 측에서 방출된 전자들이 형광층을 향해 효율적으로 가속되도록 하는 애노드 전극을 구비하여 소정의 발광 또는 표시 작용을 하는 구조로 이루어진다.
상기 전자 방출 디바이스에서, 게이트 전극은 절연층을 사이에 두고 캐소드 전극 상부에 형성되고, 캐소드 전극과 게이트 전극의 교차 영역마다 게이트 전극과 절연층에 개구부가 각각 형성되며, 이 개구부 내측으로 캐소드 전극 위에 전자 방출부가 형성되는 것이 일반적이다.
상기 전자 방출부는 공정이 용이하고 대면적 디바이스 제작에 유리한 스크린 인쇄법에 의해 형성할 수 있다. 이 경우 전자 방출부에 대해 게이트 전극이 충분한 높이를 확보할 수 있도록 절연층 또한 스크린 인쇄, 닥터 블레이드 및 라미네이 트와 같은 이른바 후막 공정에 의해 형성할 수 있다.
한편, 게이트 전극과 캐소드 전극의 교차 영역을 화소 영역이라고 정의할 때, 화소 내 전자 방출 균일도를 높이기 위해서는 게이트 전극과 절연층의 개구부를 가능한 미세하게 형성하는 것이 유리하다.
그러나, 게이트 전극과 절연층의 개구부 크기가 너무 작아지게 되면 개구부 내로 충분한 면적의 전자 방출부를 형성하기가 어려워 에미션 효율이 저하되는 문제가 있다.
따라서, 본 발명은 상술한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 전자 방출 균일도를 높이면서 동시에 에미션 효율을 높일 수 있는 전자 방출 디바이스를 제공하는데 있다.
상기의 목적을 달성하기 위하여 본 발명은, 서로 대향하여 배치되는 제1 기판 및 제2 기판, 제1 기판 위에 형성되는 캐소드 전극, 캐소드 전극 위에 형성되는 전자 방출부, 및 전자 방출부에 대응하는 개구부를 각각 구비하며 캐소드 전극 위에 순차적으로 형성되는 절연층 및 게이트 전극을 포함하고, 절연층의 개구부 크기(H1)가 절연층의 두께(T1)보다 2배 이상 큰 전자 방출 디바이스를 제공한다.
여기서, 전자 방출부의 크기(H2)가 절연층의 개구부 크기(H1)에 대하여 하기의 조건을 가질 수 있다.
0.2 ≤ H2/H1 ≤ 1
또한, 전자 방출부의 두께(T2)가 절연층의 두께(T1)에 대하여 하기의 조건을 가질 수 있다.
0.1 ≤ T2/T1 ≤ 1
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1, 도 2 및 도 3은 각각 본 발명의 실시예에 따른 전자 방출 디바이스의 부분 분해 사시도, 부분 단면도 및 부분 평면도를 나타낸다.
도면을 참조하면, 전자 방출 디바이스는 소정의 간격을 두고 평행하게 대향 배치되는 제1 기판(10)과 제2 기판(20)을 포함한다. 제1 기판(10)과 제2 기판(20)의 가장자리에는 밀봉 부재(도시하지 않음)가 배치되어 두 기판을 접합시키며, 제1 기판(10)과 제2 기판(20) 및 밀봉 부재가 진공 용기를 구성한다.
제1 기판(10) 중 제2 기판(20)과의 대향면에는 제2 기판(20)을 향해 전자들을 방출하는 전자 방출 유닛(100)이 제공되고, 제2 기판(20) 중 제1 기판(10)과의 대향면에는 상기 전자들에 의해 가시광을 방출하여 임의의 발광 또는 표시를 행하는 발광 유닛(200)이 제공된다.
보다 구체적으로, 제1 기판(10) 위에는 캐소드 전극들(110)이 제1 기판(10)의 일 방향(도면의 Y축 방향)을 따라 스트라이프 패턴으로 형성되고, 캐소드 전극들(110)을 덮으면서 제1 기판(10) 전체에 절연층(112)이 형성된다. 절연층(112) 위에는 게이트 전극들(114)이 캐소드 전극(110)과 직교하는 방향(도면의 X축 방향)을 따라 스트라이프 패턴으로 형성된다.
본 실시예에서 캐소드 전극(110)과 게이트 전극(114)이 교차하는 영역을 화 소 영역으로 정의하면, 화소 영역의 캐소드 전극(110) 위에는 전자 방출부들(116)이 형성되고, 절연층(112)과 게이트 전극(114)에는 전자 방출부(116)에 대응하여 서로 관통하는 각각의 개구부(112a, 114a)가 형성된다. 이로써 제1 기판(10) 위로 전자 방출부(116)가 노출된다
절연층(112)은 스크린 인쇄, 닥터 블레이드 및 라미네이트와 같은 이른바 후막 공정에 의해 형성될 수 있다.
그리고, 절연층(112)의 개구부(112a) 크기(H1)와 두께(T1)는 하기의 조건을 갖는다.
H1 ≥ 2 × T1
이와 같이 절연층(112)의 개구부(112a)가 두께보다 2배 이상 큰 크기를 가지게 되면 절연층(112)의 개구부(112a) 내로 배치되는 전자 방출부(116)의 면적을 충분히 확보할 수 있어 에미션 효율을 높일 수 있다.
이때, 절연층(112)의 개구부(112a)는 습식 식각에 의해 절연층(112)을 식각하는 것에 의해 형성될 수 있다.
그리고, 전자 방출부(116)의 크기(H2)는 게이트 전극(114)에 최대한 인접하면서 전자 방출부(116)에 의해 게이트 전극(114)과 캐소드 전극(110) 사이의 단락(short)이 발생하지 않도록 절연층(112)의 개구부(112a) 크기(H1)에 대하여 하기의 조건을 갖는다.
0.2 ≤ H2/H1 ≤ 1
이는 전자 방출부(116)의 크기(H2)가 절연층(112)의 개구부(112a) 크기(H1)보다 너무 작으면 전자 방출부(116)에 인가되는 게이트 전극(114)에 의한 전계가 약화되어 구동 전압을 증가시켜야 하고, 전자 방출부(116)의 크기(H2)가 절연층(112)의 개구부(112a) 크기(H1)보다 너무 크면 게이트 전극(114)과 접촉되기 때문이다.
또한, 전자 방출부(116)의 두께(T2)는 전자 방출부(116)에서 방출되는 전자들의 빔퍼짐을 최소화하면서 화소 영역 내 전자 방출 균일도를 높이도록 절연층(112)의 두께(T1)에 대하여 하기의 조건을 갖는다.
0.1 ≤ T2/T1 ≤ 1
이는 전자 방출부(116)의 두께(T2)가 절연층(112)의 두께(T1) 보다 너무 크면 구동 전압이 낮아지는 장점이 있으나 이후 설명할 애노드 전극(214)에 인가되는 고전압에 의해 형성되는 애노드 전계에 의한 영향으로 오프(off)되어야 할 화소의 전자 방출부(116)에서 전자가 방출되는 등의 에미션 불량이 일어날 수 있고, 전자 방출부(116)의 두께(T2)가 절연층(112)의 두께(T1)보다 너무 작으면 구동 전압이 증가하기 때문이다.
전자 방출부(116)는 진공 중에서 전계가 가해지면 전자를 방출하는 물질들, 가령 카본계 물질 또는 나노미터 사이즈 물질로 이루어진다. 전자 방출부(116)는 탄소 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 카본, 플로렌 (C60), 실리콘 나노와이어 중 어느 하나 또는 이들의 조합 물질로 이루어질 수 있으며, 그 제조법으로는 스크린 인쇄, 직접 성장으로는 스크린 인쇄, 직접 성장, 화학기상증착 또는 스퍼터링 등을 적용할 수 있다.
한편, 도면에서는 일례로 화소 영역마다 6 개의 전자 방출부들(116)이 위치하고, 전자 방출부(116)의 평면 형상과 절연층(112) 및 게이트 전극(114)의 개구부(112a, 114a) 평면 형상이 원형인 경우를 도시하였으나, 전자 방출부(116)의 개수 및 평면 형상과 절연층(112) 및 게이트 전극(114)의 개구부(112a, 114a) 평면 형상은 도시한 예에 한정되지 않고 다양하게 변형 가능하다.
또한, 도 4와 같이 게이트 전극(114) 위로 제2 절연층(118)과 집속 전극(120)이 형성될 수 있다. 이 경우 제2 절연층(118)과 집속 전극(120)에도 전자빔 통과를 위한 개구부(118a, 120a)가 마련되는데, 일례로 이 개구부(118a, 120a)는 화소 영역 당 하나가 구비되어 집속 전극(120)이 한 화소에서 방출되는 전자들을 포괄적으로 집속하도록 한다. 이때, 집속 전극(120)은 전자 방출부(116)와의 높이 차이가 클수록 우수한 집속 효과를 발휘하므로, 제2 절연층(118)의 두께를 제1 절연층(112)의 두께보다 크게 형성하는 것이 바람직하다.
이러한 집속 전극(120)은 도시되지는 않았지만 제1 기판(10)의 전체에 형성될 수 있다.
또한, 집속 전극(120)은 제2 절연층(118) 위에 코팅된 도전막으로 이루어지거나 개구부(120a)를 구비한 금속 플레이트로 이루어질 수 있다.
다음으로, 제1 기판(10)에 대향하는 제2 기판(20)의 일면에는 형광층(210)과 흑색층(212)이 형성되고, 형광층(210)과 흑색층(212) 위로 알루미늄과 같은 금속막으로 이루어진 애노드 전극(214)이 형성된다. 애노드 전극(214)은 외부로부터 전자빔 가속에 필요한 고전압을 인가 받으며, 형광층(210)에서 방사된 가시광 중 제1 기판(10)을 향해 방사된 가시광을 제2 기판(20) 측으로 반사시켜 화면의 휘도를 높이는 역할을 한다.
한편, 애노드 전극(214)은 제2 기판(20)을 향한 형광층(210)과 흑색층(212)의 일면에 형성될 수 있으며, 이 경우 형광층(210)에서 방사된 가시광을 투과시킬 수 있도록 애노드 전극이 ITO와 같은 투명 도전층으로 이루어진다.
또 다른 한편으로는, 제2 기판(20) 상에 투명 재질의 애노드 전극과 반사 효과에 의해 휘도를 높이는 금속 박막이 모두 형성될 수도 있다.
형광층(210)은 제1 기판(10) 상에 설정된 화소 영역에 일대일로 대응하여 배치되거나 화면의 수직 방향(도면의 Y축 방향)을 따라 스트라이프 패턴으로 형성될 수 있고, 흑색층(212)은 크롬 또는 크롬 산화물과 같은 불투명 재질로 이루어질 수 있다.
상술한 제1 기판(10)과 제2 기판(20) 사이에는 다수의 스페이서들(300)이 배치되어 두 기판(10, 20) 사이의 간격을 일정하게 유지시킨다. 이때, 스페이서들(300)은 형광층(210)을 침범하지 않도록 흑색층(212)이 위치하는 비발광 영역에 대응하여 배치된다.
이와 같이 구성되는 전자 방출 디바이스에서는 애노드 전극(214)에 수백 내 지 천 볼트의 (＋) 전압을 인가하고, 캐소드 전극(110)과 게이트 전극(114) 중 어느 하나의 전극에 주사 신호 전압을 인가함과 동시에 다른 하나의 전극에 데이터 신호 전압을 인가하여 구동한다.
그러면, 캐소드 전극(110)과 게이트 전극(114) 사이의 전압차가 임계치 이상인 화소들에서 전자 방출부(116) 주위에 전계가 형성되어 이로부터 전자가 방출되고, 방출된 전자들은 애노드 전극(214)에 인가된 고전압에 이끌려 대응하는 화소의 형광층(212)에 충돌하여 이를 발광시킨다.
이 과정에서 본 실시예의 전자 방출 디바이스는 축소된 게이트 전극(114)과 전자 방출부(116) 사이의 거리와 전자 방출부(116)의 넓은 면적에 의해 에미션 효율을 높일 수 있다. 즉, 게이트 전극(114)과 전자 방출부(116)간 거리가 가까워지게 되면 동일한 구동 조건에서 전자 방출부(116) 주위에 보다 강한 전계가 인가되고, 전자 방출부(116)의 면적이 넓어지면 전계가 집중되는 가장 자리 부분의 면적도 넓어지기 때문에 전자 방출부(116)로부터 보다 많은 양의 전자들을 방출시킬 수 있다.
그리고, 절연층(112)의 개구부(112a)가 절연층(112)의 두께(T1)에 비해 넓은 크기(H1)를 가지더라도 절연층(112)의 두께(T1)에 대하여 전자 방출부(116)가 적정 범위의 두께(T2)를 가지기 때문에 화소 영역 내 전자 방출 균일도를 높일 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범 위에 속하는 것은 당연하다.
이와 같이 본 발명에 따른 전자 방출 디바이스는 에미션 효율을 높이면서 동시에 화소 영역 내 전자 방출 균일도를 높일 수 있다.
따라서, 본 발명에 따른 전자 방출 디바이스는 화면의 휘도를 높일 수 있어 발광 또는 표시 품질을 개선할 수 있고 구동 전압을 낮추어 소비 전력을 저감시킬 수 있다.

Claims (6)

  1. 서로 대향하여 배치되는 제1 기판 및 제2 기판과;
    상기 제1 기판 위에 형성되는 캐소드 전극과;
    상기 캐소드 전극 위에 형성되는 전자 방출부; 및
    상기 전자 방출부에 대응하는 개구부를 각각 구비하며 상기 캐소드 전극 위에 순차적으로 형성되는 절연층 및 게이트 전극을 포함하고,
    상기 절연층의 상기 개구부 크기(H1)가 상기 절연층의 두께(T1)보다 2배 이상 큰 전자 방출 디바이스.
  2. 제1 항에 있어서,
    상기 전자 방출부의 크기(H2)가 상기 절연층의 상기 개구부 크기(H1)에 대하여 하기의 조건을 가지는 전자 방출 디바이스.
    0.2 ≤ H2/H1 ≤ 1
  3. 제1 항 또는 제2 항에 있어서,
    상기 전자 방출부의 두께(T2)가 상기 절연층의 두께(T1)에 대하여 하기의 조건을 가지는 전자 방출 디바이스.
    0.1 ≤ T2/T1 ≤ 1
  4. 제1 항에 있어서,
    상기 전자 방출부가 탄소 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 카본, 플로렌(C60), 실리콘 나노와이어 중 어느 하나 또는 이들의 조합 물질로 이루어지는 전자 방출 디바이스.
  5. 제1 항에 있어서,
    상기 제2 기판에 형성되는 형광층; 및
    상기 형광층의 일면에 형성되는 애노드 전극을 더욱 포함하는 전자 방출 디바이스.
  6. 제1 항에 있어서,
    상기 게이트 전극과 절연되어 상기 게이트 전극 위에 형성되는 집속 전극을 더욱 포함하는 전자 방출 디바이스.
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