KR20070041234A - 액정표시장치용 클럭 검출 회로 - Google Patents

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KR20070041234A
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삼성전자주식회사
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Abstract

클럭 신호의 검출이 용이하며 전력 소모를 줄일 수 있는 액정표시장치용 클럭 검출 회로가 제공된다. 액정표시장치용 클럭 검출 회로는, 외부에서 입력되는 한 쌍의 LVDS 클럭 신호를 입력받아 클럭 신호로 변환하는 LVDS 수신부, 상기 클럭 신호의 에지를 검출하여 타이밍 포맷이 변환된 클럭 신호를 출력하는 에지 검출부, 상기 변환된 클럭 신호의 레벨에 따라 전압을 제어하는 차지 펌프부 및 상기 차지 펌프부에 의해 선택적으로 전하가 충전 또는 방전되는 부하부를 포함한다.
클럭 검출, 타이밍 제어부, 액정표시장치

Description

액정표시장치용 클럭 검출 회로{Clock detection circuit for liquid crystal display}
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 액정표시장치용 클럭 검출 회로의 구성을 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 에지 검출부의 입력과 출력 신호를 나타내는 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 부하부의 전압 및 버퍼부의 출력 신호를 나타내는 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 액정표시장치용 클럭 검출 회로의 구성을 나타내는 도면이다.
도 6은 슈미트 트리거의 출력 파형을 나타내는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
110 : LVDS 수신부 120 : 에지 검출부
122 : 딜레이부 124 : 연산부
130 : 차지 펌프부
132, 134 : 제 1 및 제 2 스위치
136, 138 : 제 1 및 제 2 전류 소스
140 : 부하부 150 : 버퍼부
160 : 신호 안정부
본 발명은 액정표시장치용 클럭 검출 회로에 관한 것으로, 더욱 상세하게는, 클럭 신호의 검출이 용이하며 전력 소모를 줄일 수 있는 액정표시장치용 클럭 검출 회로에 관한 것이다.
일반적으로, 액정표시장치(Liquid Crystal Display)는 액정(Liquid Crystal)을 이용하여 영상을 디스플레이하는 평판표시장치의 하나로써, 다른 디스플레이 장치에 비해 얇고 가벼우며, 낮은 소비전력 및 낮은 구동전압을 갖는 장점이 있다.
액정표시장치는 기준전극과 컬러필터 등이 형성되어 있는 색필터 표시판과 박막 트랜지스터와 화소전극 등이 형성되어 있는 박막 트랜지스터 기판 사이에 액정층이 개재되며, 화소전극과 기준전극에 서로 다른 전위를 인가함으로써 전계를 형성하여 액정 분자들의 배열을 변경시키고, 이를 통해 빛의 투과율을 조절함으로써 화상을 표현한다.
이러한 액정표시장치는 액정 패널, 타이밍 제어부, 게이트 구동부, 데이터 구동부, 전압 발생부를 포함한다.
액정 패널은 등가 회로로 볼 때 다수의 게이트 라인과 이에 연결되어 있으 며, 매트릭스(matrix) 형태로 배열된 다수의 데이터 라인를 포함한다.
타이밍 제어부는 외부의 그래픽 제어기로부터 화상 데이터 및 이의 표시를 제어하는 입력 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 타이밍 컨트롤러는 입력 제어 신호를 기초로 게이트 제어 신호 및 데이터 제어 신호 등을 생성하고 영상 신호(R, G, B)를 액정 패널의 동작 조건에 맞게 적절히 처리한 후, 게이트 제어 신호를 게이트 구동부로 제공하고 데이터 제어 신호와 처리한 영상 신호(R', G', B')는 데이터 구동부로 제공한다.
게이트 구동부는 액정 패널의 게이트 라인에 연결되어 외부로부터의 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 게이트 신호를 게이트 라인에 인가한다.
데이터 구동부는 액정 패널의 데이터 라인에 연결되어 있으며, 감마 전압 발생 회로로부터 제공된 다수의 감마 전압에 기초하여 다수의 계조 전압을 생성하고, 생성된 계조 전압을 선택하여 데이터 신호로서 단위 화소에 인가한다.
전압 발생부는 게이트 온 전압, 게이트 오프 전압 및 공통 전압을 생성한다.
그러나, 타이밍 제어부는 입력되는 LVDS 클럭 신호를 검출하기 위해 더 높은 기준 클럭(reference clock)을 사용하여 메인 클럭을 샘플링(sampling)하게 된다. 이를 위해서는 타이밍 제어부 내부에 출력 신호의 위상과 입력 신호의 위상을 항상 일정하게 유지하도록 하는 위상고정루프(phase locked loop)를 사용해야 하며, 이로 인해 많은 전력을 소모하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 클럭 신호의 검출이 용이하며 전력 소모를 줄일 수 있는 액정표시장치용 클럭 검출 회로를 제공하는데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 액정표시장치용 클럭 검출 회로는, 외부에서 입력되는 한 쌍의 LVDS 클럭 신호를 입력받아 클럭 신호로 변환하는 LVDS 수신부, 상기 클럭 신호의 에지를 검출하여 타이밍 포맷이 변환된 클럭 신호를 출력하는 에지 검출부, 상기 변환된 클럭 신호의 레벨에 따라 전압을 제어하는 차지 펌프부 및 상기 차지 펌프부에 의해 선택적으로 전하가 충전 또는 방전되는 부하부를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있을 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하 게 알려주기 위해 제공되는 것으로, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 양방향 액정표시장치에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 블록도이다.
도 1에 도시된 바와 같이, 본 발명의 한 실시예에 따른 액정표시장치는 액정패널(10), 타이밍 제어부(20), 게이트 구동부(30), 데이터 구동부(40), 전압 발생부(50) 및 감마전압 발생부(60)를 포함한다.
액정패널(10)은 화소 패턴이 형성된 기판을 포함하며, 이 기판에는 다수의 게이트 라인과, 게이트 라인에 수직으로 교차하는 다수의 데이터 라인이 형성되어 있고, 각 게이트 라인과 데이터 라인의 교차점에는 화소가 형성되어 있다. 화소는 매트릭스 구조로 배치되어 있다. 각 화소는 게이트 라인과 데이터 라인에 게이트 전극과 소스 전극이 각각 연결되는 박막 트랜지스터와, 박막 트랜지스터의 드레인 전극에 연결되는 화소 캐패시터 (pixel capacitor) 및 스토리지 캐패시터(storage capacitor)를 포함한다. 이러한 화소 구조에서는 게이트 구동부(30)에 의해 각 게이트 라인을 순차적으로 선택하기 위한 게이트 전압이 인가되면, 해당 게이트 라인에 연결된 화소의 박막 트랜지스터가 턴 온되고, 이어서, 데이터 구동부(40)에 의해 각 데이터 라인에 화소 정보를 포함하는 데이터 전압이 인가된다. 데이터 라인에 공급된 데이터 전압은 턴온된 박막 트랜지스터를 통해 해당 단위 화소에 인가된다.
액정 분자들은 화소 전극과 공통 전극이 생성하는 전기장의 변화에 따라 그 배열을 바꾸고 이에 따라 액정층을 통과하는 빛의 편광이 변화한다. 이러한 빛의 변화는 박막 트랜지스터 기판 및 컬러 필터 기판에 부착된 편광자(도시하지 않음)에 의하여 빛의 투과율 변화로 나타난다.
타이밍 제어부(20)는 외부의 그래픽 소스(graphic source, 도시하지 않음)로부터 입력되는 RGB 화상 데이터(RGB Data), 수직 및 수평 동기 신호 (Vsync/Hsync), 클럭 신호(CLK) 및 데이터 인에이블 신호(DE)를 제공받는다. 기본적으로, 타이밍 제어부(20)는 데이터 구동부(40)에서 요구되는 데이터 포맷에 맞게 입력된 RGB 화상 데이터(RGB Data)의 포맷을 변환하고, 액정패널(10)을 구동하기 위해 게이트 구동부(30)에서 사용될 게이트 제어 신호(CONT1)와 데이터 구동부(40)에서 사용될 데이터 제어 신호(CONT2)를 생성하여 출력시킨다.
여기에서, 게이트 제어 신호(CONT1)는 게이트 온 펄스의 출력 시작을 지시하는 수직 동기 신호(STV), 게이트 온 펄스의 출력 시기를 제어하는 게이트 클럭 신호(CPV) 및 게이트 온 펄스의 폭을 한정하는 출력 인에이블 신호(OE)를 포함한다. 여기에서, 출력 인에이블 신호와 게이트 클럭 신호는 전압 발생부(50)로 제공된다. 또한, 데이터 제어 신호(CONT2)는 R', G', B' 화상 데이터의 입력 시작을 지시하는 수평 동기 신호(STH), 데이터 라인에 해당 데이터 전압을 인가하는 로드 신호(LOAD), 공통 전압(VCOM)에 대한 데이터 전압의 극성을 반전시키는 반전 신호(RVS) 및 R', G', B' 화상 데이터를 전달하기 위한 클럭 신호(HCLK)를 포함한다.
여기에서, 도면에 도시하지 않았으나, 본 발명의 일 실시예에 따른 타이밍 제어부(20)는 내부에 클럭 신호 검출 회로를 포함한다. 이때, 클럭 신호 검출 회로는 기준 클럭 신호 없이 한 쌍의 LVDS 클럭 신호만을 사용하여 타이어 제어부에 LVDS 클럭 신호가 들어오는지를 검출한다. 이에 대하여 도 2를 참조하여 상세히 설명한다.
게이트 구동부(30)는 액정패널(10) 상의 소정 수의 게이트 라인을 각 각 담당하는 다수의 게이트 구동 IC로 이루어지며, 타이밍 제어부(20)에서 제공되는 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트 라인에 인가하여 이 게이트 라인에 연결된 박막 트랜지스터를 턴 온시킨다.
하나의 게이트 라인에 게이트 온 전압(Von)이 인가되어 이에 연결된 한 행의 박막 트랜지스터가 턴 온되어 있는 동안[이 기간을 '1H' 또는 '1 수평 주기((horizontal period)'라고 하며 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 게이트 클록(CPV)의 한 주기와 동일함], 데이터 구동부(40)는 각 데이터 전압을 해당 데이터 라인에 공급한다. 데이터 라인에 공급된 데이터 전압은 턴 온된 박막 트랜지스터를 통해 해당 단위 화소에 인가된다.
데이터 구동부(40)는 액정패널(10) 상의 소정 수의 데이터 라인을 각각 담당하는 다수의 데이터 구동 IC로 이루어진다. 데이터 구동부(40)는 타이밍 제어부(20)로부터 공급되는 RGB 화상 데이터(RGB Data)를 순차적으로 래치(latch)시켜서 점순차 방식의 데이터 배열을 선순차 방식으로 바꾸고, 각 화상 데이터에 맞는 계조 전압(Vgray)을 선택하며, 이 선택된 전압들을 화상 데이터 전압으로서 액정패널(10) 상의 각 데이터 라인에 1 수평주사 기간 단위로 인가한다. 하나의 화면, 즉 프레임(frame)은 수직 동기 신호(Vsync)의 펄스에 의해 구분되며, 데이터 구동부(40)에서의 상기 설명된 동작은 1 수평 주사 기간 단위로 1 프레임 동안 계속 수행되며, 이러한 동작이 모든 프레임에 대해 반복된다.
전압 발생부(50)는 액정패널(10)의 데이터 라인과 게이트 라인에 실제로 인가되는 전압인 계조 전압(Vgray)과 게이트 전압(Vgate)을 각각 생성하여 출력시킨다. 여기서, 계조 전압(Vgray)은 다수의 전압 레벨을 가지며, 데이터 구동부(40)에 전송된다. 그리고, 게이트 전압(Vgate)은 게이트 온(on) 전압과 게이트 오프(off) 전압으로 이루어지며, 게이트 구동부(30)에 전송된다.
감마 전압 발생부(60)는 단위 화소의 투과율과 관련된 두 벌의 복수 감마 전압을 생성할 수 있다. 즉, 두 벌 중 한 벌은 정극성 전압이고, 다른 한 벌은 부극성 전압이 된다. 정극성 전압과 부극성 전압은 공통 전압(VCOM)에 대해 데이터 전압의 극성이 반대인 전압을 의미하며, 반전 구동시 교대하여 액정 패널(10)에 각각 제공된다.
도 2는 본 발명의 일 실시예에 따른 액정표시장치용 클럭 검출 회로의 블록도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 액정표시장치용 클럭 검출 회로는 LVDS 수신부(110), 에지 검출부(120), 차지 펌프부(130), 부하부(140) 및 버퍼부(150)를 포함한다.
LVDS 수신부(110)는 외부의 LVDS 전송부(미도시)로부터 전송되는 LVDS 클럭 신호(LVDS CLK+, LVDS CLK-)를 수신하여 TTL 클럭 신호(CLK_INT)로 변환한다. 이 때, LVDS 전송부는 노트북 또는 컴퓨터의 본체에 구성되며, 화상 데이터와 입력 제어 신호를 LVDS 신호로 변환하여 LVDS 수신부(10)로 전송한다. 이때에 LVDS 클럭 신호는 입력 제어 신호에 포함되어 있으며, 정극성(+)과 부극성(-)을 갖는 한 쌍의 LVDS 클럭 신호이다.
에지 검출부(120)는 TTL 클럭 신호(CLK_INT)의 에지를 검출하여 타이밍 포맷이 변환된 TTL 클럭 신호를 생성한다. 또한, 에지 검출부(120)는 LVDS 수신부(110)로부터 TTL 클럭 신호(CLK_INT)를 수신하여 일정 시간 딜레이된 TTL 클럭 신호(CLK_DEL)를 출력하는 딜레이부(122)와 TTL 클럭 신호와 딜레이된 TTL 클럭 신호를 입력 받아 익스클루시브 오어(exclusive or) 연산을 하여 TTL 클럭 신호(CLK_UP/DN)를 출력하는 연산부(124)를 포함한다.
차지 펌프부(130)는 에지 검출부(120)로부터 출력되는 TTL 클럭 신호(CLK_UP/DN)를 입력 받아 TTL 클럭 신호의 레벨에 따라 부하부(140)에 전하를 충전 또는 방전하여 부하부(140)의 전압을 제어한다. 또한, 차지 펌프부(130)는 TTL 클럭 신호(CLK_UP/DN)의 레벨에 따라 동작하는 제 1 및 제 2 스위치(132, 134)와 제 1 스위치(132)에 하이 레벨의 TTL 클럭 신호가 입력되면, 부하부(140)에 전류를 공급하여 전하를 충전하는 제 1 전류 소스(136) 및 제 2 스위치(134)에 로우 레벨의 TTL 클럭 신호가 입력되면, 부하부(140)의 전류를 빼내어 전하를 방전하는 제 2 전류 소스(138)를 포함한다.
부하부(140)는 TTL 클럭 신호(CLK_UP/DN)의 레벨에 따라 전류 소스에 의해 전하가 충전 또는 방전되며, 캐패시터(CIND)로 형성될 수 있다.
버퍼부(150)는 부하부(140)의 출력 신호(CLK_IND)를 증폭하며, 출력 신호(CLK_IND)가 디지털 신호로 변환된 클럭 신호(CLK)를 출력한다. 여기에서, 버퍼부(150)는 인버터(inverter)로 형성될 수 있다.
본 발명에서는 제 1 및 제 2 전류 소스(136, 138)의 크기를 조절하여 클럭 신호(CLK)의 딜레이를 조절할 수 있으며, 전류 값을 줄여 전력 소모를 줄일 수 있다. 이때, 제 1 전류 소스는 제 2 전류 소스보다 비교적 크게 형성하는 것이 바람직하다. 또한, 본 발명에서는 부하부(140)의 캐패시터(CIND) 값을 조절하여 클럭 신호(CLK)의 딜레이를 조절할 수 있다.
도 3은 본 발명의 일 실시예에 따른 에지 검출부의 입력과 출력 신호를 나타내는 타이밍도이고, 도 4는 본 발명의 일 실시예에 따른 부하부의 전압 및 버퍼부의 출력 신호를 나타내는 타이밍도이다.
도 3에 도시된 바와 같이, LVDS 클럭 신호(LVDS CLK+, LVDS CLK-)는 LVDS 수신부(110)를 통해 TTL 클럭 신호(CLK_INT)로 변환되고, 딜레이부(122)와 연산부(124)를 통해 TTL 클럭 신호(CLK_UP/DN)로 변환된다.
딜레이부(122)의 딜레이값을 t1라고 가정하고, 입력 TTL 클럭 신호(CLK_INT)의 주기를 T라고 가정한다면, 한 클럭 신호의 주기 동안 TTL 클럭 신호(CLK_UP/DN)가 두 번 발생하게 되므로, 2×t1 구간이 하이 레벨이고 T-2×t1 구간이 로우 레벨이다. 그러므로, T 구간 동안 TTL 클럭 신호(CLK_UP/DN)가 하이 레벨일 때는 I1×2 ×t1의 전하량이 부하부(140)에 충전되고, 로우 레벨일 때는 I2×(T-2×t1)의 전하량이 부하부(140)에서 방전된다. 즉, T 구간 동안 부하부(140)에 I1×2×t1-I2×(T-2×t1)의 전하량이 충전된다. 따라서, 부하부에(140)에 충전되는 I1×2×t1-I2×(T-2×t1) 값이 양(+)의 값이 되도록 하면, 도 4의 A 구간에서 부하부(140)에 계속 전하가 축적되어 부하부(140)의 전압은 공급전압(VDD)에 근접하게 된다. 그러므로, 버퍼부(150)를 통해 출력되는 클럭 신호(CLK)는 하이 레벨이 되고, 이는 클럭 신호가 정상적으로 들어온다는 것을 나타낸다.
그러나, LVDS 수신부(110)에 LVDS 클럭 신호(LVDS CLK+, LVDS CLK-)가 들어오고 있지 않다면, TTL 클럭 신호(CLK_UP/DN)는 항상 로우 레벨 상태를 유지하기 때문에 부하부(140)에는 항상 I2×(T-2×t1)의 전하량만 공급되어 도 4의 "B" 구간에서 부하부(140)의 전압은 0V가 된다. 그러므로, 버퍼부(150)를 통해 출력되는 클럭 신호(CLK)는 로우 레벨이 되고, 이는 클럭 신호가 정상적으로 들어오고 있지 않는 것을 나타낸다. 이때, 클럭 신호가 정상적으로 들어오지 않으므로, 클럭 실패(clock fail)로 분류하여 안전(safe) 모드로 들어가고, 액정 패널의 화면을 블랙으로 구동한다.
도 4에 도시된 바와 같이, LVDS 수신부(110)를 통해 입력된 LVDS 클럭 신호(LVDS CLK+, LVDS CLK-)가 입력되어 "A"와 같이 클럭이 정상적으로 들어오는 경우, 버퍼부(150)를 통해 클럭 신호(CLK)가 하이 레벨로 출력되기까지의 딜레이는 부하부(140)인 캐패시터(CIND)의 QC=I1×2×t1-I2×(T-2×t1)에 의해 결정된다. 즉, 캐패 시터(CIND)에 T 구간 동안 QC의 값이 충전되므로, T 구간 동안 전압의 변화량은 VC=QC/CIND이다. 그리고, 버퍼부(150)의 문턱 전압(threshold voltage)을 VTH1라고 하면, 딜레이는 VTH1/ΔVC= VTH1IND×CIND/QC가 된다.
그러나, LVDS 수신부(110)를 통해 LVDS 클럭 신호(LVDS CLK+, LVDS CLK-)가 입력되지 않아 "B"와 같이 클럭 패일(clock fail)이 발생한 경우, 버퍼부(150)를 통해 클럭 신호(CLK)가 로우 레벨로 출력되기까지의 딜레이는 부하부(140)인 캐패시터(CIND)의 QS=I2×T에 의해 결정된다. 즉, 캐패시터(CIND)에 T 구간 동안 전압의 변화량은 ΔVS=-QS/CIND이다. 그리고, 버퍼부(150)의 문턱 전압(threshold voltage)을 VTH2라고 하면, 딜레이는 -(VDD-VTH2)/ΔVS=(VDD-VTH2)×CIND/I2/T가 된다.
도 5는 본 발명의 다른 실시예에 따른 액정표시장치용 클럭 검출 회로의 구성을 나타내는 도면이다. 도 6은 슈미트 트리거의 출력 파형을 나타내는 도면이다.
도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 액정표시장치용 클럭 검출 회로는 LVDS 수신부(110), 에지 검출부(120), 차지 펌프부(130), 부하부(140) 및 버퍼부(150) 외에 신호 안정부(160)를 더 포함한다.
LVDS 수신부(10)는 외부의 LVDS 전송부(미도시)로부터 전송되는 LVDS 클럭 신호(LVDS CLK+, LVDS CLK-)를 수신하여 TTL 클럭 신호(CLK_INT)로 변환한다. 이때, LVDS 전송부는 노트북 또는 컴퓨터의 본체에 구성되며, 화상 데이터와 입력 제어 신호를 LVDS 신호로 변환하여 LVDS 수신부(110)로 전송한다. 이때에 LVDS 클럭 신호는 입력 제어 신호에 포함되어 있으며, 정극성(+)과 부극성(-)을 갖는 한 쌍의 LVDS 클럭 신호이다.
에지 검출부(120)는 TTL 클럭 신호(CLK_INT)의 에지를 검출하여 타이밍 포맷이 변환된 TTL 클럭 신호를 생성한다. 또한, 에지 검출부(120)는 LVDS 수신부(110)로부터 TTL 클럭 신호(CLK_INT)를 수신하여 일정 시간 딜레이된 TTL 클럭 신호(CLK_DEL)를 출력하는 딜레이부(122)와 TTL 클럭 신호와 딜레이된 TTL 클럭 신호를 입력 받아 익스클루시브 오어(exclusive or) 연산을 하여 TTL 클럭 신호(CLK_UP/DN)를 출력하는 연산부(124)를 포함한다.
차지 펌프부(130)는 에지 검출부(120)로부터 출력되는 TTL 클럭 신호(CLK_UP/DN)를 입력 받아 TTL 클럭 신호의 레벨에 따라 부하부(140)에 전하를 충전 또는 방전하여 부하부(140)의 전압을 제어한다. 또한, 차지 펌프부(130)는 TTL 클럭 신호(CLK_UP/DN)의 레벨에 따라 동작하는 제 1 및 제 2 스위치(132, 134)와 제 1 스위치(132)에 하이 레벨의 TTL 클럭 신호가 입력되면, 부하부(140)에 전류를 공급하여 전하를 충전하는 제 1 전류 소스(136) 및 제 2 스위치(134)에 로우 레벨의 TTL 클럭 신호가 입력되면, 부하부(140)의 전류를 빼내어 전하를 방전하는 제 2 전류 소스(138)를 포함한다.
부하부(140)는 TTL 클럭 신호(CLK_UP/DN)의 레벨에 따라 전류 소스에 의해 전하가 충전 또는 방전되며, 캐패시터(CIND)로 형성될 수 있다.
버퍼부(150)는 부하부(140)의 출력 신호(CLK_IND)를 증폭하며, 출력 신호 (CLK_IND)가 디지털 신호로 변환된 클럭 신호(CLK)를 출력한다. 여기에서, 버퍼부(150)는 인버터(inverter)로 형성될 수 있다.
신호 안정부(160)는 부하부(140)와 버퍼부(150) 사이에 배치되며, 부하부(140)의 출력 신호(CLK_IND)가 변하는 구간에서 리플(ripple)에 의해 글리치(glitch)가 발생하는 것을 방지하는 역할을 하여 안정된 상태를 갖는 클럭 신호(CLK_STA)를 출력한다. 이때, 신호 안정부(160)는 슈미트 트리거(schmitt trigger)를 사용할 수 있다.
도 6에 도시된 바와 같이, 슈미트 트리거는 안정된 두 가지 상태를 가지고 있으며, 파형 발생에 사용된다. 입력 전압값에 따라 민감하게 동작하며 낮은 트리거 전압(low trigger point)에서 동작하고, 트리거 신호는 천천히 변하는 교류 전압과 같은 파형을 갖는다. 입력 파형은 천천히 변하는 사인 곡선과 같은 파형이고, 출력은 하이 레벨과 로우 레벨 두 개의 논리 상태를 형성하는 구형파이다. 여기에서, 낮은 트리거 전압을 "C"에서 "D"로 조절하게 되면, "TD" 만큼의 딜레이가 발생되어 버퍼부(50)를 통해 출력되는 클럭 신호(CLK)의 딜레이를 제어할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야만 한다.
상기한 바와 같은 본 발명의 일 실시예에 따른 액정표시장치용 클럭 검출 회로는 기준 클럭 신호 없이 한 쌍의 LVDS 클럭 신호만을 사용하고, 클럭 신호를 일정 시간 딜레이시키는 딜레이부와 딜레이 된 클럭 신호와 원래 클럭 신호를 익스클루시브 오어 연산을 하는 간단한 에지 검출 회로만으로 클럭 신호를 쉽게 검출할 수 있다.
또한, 차지 펌프부의 전류 소스의 비율을 조절하여 전류 값을 줄임으로써 전력 소모를 줄일 수 있는 액정표시장치용 클럭 검출 회로를 구성할 수 있다.

Claims (9)

  1. 외부에서 입력되는 한 쌍의 LVDS 클럭 신호를 입력받아 클럭 신호로 변환하는 LVDS 수신부;
    상기 클럭 신호의 에지를 검출하여 타이밍 포맷이 변환된 클럭 신호를 출력하는 에지 검출부;
    상기 변환된 클럭 신호의 레벨에 따라 전압을 제어하는 차지 펌프부; 및
    상기 차지 펌프부에 의해 선택적으로 전하가 충전 또는 방전되는 부하부를 포함하는 액정표시장치용 클럭 검출 회로.
  2. 제 1 항에 있어서,
    상기 부하부의 신호를 증폭하며, 아날로그 신호를 디지털 신호로 변환하는 버퍼부를 더 포함하는 액정표시장치용 클럭 검출 회로.
  3. 제 1 항에 있어서,
    상기 부하부와 버퍼부 사이에 배치되며, 부하부의 출력 신호가 리플에 의해 글리치가 발생하는 것을 방지하기 위해 신호 안정부를 더 포함하는 액정표시장치용 클럭 검출 회로.
  4. 제 3 항에 있어서,
    상기 신호 안정부는 슈미트 트리거인 액정표시장치용 클럭 검출 회로.
  5. 제 1 항에 있어서,
    상기 에지 검출부는 상기 클럭 신호를 일정 시간 딜레이시키는 딜레이부; 및
    상기 클럭 신호와 딜레이된 클럭 신호를 입력 받아 익스클루시브 오어 연산을 하여 출력하는 연산부를 포함하는 액정표시장치용 클럭 검출 회로.
  6. 제 1 항에 있어서,
    상기 차지 펌프부는 타이밍 포맷이 변환된 클럭 신호의 레벨에 따라 동작하는 제 1 및 제 2 스위치;
    상기 제 1 스위치에 하이 레벨의 클럭 신호가 입력되면, 부하부에 전류를 공급하여 전하를 충전하는 제 1 전류 소스; 및
    상기 제 2 스위치에 로우 레벨의 클럭 신호가 입력되면, 부하부의 전류를 빼내어 전하를 방전하는 제 2 전류 소스를 포함하는 액정표시장치용 클럭 검출 회로.
  7. 제 6 항에 있어서,
    상기 제 1 전류 소스는 상기 제 2 전류 소스보다 비교적 크게 형성하는 액정표시장치용 클럭 검출 회로.
  8. 제 1 항에 있어서,
    상기 클럭 신호는 TTL 클럭 신호인 액정표시장치용 클럭 검출 회로.
  9. 제 1 항에 있어서,
    상기 부하부는 캐패시터인 액정표시장치용 클럭 검출 회로.
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