KR20070036949A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 액티브영역을 한정하는 소자분리막이 구비된 반도체 기판을 마련하는 단계와, 상기 기판 액티브영역의 게이트 형성 영역을 식각하여 홈을 형성하는 단계와, 상기 홈을 포함한 액티브영역의 표면에 게이트절연막을 형성하는 단계와, 상기 홈이 매립하도록 게이트절연막을 포함한 기판 상에 폴리실리콘막, 금속실리사이드막 및 게이트 하드마스크막이 적층된 게이트 패턴을 형성하는 단계와, 상기 기판의 전면 상에 스페이서용 절연막을 증착하는 단계와, 상기 스페이서용 절연막을 과도식각하여 게이트절연막이 과도하게 식각되도록 게이트 양측 벽에 스페이서를 형성하는 단계 및 상기 기판 결과물에 대해 게이트 재산화 공정을 수행해서 기판 표면 상에 잔류된 게이트절연막 상에 게이트 재산화막을 형성함과 아울러 상기 게이트의 폴리실리콘막 하단 가장자리 부분을 산화시켜 버즈빅을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 종래의 게이트 재산화공정시 게이트의 금속실리사이드막에 비정상적인 산화막이 형성된 모습의 단면도.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21: 반도체기판 22: 소자분리막
23: 희생산화막 24: 하드마스크 폴리실리콘막
25: 홈 26: 게이트절연막
27: 폴리실리콘막 28: 금속실리사이드막
29: 게이트 하드마스크막 30: 게이트패턴
31: 스페이서용 절연막 31a: 스페이서
32: 게이트 재산화막 200: 소오스/드레인
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 텅스텐막 측벽에 발생하는 비정상적인 산화막을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널길이(channel length)가 매우 짧아짐으로써, 트랜지스터의 문턱전압(threshold voltage)이 급격히 낮아지는 이른바 단채널효과(short channel effect)가 심해지고 있다. 이에 실리콘 기판에 홈을 형성하여 채널길이를 증가시키는 리세스 게이트에 대한 연구가 활발하게 진행되고 있다. 이러한, 리세스 게이트 형성방법에 따르면, 홈 상에 게이트를 형성하는 것에 의해 채널길이를 증가시킬 수 있으므로 평면형 게이트 구조와 비교해서 단채널효과를 줄일 수 있다.
이러한 상기 리세스 게이트 형성시, 소자의 집적도 증가에 따라 게이트 물질로써 저항이 매우 낮은 물질을 요구하고 있다. 이에, 게이트전극의 저항 감소를 위한 게이트 물질로써 텅스텐을 사용하고 있은 추세이다.
여기서, 현재 수행되고 있는 반도체 소자의 제조방법을 도 1a 내지 도 1d를 참조하여 간략하게 설명하도록 한다.
도 1a를 참조하면, 액티브영역 및 필드영역을 갖는 반도체기판(1)에 액티브영역을 한정하는 소자분리막(2)을 STI(Shallow Trench Isolation) 공정을 통해 형성한다. 그런다음, 상기 기판(1) 상에 리세스 게이트를 형성하기 위한 식각장벽막으로서 희생산화막(3)과 하드마스크 폴리실리콘막(4)을 차례로 형성한 후, 하드마 스크 폴리실리콘막(4) 및 희생산화막(3)을 차례로 식각하여 기판(1)의 게이트 형성 영역을 노출시킨다.
도 1b 참조하면, 상기 하드마스크 폴리실리콘막(4)을 이용하여 노출된 기판(1)을 식각하여 홈(5)을 형성한다. 그런다음, 상기 하드마스크 폴리실리콘막 및 희생산화막이 차례로 제거한 후, 기판 결과물 상에 게이트절연막(6), 폴리실리콘막(7), 금속실리사이드막(8) 및 게이트 하드마스크막(9)을 차례로 증착한다.
도 1c를 참조하면, 상기 게이트 하드마스크막(9), 금속실리사이드막(8), 폴리실리콘막(7) 및 게이트절연막(6)을 차례로 식각하여 게이트(10)를 형성한다. 그런다음, 게이트 형성시의 식각데미지를 회복시키기 위해 게이트 재산화 공정을 수행하여 상기 게이트의 금속실리사이드막(8), 게이트의 폴리실리콘막(7) 및 기판 액티브영역의 표면 상에 게이트 재산화막(11)이 형성한다.
도 1d를 참조하면, 상기 게이트 양측 벽에 스페이서(12)를 형성한 후, 상기 스페이서(12)를 포함한 게이트(10) 양측의 기판 표면 내에 소오스/드레인(100) 영역을 형성한다.
이 후, 도시하지는 않았으나 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
그러나, 전술한 바와 같이, 종래의 반도체 소자의 제조방법 있어서는, 도 2에 도시된 바와 같이, 게이트 재산화공정시 공정 및 장비조건이 불안정해지면 게이트의 금속실리사이드막(8) 측벽에 비정상적인 산화막(11a)이 형성하는 이상산화 현상이 발생한다. 따라서, 이러한 이상산화 현상으로 인하여 게이트와 후속 콘택플러 그간에 쇼트가 발생하게 되어 소자의 특성을 열화시키는 결과를 초래하게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 금속실리사이드막 측벽에 발생하는 이상산화 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브영역을 한정하는 소자분리막이 구비된 반도체 기판을 마련하는 단계; 상기 기판 액티브영역의 게이트 형성 영역을 식각하여 홈을 형성하는 단계; 상기 홈을 포함한 액티브영역의 표면에 게이트절연막을 형성하는 단계; 상기 홈이 매립하도록 게이트절연막을 포함한 기판 상에 폴리실리콘막, 금속실리사이드막 및 게이트 하드마스크막이 적층된 게이트 패턴을 형성하는 단계; 상기 기판의 전면 상에 스페이서용 절연막을 증착하는 단계; 상기 스페이서용 절연막을 과도식각하여 게이트절연막이 과도하게 식각되도록 게이트 양측 벽에 스페이서를 형성하는 단계; 및 상기 기판 결과물에 대해 게이트 재산화 공정을 수행해서 기판 표면 상에 잔류된 게이트절연막 상에 게이트 재산화막을 형성함과 아울러 상기 게이트의 폴리실리콘막 하단 가장자리 부분을 산화시켜 버즈빅을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 게이트절연막은 5∼100Å 두께로 형성하는 것을 특징으로 한다.
상기 스페이서용 절연막은 SiN막, SiC막 및 SiBN막으로 구성된 그룹으로부터 선택되는 어느 하나 또는 둘 이상의 막을 사용하는 것을 특징으로 한다.
상기 스페이서용 절연막은 30∼500Å 두께로 증착하는 것을 특징으로 한다.
상기 SiN막은 350∼900℃ 온도에서 SiH4 또는 SiCl2H2 가스와 NH3 가스를 사용하여 PECVD 또는 LPCVD 공정을 통해 형성하는 것을 특징으로 한다.
상기 SiC막은 소스 가스로서 SiH3CH3, SiH(CH3)3 및 Si(CH3)4로 구성된 그룹으로부터 선택되는 어느 하나를 사용하는 PECVD 또는 LPCVD 공정을 통해 형성하는 것을 특징으로 한다.
상기 게이트 재산화막은 30∼300Å 두께로 형성하는 것을 특징으로 한다.
상기 게이트 재산화공정은 400∼1000℃의 온도에서 Air, O2, O3, N2O, H2O 및 H2O2로 구성된 그룹으로부터 선택되는 어느 하나 또는 이들의 혼합 분위기에서 수행하는 것을 특징으로 한다.
상기 스페이서용 절연막을 과도식각하는 단계는, 기판에 잔류된 게이트절연막은 게이트 아래에 형성된 게이트절연막의 두께보다 5∼300Å 낮은 두께를 갖도록 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 액티브영역을 한정하는 소자분리막(22)이 구비된 반도체 기판(21)을 마련한다. 그런다음, 상기 기판 상에 희생산화막(23)과 마스크용 하드마스크막(24)을 차례로 증착한다. 그런다음, 상기 마스크용 하드마스크막(24)과 희생산화막(23)을 차례로 식각하여 기판(21)의 게이트 형성 영역을 노출시킨다. 다음으로, 상기 식각된 마스크용 하드마스크막(24)을 이용하여 노출된 기판 부분을 식각하고, 이를 통해, 게이트 형성 영역에 홈(25)을 형성한다.
도 3b를 참조하면, 상기 하드마스크 폴리실리콘막과 산화막을 차례로 제거한 상태에서 상기 홈(25)을 포함한 액티브영역의 표면에 게이트절연막(26)을 5∼100Å 두께로 형성한다. 그런다음, 상기 홈(25)이 매립하도록 게이트절연막(26)을 포함한 기판 상에 폴리실리콘막(27), 금속실리사이드막(28) 및 게이트 하드마스크막(29)을 차례로 증착한다.
도 3c를 참조하면, 상기 게이트 하드마스크막(29), 금속실리사이드막(28) 및 폴리실리콘막(27)을 차례로 식각하여 게이트 패턴(30)을 형성한다. 그런다음, 상기 기판의 전면 상에 인접 게이트간의 전기적 차단을 위해 스페이서용 절연막(31)을 30∼500Å 두께로 증착한다. 여기서, 상기 스페이서용 절연막(31)은 SiN막, SiC막 또는 SiBN막 중에서 하나 또는 둘 이상의 막을 사용하도록 한다.
상기 SiN막은 350∼900℃ 온도에서 SiH4 또는 SiCl2H2 가스와 NH3 가스를 사용하여 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 공정을 통해 형성하며, 상기 SiC막은 소스 가스로서 SiH3CH3, SiH(CH3)3 또는 Si(CH3)4 중에서 어느 하나를 사용하여 PECVD 또는 LPCVD 공정을 통해 형성한다.
도 3d를 참조하면, 상기 스페이서용 절연막(31)을 과도식각하여 게이트절연막(26)이 과도하게 식각되도록 게이트 패턴(30) 양측 벽에 스페이서(31a)를 형성한다. 이 때, 상기 스페이서용 절연막(31) 과도식각시 기판에 잔류된 게이트절연막이 식각되어 상기 게이트절연막(26)은 게이트 아래에 형성된 게이트절연막(26) 두께보다 5∼300Å의 낮은 두께를 갖는다.
도 3e를 참조하면, 상기 기판 결과물에 대해 게이트 재산화공정을 수행한다. 이 때, 상기 게이트 재산화공정으로 인하여 상기 기판 표면 상에 잔류된 게이트절연막(26) 상에 30∼300Å 두께로 게이트 재산화막(32)이 형성된다. 또한, 상기 게이트의 폴리실리콘막(27) 하단 가장자리 부분이 산화되어 버즈빅(A)이 형성된다. 여기서, 상기 게이트 재산화공정은 400∼1000℃의 온도에서 Air, O2, O3, N2O, H2O 또는 H2O2 중에서 어느 하나 또는 이들의 혼합 분위기에서 수행하도록 한다. 다음으로, 상기 스페이서(31a)를 포함한 게이트 양측의 기판 표면 내에 소오스/드레인 영역(200)을 형성한다.
여기서, 본 발명은 게이트 재산화공정을 게이트 스페이서 형성 후에 진행함으로 인해, 상기 게이트 재산화공정시 산소가 게이트 스페이서에는 침투하지 못하고 게이트절연막에만 침투하게 되어 상기 게이트절연막에만 게이트 재산화막이 형성하게 된다. 따라서, 상기 게이트 재산화막이 게이트절연막에만 형성하게 되어, 종래의 게이트 재산화공정시 금속실리사이드막에 발생하는 이상산화 현상을 방지 할 수 있다.
또한, 본 발명은 게이트 식각공정에서 게이트절연막을 식각하지 않고 기판에 잔류시킴으로 인하여 게이트 재산화공정시 산소가 게이트절연막으로 침투하여 게이트의 폴리실리콘막 하단의 가장자리 부분에 버즈빅을 손쉽게 형성할 수 있다. 따라서, 상기 게이트의 폴리실리콘막 하단의 가장자리 부분에 버즈빅이 형성함으로 인하여 게이트 유기 드레인 누설전류(Gate Induced Drain Leakage Current: GIDL)를 감소시킬 수 있다.
이 후, 도시하지는 않았으나, 공지된 일련의 후속공정을 차례로 진행하여 본 발명에 따른 반도체 소자를 제조한다.
이상에서와 같이, 본 발명은 게이트 재산화공정을 게이트 스페이서 형성 후에 진행함으로써, 게이트 재산화공정시 형성되는 게이트 재산화막이 게이트절연막에만 형성하게 되므로, 따라서, 게이트의 금속실리사이드막에 게이트 재산화공정으로 인해 발생하는 이상산화 현상을 방지 할 수 있다.
또한, 본 발명은 게이트 재산화공정시 게이트의 폴리실리콘막 하단의 가장자리 부분에 버즈빅을 형성함으로써, 게이트 유기 드레인 누설전류(Gate Induced Drain Leakage Current: GIDL)를 감소시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (9)

  1. 액티브영역을 한정하는 소자분리막이 구비된 반도체 기판을 마련하는 단계;
    상기 기판 액티브영역의 게이트 형성 영역을 식각하여 홈을 형성하는 단계;
    상기 홈을 포함한 액티브영역의 표면에 게이트절연막을 형성하는 단계;
    상기 홈이 매립하도록 게이트절연막을 포함한 기판 상에 폴리실리콘막, 금속실리사이드막 및 게이트 하드마스크막이 적층된 게이트 패턴을 형성하는 단계;
    상기 기판의 전면 상에 스페이서용 절연막을 증착하는 단계;
    상기 스페이서용 절연막을 과도식각하여 게이트절연막이 과도하게 식각되도록 게이트 양측 벽에 스페이서를 형성하는 단계; 및
    상기 기판 결과물에 대해 게이트 재산화 공정을 수행해서 기판 표면 상에 잔류된 게이트절연막 상에 게이트 재산화막을 형성함과 아울러 상기 게이트의 폴리실리콘막 하단 가장자리 부분을 산화시켜 버즈빅을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 게이트절연막은 5∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 스페이서용 절연막은 SiN막, SiC막 및 SiBN막으로 구성된 그룹으로부터 선택되는 어느 하나 또는 둘 이상의 막을 사용하는 것을 특징 으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 스페이서용 절연막은 30∼500Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 3 항에 있어서, 상기 SiN막은 350∼900℃ 온도에서 SiH4 또는 SiCl2H2 가스와 NH3 가스를 사용하여 PECVD 또는 LPCVD 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 3 항에 있어서, 상기 SiC막은 소스 가스로서 SiH3CH3, SiH(CH3)3 및 Si(CH3)4로 구성된 그룹으로부터 선택되는 어느 하나를 사용하는 PECVD 또는 LPCVD 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 게이트 재산화막은 30∼300Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서, 상기 게이트 재산화공정은 400∼1000℃의 온도에서 Air, O2, O3, N2O, H2O 및 H2O2로 구성된 그룹으로부터 선택되는 어느 하나 또는 이들의 혼합 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서, 상기 스페이서용 절연막을 과도식각하는 단계는, 기판에 잔류된 게이트절연막이 게이트 아래에 형성된 게이트절연막 두께보다 5∼300Å 낮은 두께를 갖도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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