KR20070036813A - Liquid crystal panel - Google Patents

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장용호
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Abstract

픽셀전압의 충전 속도를 향상시켜 화질을 향상시킬 수 있는 액정패널이 개시된다.Disclosed is a liquid crystal panel capable of improving image quality by improving a charging speed of a pixel voltage.

본 발명에 따른 액정패널은 매트릭스 형태로 배열된 복수의 화소영역으로 이루어진 액정표시장치에 있어서, 상기 각 화소영역은, 상기 화소영역을 정의하는 게이트라인 및 제 1 및 제 2 데이터라인과, 상기 게이트라인 및 상기 제 1 데이터라인에 연결된 제 1 박막트랜지스터와, 상기 게이트라인 및 상기 제 2 데이터라인에 연결된 제 2 박막트랜지스터 및 상기 제 1 및 제 2 박막트랜지스터에 연결된 화소전극을 포함한다.The liquid crystal panel according to the present invention comprises a plurality of pixel areas arranged in a matrix, wherein each pixel area includes a gate line and first and second data lines defining the pixel area, and the gate. A first thin film transistor connected to a line and the first data line, a second thin film transistor connected to the gate line and the second data line, and a pixel electrode connected to the first and second thin film transistors.

박막트랜지스터, 픽셀전압(Vpixel) Thin Film Transistor, Pixel Voltage

Description

액정패널{Liquid crystal panel}Liquid crystal panel

도 1은 종래의 액정패널을 상세히 나타낸 도면.1 is a view showing a conventional liquid crystal panel in detail.

도 2는 도 1의 A 영역의 화소부를 등가회로로 표현한 도면.FIG. 2 is a diagram illustrating an equivalent circuit of a pixel part of region A of FIG. 1;

도 3은 본 발명에 따른 액정표시장치를 나타낸 도면.3 is a view showing a liquid crystal display device according to the present invention.

도 4는 도 3의 액정표시장치의 제 1 실시예에 따른 액정패널을 나타낸 도면.4 is a view showing a liquid crystal panel according to a first embodiment of the liquid crystal display of FIG.

도 5는 도 4의 B 영역의 화소부를 등가회로로 표현한 도면.FIG. 5 is a diagram illustrating an equivalent circuit of a pixel part of region B of FIG. 4;

도 6은 도 3의 액정표시장치의 제 2 실시예에 따른 액정패널을 나타낸 도면.6 is a view showing a liquid crystal panel according to a second embodiment of the liquid crystal display of FIG.

<도면의 주요부분에 대한 간단한 설명><Brief description of the main parts of the drawing>

102:액정패널 104:게이트 드라이버102: liquid crystal panel 104: gate driver

106:데이터 드라이버 108:타이밍 컨트롤러106: data driver 108: timing controller

110:공통전압 생성부 116, 216:화소전극110: common voltage generator 116, 216: pixel electrode

본 발명은 액정표시장치에 관한 것으로 특히, 픽셀 전압의 충전 속도를 향상시킬 수 있는 액정패널에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal panel capable of improving the charging speed of pixel voltage.

정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하 고 있다. 이에 부응하여 근래에는 LCD(Liquid Crystal Display device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display) 등 여러가지 평판표시장치가 연구되어 왔고 일부는 이미 여러장비에서 표시장치로 활용되고 있다.As the information society develops, the demand for display devices is increasing in various forms. In response to this, various flat panel display devices such as liquid crystal display (LCD), plasma display panel (PDP), and electro luminescent display (ELD) have been studied, and some of them have already been used as display devices in various devices.

그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력 등의 장점으로 인하여 이동형 화상 표시장치의 용도로 브라운관(CRT)을 대체하면서 LCD(이하, '액정표시장치'라 함)가 가장 널리 사용되고 있으며, 액정표시장치는 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 텔레비전 모니터 등으로 다양하게 개발되고 있다.Among them, LCD (hereinafter referred to as 'liquid crystal display device') is most widely used as a substitute for CRTs for mobile image display devices due to its excellent image quality, light weight, thinness, and low power consumption. In addition to mobile applications such as monitors of notebook computers, liquid crystal displays have been developed in various ways such as television monitors.

액정표시장치는 액정의 광학적 이방성과 분극성질을 이용하여 화상을 표시한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다. A liquid crystal display device displays an image using the optical anisotropy and polarization property of the liquid crystal. Since the liquid crystal is thin and long in structure, the liquid crystal has directivity in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal.

따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자 배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛의 편광상태를 변화시켜 화상정보를 표현할 수 있다.Therefore, if the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and the image information can be expressed by changing the polarization state of light in the molecular arrangement direction of the liquid crystal by optical anisotropy.

상기 액정표시장치는 두장의 유리기판과 그 사이에 주입된 액정으로 이루어진 액정패널과 상기 액정패널을 구동하기 위한 구동부로 구분된다. The liquid crystal display device is divided into a liquid crystal panel consisting of two glass substrates and liquid crystal injected therebetween, and a driver for driving the liquid crystal panel.

도 1은 종래의 액정패널을 상세히 나타낸 도면이다.1 is a view showing a conventional liquid crystal panel in detail.

도 1에 도시된 바와 같이, 종래 액정패널(2)에는 화소영역을 정의하는 복수의 게이트라인(GL1, GL2, GL3, GL4..)과 데이터라인(DL1, DL2, DL3, DL4, ...)이 교차로 배열되어 있고 그 교차부에는 스위칭 소자인 박막트랜지스터(TFT)가 형성되 어 있다. As shown in FIG. 1, the conventional liquid crystal panel 2 includes a plurality of gate lines GL1, GL2, GL3, GL4 .. and data lines DL1, DL2, DL3, DL4, ... that define pixel regions. ) Is arranged at the intersection and the thin film transistor (TFT) which is a switching element is formed.

상기 박막트랜지스터(TFT)는 게이트 단자(G)와 소스(S) 및 드레인 단자(D)로 이루어져 있고, 상기 게이트 단자(G)는 상기 게이트라인(GL1, GL2, GL3, GL4..)와 전기적으로 연결되어 있다. 또한, 상기 소스 단자(S)는 상기 데이터라인(DL1, DL2, DL3, DL4..)과 전기적으로 연결되어 있고, 상기 드레인 단자(D)는 화소전극(16)과 전기적으로 연결되어 있다. The thin film transistor TFT includes a gate terminal G, a source S, and a drain terminal D, and the gate terminal G is electrically connected to the gate lines GL1, GL2, GL3, GL4 ... Is connected. In addition, the source terminal S is electrically connected to the data lines DL1, DL2, DL3, DL4 .., and the drain terminal D is electrically connected to the pixel electrode 16.

상기 박막트랜지스터(TFT)는 상기 게이트라인(GL1, GL2, GL3, GL4..)으로부터 게이트 하이 전압(VGH)이 공급되면 턴-온(turn-on)되고, 상기 게이트라인(GL1, GL2, GL3, GL4..)으로부터 게이트 로우 전압(VGL)이 공급되면 턴-오프(turn-off)된다. 상기 박막트랜지스터(TFT)가 턴-온(turn-on)된 경우 동시에 상기 데이터라인(DL1, DL2, DL3, DL4..)을 통해 데이터 전압이 상기 소스(S) 및 드레인 단자(D)로 공급된다. The thin film transistor TFT is turned on when a gate high voltage VGH is supplied from the gate lines GL1, GL2, GL3, GL4 .., and the gate lines GL1, GL2, GL3. Is turned off when the gate low voltage VGL is supplied from GL4. When the thin film transistor TFT is turned on, a data voltage is simultaneously supplied to the source S and the drain terminal D through the data lines DL1, DL2, DL3, DL4 ... do.

상기 드레인 단자(D)는 상기 화소전극(16)과 전기적으로 연결되어 있어 상기 데이터 전압이 상기 드레인 단자(D)를 통해 상기 화소전극(16)으로 공급된다. 상기 화소전극(16)으로 공급된 데이터 전압은 다음 프레임에서 게이트라인(GL1, GL2, GL3, GL4..)으로 게이트 하이 전압(VGH)이 공급되기 전까지 유지된다. The drain terminal D is electrically connected to the pixel electrode 16 so that the data voltage is supplied to the pixel electrode 16 through the drain terminal D. The data voltage supplied to the pixel electrode 16 is maintained until the gate high voltage VGH is supplied to the gate lines GL1, GL2, GL3, GL4 .. in the next frame.

상기 화소전극(16)으로 공급된 데이터 전압과 도시되지 않은 공통전극으로 공급된 공통전압(Vcom)에 의해 발생한 전위차로 상기 액정패널(2) 내부에 주입된 액정이 구동하게 되어 상기 액정패널(2) 상에는 소정의 화상이 표시된다.The liquid crystal injected into the liquid crystal panel 2 is driven by a potential difference generated by the data voltage supplied to the pixel electrode 16 and the common voltage Vcom supplied to a common electrode (not shown). ), A predetermined image is displayed.

도 2는 도 1의 A 영역의 화소부를 등가회로로 표현한 도면이다.FIG. 2 is a diagram illustrating an equivalent circuit of a pixel part of region A of FIG. 1.

도 2에 도시된 바와 같이, 상기 화소부는 제 1 게이트라인(GL1)과 제 1 데이터라인(DL1)이 교차로 배열되어 있고, 그 교차부에는 스위칭 소자인 박막트랜지스터(TFT)가 형성되어 있다. 상기 박막트랜지스터(TFT)의 게이트 단자(G)는 상기 제 1 게이트라인(GL1)과 연결되어 있고 상기 소스 단자(S)는 상기 제 1 데이터라인(DL1)과 연결되어 있다. As illustrated in FIG. 2, the pixel portion includes a first gate line GL1 and a first data line DL1 intersecting with each other, and a thin film transistor TFT which is a switching element is formed at the intersection thereof. The gate terminal G of the thin film transistor TFT is connected to the first gate line GL1, and the source terminal S is connected to the first data line DL1.

상기 제 1 게이트라인(GL1)으로 소정의 게이트 하이 전압(VGH)이 공급되면, 상기 박막트랜지스터(TFT)는 턴-온(turn-on)되고 동시에 상기 제 1 데이터라인(DL1)으로부터 데이터 전압(Vdata)이 상기 박막트랜지스터(TFT)의 소스 단자(S)로 공급된다. 상기 소스 단자(S)로 공급된 데이터 전압(Vdata)은 상기 드레인 단자(D)로 공급된다. When a predetermined gate high voltage VGH is supplied to the first gate line GL1, the thin film transistor TFT is turned on and at the same time a data voltage from the first data line DL1 is applied. Vdata) is supplied to the source terminal S of the thin film transistor TFT. The data voltage Vdata supplied to the source terminal S is supplied to the drain terminal D.

상기 데이터 전압(Vdata)은 도시되지 않은 화소전극으로 공급되어 픽셀전압(Vpixel)으로 충전된다. 공통전압(Vcom)은 도시되지 않은 공통전극으로 공급되어 상기 액정패널(도 1의 2)에 주입된 액정셀(Clc)을 구동하는 역할을 하게 된다. 상기 액정셀(Clc)은 상기 공통전압(Vcom)과 상기 픽셀전압(Vpixel) 사이의 전위차로 인해 구동된다. The data voltage Vdata is supplied to a pixel electrode (not shown) and charged to the pixel voltage Vpixel. The common voltage Vcom is supplied to a common electrode (not shown) to drive the liquid crystal cell Clc injected into the liquid crystal panel (2 of FIG. 1). The liquid crystal cell Clc is driven due to a potential difference between the common voltage Vcom and the pixel voltage Vpixel.

상기 박막트랜지스터(TFT)는 상기 데이터 전압(Vdata)이 데이터라인을 통해 상기 화소전극으로 공급되는 동안 저항(R)으로써 작용하게 된다. 즉, 데이터 전압(Vdata)이 상기 화소전극으로 공급되는 과정에서 상기 박막트랜지스터(TFT)가 저항(R)으로 작용하게 된다. The thin film transistor TFT serves as a resistor R while the data voltage Vdata is supplied to the pixel electrode through a data line. That is, the thin film transistor TFT acts as a resistor R while a data voltage Vdata is supplied to the pixel electrode.

상기 저항(R)으로서 역할을 하는 박막트랜지스터(TFT)는 상기 픽셀전압 (Vpixel)에 영향을 미치게 된다. 상기 저항(R)으로서 역할을 하는 박막트랜지스터(TFT)를 통해 흐르는 전류는 상기 박막트랜지스터(TFT)의 용량에 반비례하고 상기 박막트랜지스터(TFT)의 소스 단자(S)와 드레인 단자(D) 사이의 전압값(

Figure 112005055374968-PAT00001
)에 비례한다. The thin film transistor TFT serving as the resistor R affects the pixel voltage Vpixel. The current flowing through the thin film transistor TFT serving as the resistor R is inversely proportional to the capacitance of the thin film transistor TFT and between the source terminal S and the drain terminal D of the thin film transistor TFT. Voltage value (
Figure 112005055374968-PAT00001
Is proportional to).

그런데, 상기 박막트랜지스터(TFT)의 저항(R)은 상기 소스 단자(S)와 드레인 단자(D) 사이의 전압값인 소스-드레인 전압(

Figure 112005055374968-PAT00002
)이 0V에 가까워 질수록 증가하는 특성을 갖고 있다. 상기 소스 단자(S)에 흐르는 전압과 상기 드레인 단자(D)에 흐르는 전압값이 동일해지면 상기 저항(R)으로서의 역할을 하는 박막트랜지스터(TFT)가 상기 픽셀전압(Vpixel)의 충전 속도에 큰 영향력을 행사하게 된다.However, the resistor R of the thin film transistor TFT has a source-drain voltage, which is a voltage value between the source terminal S and the drain terminal D.
Figure 112005055374968-PAT00002
) Increases as the value approaches 0V. When the voltage flowing in the source terminal S and the voltage flowing in the drain terminal D become equal, the thin film transistor TFT serving as the resistor R has a great influence on the charging speed of the pixel voltage Vpixel. Will exercise.

상기 제 1 데이터라인(DL1)을 통해 공급된 데이터 전압(Vdata)이 상기 화소전극으로 공급되어 소정의 지연시간을 두고 픽셀전압(Vpixel)으로 충전되는 과정에서 상기 소스-드레인 전압(

Figure 112005055374968-PAT00003
)이 감소하면서 상기 박막트랜지스터(TFT) 자체의 저항(R)값이 증가하게 된다.In the process of supplying the data voltage Vdata supplied through the first data line DL1 to the pixel electrode and charging the pixel voltage Vpixel with a predetermined delay time, the source-drain voltage (
Figure 112005055374968-PAT00003
) Decreases, the resistance (R) of the thin film transistor TFT itself increases.

결국, 상기 박막트랜지스터(TFT)의 저항(R)값이 증가하여 상기 픽셀전압(Vpixel)의 충전 속도가 감소하게 되어 상기 액정패널(2) 상에 원하는 화상이 정확히 표시되지 않아 화질저하 등과 같은 문제점이 발생하게 된다. As a result, the resistance (R) value of the thin film transistor (TFT) increases to decrease the charging speed of the pixel voltage (Vpixel), so that a desired image is not accurately displayed on the liquid crystal panel (2). This will occur.

본 발명은 박막트랜지스터(TFT)의 소스-드레인 단자 사이의 전압(

Figure 112005055374968-PAT00004
)을 일정한 전압 이상으로 유지하여 박막트랜지스터(TFT)의 저항(R)을 감소시켜 픽셀전압(Vpixel)의 충전 속도를 향상시켜 즉, 상기 픽셀전압(Vpixel)의 충전속도를 증가시켜 화질을 향상시킬 수 있는 액정패널을 제공함에 그 목적이 있다. According to an embodiment of the present invention, a voltage between a source and a drain terminal of a thin film transistor (TFT)
Figure 112005055374968-PAT00004
) To increase the charging speed of the pixel voltage (Vpixel) by reducing the resistance (R) of the thin film transistor (TFT) by maintaining a constant voltage or more, thereby improving the image quality. The purpose is to provide a liquid crystal panel that can be.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 액정패널은 매트릭스 형태로 배열된 복수의 화소영역으로 이루어진 액정표시장치에 있어서, 상기 각 화소영역은, 상기 화소영역을 정의하는 게이트라인 및 제 1 및 제 2 데이터라인과, 상기 게이트라인 및 상기 제 1 데이터라인에 연결된 제 1 박막트랜지스터와, 상기 게이트라인 및 상기 제 2 데이터라인에 연결된 제 2 박막트랜지스터 및 상기 제 1 및 제 2 박막트랜지스터에 연결된 화소전극을 포함한다.According to an exemplary embodiment of the present invention, a liquid crystal panel includes a plurality of pixel regions arranged in a matrix, wherein each pixel region includes a gate line and a first line defining the pixel region. And a second thin film transistor connected to a second data line, the gate line and the first data line, a second thin film transistor connected to the gate line and the second data line, and a first thin film transistor connected to the first and second thin film transistors. It includes a pixel electrode.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment according to the present invention.

도 3은 본 발명에 따른 액정표시장치를 나타낸 도면이다.3 is a view showing a liquid crystal display according to the present invention.

도 3에 도시된 바와 같이, 본 발명의 액정표시장치는 소정의 화상을 표시하는 액정패널(102)과, 상기 액정패널(102)을 구동하기 위한 게이트 드라이버(104) 및 데이터 드라이버(106)와, 상기 게이트 드라이버(104) 및 데이터 드라이버(106)를 제어하는 타이밍 컨트롤러(108)와, 상기 액정패널(102)의 기준전압 역할을 하는 공통전압(Vcom)을 생성하는 공통전압 생성부(110)을 포함한다.As shown in FIG. 3, the liquid crystal display of the present invention includes a liquid crystal panel 102 for displaying a predetermined image, a gate driver 104 and a data driver 106 for driving the liquid crystal panel 102; The timing controller 108 controls the gate driver 104 and the data driver 106, and the common voltage generator 110 generates a common voltage Vcom serving as a reference voltage of the liquid crystal panel 102. It includes.

상기 액정패널(102)에는 화소영역을 정의하는 게이트라인과 데이터라인이 배 열되고 그 교차부에는 스위칭 소자인 박막트랜지스터(TFT)가 형성되어 있다. 상기 액정패널(102)은 2 장의 유리기판과 그 사이에 주입된 액정으로 이루어져 있다. 상기 액정은 상기 공통전압 생성부(110)에서 생성된 공통전압(Vcom)과 상기 데이터라인으로 공급된 데이터 전압 사이에 발생하는 전위차에 의해 구동된다.The liquid crystal panel 102 includes a gate line and a data line that define a pixel region, and a thin film transistor TFT that is a switching element is formed at an intersection thereof. The liquid crystal panel 102 is composed of two glass substrates and liquid crystal injected therebetween. The liquid crystal is driven by a potential difference generated between the common voltage Vcom generated by the common voltage generator 110 and the data voltage supplied to the data line.

상기 게이트 드라이버(104)는 상기 타이밍 컨트롤러(108)에서 생성된 게이트 제어신호에 의해 스캔신호 즉, 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)을 상기 게이트라인으로 공급한다. 상기 게이트라인으로 게이트 하이 전압(VGH)이 공급되면 상기 박막트랜지스터(TFT)는 턴-온(turn-on)되고, 연속하여 상기 게이트라인으로 게이트 로우 전압(VGL)이 공급되면 상기 박막트랜지스터(TFT)는 턴-오프(turn-off)된다. The gate driver 104 supplies a scan signal, that is, a gate high voltage VGH and a gate low voltage VGL, to the gate line by the gate control signal generated by the timing controller 108. The thin film transistor TFT is turned on when the gate high voltage VGH is supplied to the gate line, and the thin film transistor TFT is continuously supplied when the gate low voltage VGL is continuously supplied to the gate line. ) Is turned off.

상기 데이터 드라이버(106)는 상기 타이밍 컨트롤러(108)로부터 공급된 1 라인분의 R, G, B 데이터 신호를 아날로그 전압인 데이터 전압으로 변환하고, 상기 타이밍 컨트롤러(108)에서 생성된 데이터 제어신호에 따라 상기 데이터 전압을 상기 데이터라인으로 공급한다. The data driver 106 converts one line of R, G, and B data signals supplied from the timing controller 108 into data voltages, which are analog voltages, and applies the data control signals generated by the timing controller 108. Accordingly, the data voltage is supplied to the data line.

상기 타이밍 컨트롤러(108)는 도시되지 않은 시스템으로부터 공급된 프레임 단위의 R, G, B 데이터 신호를 1 라인분의 R, G, B 데이터 신호로 정렬하여 상기 데이터 드라이버(106)로 공급한다. 또한, 상기 타이밍 컨트롤러(108)는 도시되지 않은 시스템으로부터 공급된 수직/수평동기신호(Vsync/Hsync)와 소정의 클럭신호 및 데이터 이네이블(DE) 신호를 이용하여 상기 게이트 드라이버(104)를 제어하는 게이트 제어신호와 상기 데이터 드라이버(106)를 제어하는 데이터 제어신호를 생성 한다.The timing controller 108 arranges the R, G, and B data signals of a frame unit supplied from a system (not shown) into R, G, and B data signals for one line, and supplies them to the data driver 106. In addition, the timing controller 108 controls the gate driver 104 by using a vertical / horizontal synchronization signal (Vsync / Hsync) and a predetermined clock signal and a data enable (DE) signal supplied from a system (not shown). A gate control signal is generated and a data control signal for controlling the data driver 106 is generated.

상기 공통전압 생성부(110)는 상기 액정패널(102)에 주입된 액정을 구동시키기 위한 기준전압인 공통전압(Vcom)을 생성한다. 상기 공통전압(Vcom)은 상기 액정패널(102)에 형성된 공통전극(미도시)으로 공급되어 상기 데이터 전압과 함께 상기 액정을 구동시키는 전압이 된다. The common voltage generator 110 generates a common voltage Vcom which is a reference voltage for driving the liquid crystal injected into the liquid crystal panel 102. The common voltage Vcom is supplied to a common electrode (not shown) formed in the liquid crystal panel 102 to become a voltage for driving the liquid crystal along with the data voltage.

이와 같이 구성되는 액정표시장치에서, 상기 액정패널(102)의 데이터라인은 종래의 액정패널의 데이터라인 보다 2배 정도 더 배열되어 있다.In the liquid crystal display device configured as described above, the data lines of the liquid crystal panel 102 are arranged twice as much as the data lines of the conventional liquid crystal panel.

도 4는 도 3의 액정표시장치의 제 1 실시예에 따른 액정패널을 나타낸 도면이다.4 is a diagram illustrating a liquid crystal panel according to a first embodiment of the liquid crystal display of FIG. 3.

도 4에 도시된 바와 같이, 본 발명의 액정패널(102)에는 화소영역을 정의하는 복수의 게이트라인(GL1, GL2, GL3, GL4...)과 데이터라인(DL1 ~ DL10..)이 교차로 배열되어 있고, 그 교차부에는 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)가 형성되어 있다. 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)는 화소전극(116)에 공통으로 전기적으로 연결되어 있다. 정확히 설명하면, 상기 화소전극(116)의 일측은 상기 제 1 박막트랜지스터(TFT-1)의 드레인 단자(D)와 전기적으로 연결되고 상기 화소전극(116)의 타측은 상기 제 2 박막트랜지스터(TFT-2)의 소스 단자(S)와 전기적으로 연결되어 있다. As shown in FIG. 4, in the liquid crystal panel 102 of the present invention, a plurality of gate lines GL1, GL2, GL3, GL4... And data lines DL1 to DL10. The first and second thin film transistors TFT-1 and TFT-2 are formed at the intersections thereof. The first and second thin film transistors TFT-1 and TFT-2 are electrically connected to the pixel electrode 116 in common. In detail, one side of the pixel electrode 116 is electrically connected to the drain terminal D of the first thin film transistor TFT-1, and the other side of the pixel electrode 116 is the second thin film transistor TFT. It is electrically connected to the source terminal S of -2).

상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 용량은 종래의 액정표시장치에서 사용하는 박막트랜지스터(도 1의 TFT)의 용량의 1/2 정도이다. 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 용량을 합하면 종래 액정표시장치의 박막 트랜지스터(TFT)의 용량과 동일하도록 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 용량을 설정해준다.The capacity of the first and second thin film transistors TFT-1 and TFT-2 is about 1/2 of the capacity of the thin film transistor (TFT in FIG. 1) used in the conventional liquid crystal display device. When the capacitances of the first and second thin film transistors TFT-1 and TFT-2 are added together, the first and second thin film transistors TFT-1 and TFT are equal to the capacitance of the thin film transistor TFT of the conventional liquid crystal display. Set the capacity of -2).

상기 게이트라인(GL1, GL2, GL3, GL4..)중에 제 2 게이트라인(GL2)과 상기 데이터라인(DL1 ~ DL10,..)으로 정의되는 화소영역의 제 1 픽셀부에 형성된 상기 제 1 박막트랜지스터(TFT-1)의 소스 단자(S)는 제 2 데이터라인(DL2)과 전기적으로 연결되어 있다. 상기 데이터라인(DL1 ~ DL10, ..)의 갯수는 종래의 액정표시장치에 배열된 데이터라인 갯수의 2배 정도이다.The first thin film formed in a first pixel portion of a pixel region defined by a second gate line GL2 and the data lines DL1 through DL10 among the gate lines GL1, GL2, GL3, and GL4. The source terminal S of the transistor TFT-1 is electrically connected to the second data line DL2. The number of data lines DL1 to DL10, .. is about twice the number of data lines arranged in a conventional liquid crystal display.

또한, 상기 제 1 픽셀부에 위치하는 제 2 박막트랜지스터(TFT-2)의 드레인 단자(D)는 제 3 데이터라인(DL3)과 전기적으로 연결되어 있다. 이때, 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 게이트 단자(G)는 상기 제 2 게이트라인(GL2)과 전기적으로 연결되어 있다. 상기 제 1 박막트랜지스터(TFT-1)의 드레인 단자(D)와 상기 제 2 박막트랜지스터(TFT-2)의 소스 단자(S)는 상기 화소전극(116)과 전기적으로 연결되어 있다.In addition, the drain terminal D of the second thin film transistor TFT-2 positioned in the first pixel portion is electrically connected to the third data line DL3. In this case, the gate terminals G of the first and second thin film transistors TFT-1 and TFT-2 are electrically connected to the second gate line GL2. The drain terminal D of the first thin film transistor TFT-1 and the source terminal S of the second thin film transistor TFT-2 are electrically connected to the pixel electrode 116.

도 5는 도 4의 B 영역의 화소부를 등가회로로 표현한 도면이다.FIG. 5 is a diagram illustrating an equivalent circuit of a pixel part of region B of FIG. 4.

도 5에 도시된 바와 같이, 제 2 게이트라인(GL2)과 제 2 및 제 3 데이터라인(DL2, DL3)으로 정의되는 제 1 픽셀부에는 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)가 형성되어 있다. 상기 제 2 게이트라인(GL2)은 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 게이트 단자와 전기적으로 연결되어 있다.As shown in FIG. 5, the first and second thin film transistors TFT-1 and TFT- may be formed in the first pixel portion defined by the second gate line GL2 and the second and third data lines DL2 and DL3. 2) is formed. The second gate line GL2 is electrically connected to gate terminals of the first and second thin film transistors TFT-1 and TFT-2.

상기 제 1 박막트랜지스터(TFT-1)의 소스 단자(S)는 상기 제 2 데이터라인(DL2)과 전기적으로 연결되어 있고, 상기 제 2 박막트랜지스터(TFT-2)의 드레인 단 자(D)는 상기 제 3 데이터라인(DL3)과 전기적으로 연결되어 있다. The source terminal S of the first thin film transistor TFT-1 is electrically connected to the second data line DL2, and the drain terminal D of the second thin film transistor TFT-2 is It is electrically connected to the third data line DL3.

이때, 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 용량은 종래의 액정표시장치에 형성된 박막트랜지스터(TFT) 용량의 1/2 정도이다.In this case, the capacitance of the first and second thin film transistors TFT-1 and TFT-2 is about 1/2 of the capacitance of the thin film transistor TFT formed in the conventional liquid crystal display.

상기 제 2 게이트라인(GL2)으로 소정의 게이트 전압(Vgate)이 공급되면, 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 게이트 단자(G)로 상기 게이트 하이 전압(VGH)이 공급된다. 이로인해, 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)는 턴-온(turn-on)된다. When a predetermined gate voltage Vgate is supplied to the second gate line GL2, the gate high voltage VGH is applied to the gate terminals G of the first and second thin film transistors TFT-1 and TFT-2. ) Is supplied. As a result, the first and second thin film transistors TFT-1 and TFT-2 are turned on.

상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)가 턴-온(turn-on)되면, 상기 제 2 데이터라인(DL2)으로 제 1 데이터 전압(Vdata1)이 공급되고 동시에 상기 제 3 데이터라인(DL3)으로 제 2 데이터 전압(Vdata2)이 공급된다. 상기 제 2 데이터라인(DL2)을 통해 공급된 제 1 데이터 전압(Vdata1)은 상기 화소전극(116)으로 공급되고, 상기 제 3 데이터라인(DL3)을 통해 공급된 제 2 데이터 전압(Vdata2) 또한 상기 화소전극(116)으로 공급된다. When the first and second thin film transistors TFT-1 and TFT-2 are turned on, a first data voltage Vdata1 is supplied to the second data line DL2 and at the same time the first thin film transistors TFT-1 and TFT-2 are turned on. The second data voltage Vdata2 is supplied to the third data line DL3. The first data voltage Vdata1 supplied through the second data line DL2 is supplied to the pixel electrode 116, and the second data voltage Vdata2 supplied through the third data line DL3 is also provided. The pixel electrode 116 is supplied to the pixel electrode 116.

일예로, 상기 화소전극(116)으로 5V의 픽셀전압(Vpixel)이 공급되기 위해서는 0V의 제 1 데이터 전압(Vdata1)이 상기 제 2 데이터라인(DL2)으로 공급되고, 10V의 제 2 데이터 전압(Vdata2)이 상기 제 3 데이터라인(DL3)으로 공급된다. For example, in order to supply the pixel voltage Vpixel of 5V to the pixel electrode 116, a first data voltage Vdata1 of 0V is supplied to the second data line DL2 and a second data voltage of 10V ( Vdata2 is supplied to the third data line DL3.

즉, 상기 제 2 데이터라인(DL2)으로 0V의 제 1 데이터 전압(Vdata1)이 공급되고, 상기 제 3 데이터라인(DL3)으로 10V의 제 2 데이터 전압(Vdata2)이 공급되면, 상기 화소전극(116)에 공급된 픽셀전압(Vpixel)은 5V가 된다. That is, when the first data voltage Vdata1 of 0 V is supplied to the second data line DL2, and the second data voltage Vdata2 of 10 V is supplied to the third data line DL3, the pixel electrode ( The pixel voltage Vpixel supplied to 116 is 5V.

상기 제 1 및 2 박막트랜지스터(TFT-1, TFT-2)는 상기 픽셀전압(Vxipel)의 관점에서 동일한 값을 갖는 저항 2개가 병렬로 연결되어 있는 것과 동일하기 때문에, 상기 픽셀전압(Vpixel)이 5V가 되는 것이다. Since the first and second thin film transistors TFT-1 and TFT-2 are the same as two resistors having the same value in parallel in terms of the pixel voltage Vxipel, the pixel voltage Vpixel is 5V.

이와 같이, 상기 픽셀전압(Vpixel)이 5V가 되기 위해서는 상기 제 2 데이터라인(DL2)으로 0V 혹은 10V, 상기 제 3 데이터라인(DL3)으로 10V 혹은 0V 가 공급되도록 상기 타이밍 컨트롤러(도 3의 108)에서 R, G, B 데이터 신호를 정렬해서 상기 데이터 드라이버(도 3의 106)로 공급해야 한다. As described above, in order for the pixel voltage Vpixel to be 5V, 0V or 10V is supplied to the second data line DL2 and 10V or 0V is supplied to the third data line DL3. ), The R, G, and B data signals must be aligned and supplied to the data driver (106 in FIG. 3).

상기 데이터 드라이버(106)는 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)가 턴-온(turn-on)되면, 상기 제 2 데이터라인(DL2)으로 0V의 제 1 데이터 전압(Vdata1)을, 상기 제 3 데이터라인(DL3)으로 10V의 제 2 데이터 전압(Vdata2)을 공급한다. 상기 제 2 데이터라인(DL2)으로 0V의 제 1 데이터 전압(Vdata1)이 공급되고 상기 제 3 데이터라인(DL3)으로 10V의 제 2 데이터 전압(Vdata2)이 공급되면, 상기 픽셀전압(Vpixel)이 5V가 된다. When the first and second thin film transistors TFT-1 and TFT-2 are turned on, the data driver 106 transmits a first data voltage of 0V to the second data line DL2. Vdata1 is supplied with a second data voltage Vdata2 of 10V to the third data line DL3. When the first data voltage Vdata1 of 0V is supplied to the second data line DL2 and the second data voltage Vdata2 of 10V is supplied to the third data line DL3, the pixel voltage Vpixel is 5V.

이때, 상기 제 1 박막트랜지스터(TFT-1)의 소스 단자(S)와 드레인 단자(D) 사이의 전압인 소스-드레인 전압(

Figure 112005055374968-PAT00005
)은 0V 이상의 전압값을 갖게된다.In this case, a source-drain voltage, which is a voltage between the source terminal S and the drain terminal D of the first thin film transistor TFT-1,
Figure 112005055374968-PAT00005
) Will have a voltage value greater than 0V.

즉, 상기 소스 단자(S)로 흐르는 소스 전압(

Figure 112005055374968-PAT00006
)과 상기 드레인 단자(D)로 흐르는 드레인 전압(
Figure 112005055374968-PAT00007
)은 서로 상이하다. 상기 소스 전압(
Figure 112005055374968-PAT00008
)은 제 2 데이터라인(DL2)을 통해 공급된 0V의 제 1 데이터 전압(Vdata1)으로 인해 0V가 된 다. 상기 드레인 전압(
Figure 112005055374968-PAT00009
)은 상기 픽셀전압(Vpixel)과 동일한 5V의 전압값을 갖는다. 결국, 상기 소스 전압(
Figure 112005055374968-PAT00010
)과 상기 드레인 전압(
Figure 112005055374968-PAT00011
) 사이 전압인 소스-드레인 전압(
Figure 112005055374968-PAT00012
)은 5V가 된다. 이로인해, 상기 제 1 박막트랜지스터(TFT-1)의 저항(R1)은 감소된다. 상기 제 1 박막트랜지스터(TFT-1)의 저항(R1)은 위에서 언급한 바와 같이 소스-드레인 전압(
Figure 112005055374968-PAT00013
)과 반비례 관계가 성립된다. 따라서, 상기 소스-드레인 전압(
Figure 112005055374968-PAT00014
)이 5V이므로 상기 제 1 박막트랜지스터(TFT-1)의 저항(R1)은 종래의 박막트랜지스터의 저항보다 감소된다.That is, the source voltage flowing to the source terminal S
Figure 112005055374968-PAT00006
) And the drain voltage flowing to the drain terminal D
Figure 112005055374968-PAT00007
) Are different from each other. The source voltage (
Figure 112005055374968-PAT00008
) Becomes 0V due to the first data voltage Vdata1 of 0V supplied through the second data line DL2. The drain voltage (
Figure 112005055374968-PAT00009
) Has a voltage value of 5V equal to the pixel voltage (Vpixel). Finally, the source voltage (
Figure 112005055374968-PAT00010
) And the drain voltage (
Figure 112005055374968-PAT00011
Source-drain voltage, which is the voltage between
Figure 112005055374968-PAT00012
) Becomes 5V. As a result, the resistance R1 of the first thin film transistor TFT-1 is reduced. The resistor R1 of the first thin film transistor TFT-1 has a source-drain voltage as described above.
Figure 112005055374968-PAT00013
) Is inversely related. Thus, the source-drain voltage (
Figure 112005055374968-PAT00014
) Is 5V, the resistance R1 of the first thin film transistor TFT-1 is reduced than that of the conventional thin film transistor.

또한, 상기 제 2 박막트랜지스터(TFT-2)의 소스 단자(S)와 드레인 단자(D) 사이의 전압인 드레인-소스 전압(

Figure 112005055374968-PAT00015
)은 0V 이상의 전압값을 갖게된다.In addition, the drain-source voltage, which is a voltage between the source terminal S and the drain terminal D of the second thin film transistor TFT-2,
Figure 112005055374968-PAT00015
) Will have a voltage value greater than 0V.

즉, 상기 드레인 단자(D)로 흐르는 드레인 전압(

Figure 112005055374968-PAT00016
)과 상기 소스 단자(S)로 흐르는 소스 전압(
Figure 112005055374968-PAT00017
)은 서로 상이하다. 상기 드레인 전압(
Figure 112005055374968-PAT00018
)은 상기 제 3 데이터라인(DL3)을 통해 공급된 10V의 제 2 데이터 전압(Vdata2)으로 인해 10V가 된다. 상기 소스 전압(
Figure 112005055374968-PAT00019
)은 상기 픽셀전압(Vpixel)과 동일한 5V의 전압값을 갖는다. 결국, 상기 드레인 전압(
Figure 112005055374968-PAT00020
)과 상기 소스 전압(
Figure 112005055374968-PAT00021
) 사이 전 압인 드레인-소스 전압(
Figure 112005055374968-PAT00022
)은 5V가 된다. 이로인해, 상기 제 1 박막트랜지스터(TFT-1)의 저항(R1)과 마찬가지로, 상기 제 2 박막트랜지스터(TFT-2)의 저항(R2)은 감소된다.That is, the drain voltage flowing to the drain terminal D (
Figure 112005055374968-PAT00016
) And the source voltage flowing to the source terminal (S)
Figure 112005055374968-PAT00017
) Are different from each other. The drain voltage (
Figure 112005055374968-PAT00018
) Becomes 10V due to the second data voltage Vdata2 of 10V supplied through the third data line DL3. The source voltage (
Figure 112005055374968-PAT00019
) Has a voltage value of 5V equal to the pixel voltage (Vpixel). Finally, the drain voltage (
Figure 112005055374968-PAT00020
) And the source voltage (
Figure 112005055374968-PAT00021
Drain-to-source voltage between
Figure 112005055374968-PAT00022
) Becomes 5V. As a result, similar to the resistance R1 of the first thin film transistor TFT-1, the resistance R2 of the second thin film transistor TFT-2 is reduced.

상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 저항(R1, R2)은 위에서 언급한 바와 같이, 픽셀전압(Vpixel)의 충전 속도와 밀접한 관계가 있다. 즉, 상기 픽셀전압(Vpixel)의 충전 속도는 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 저항(R1, R2)에 반비례한다. 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 저항(R1, R2)이 증가하게 되면 상기 픽셀전압(Vpixel)의 충전 속도는 감소된다. As described above, the resistors R1 and R2 of the first and second thin film transistors TFT-1 and TFT-2 have a close relationship with the charging speed of the pixel voltage Vpixel. That is, the charging speed of the pixel voltage Vpixel is inversely proportional to the resistances R1 and R2 of the first and second thin film transistors TFT-1 and TFT-2. When the resistances R1 and R2 of the first and second thin film transistors TFT-1 and TFT-2 increase, the charging speed of the pixel voltage Vpixel decreases.

이때, 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 저항(R1, R2)은 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2) 자체가 저항으로서 역할을 하는 것을 의미한다. In this case, the resistors R1 and R2 of the first and second thin film transistors TFT-1 and TFT-2 serve as the resistors of the first and second thin film transistors TFT-1 and TFT-2 themselves. I mean.

또한, 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 저항(R1, R2)은 상기 소스-드레인 전압(

Figure 112005055374968-PAT00023
)과 드레인-소스 전압(
Figure 112005055374968-PAT00024
)과 밀접한 관계가 있다. 상기 소스-드레인 전압(
Figure 112005055374968-PAT00025
)과 드레인-소스 전압(
Figure 112005055374968-PAT00026
) 값이 0V 보다 큰 값을 유지해야 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 저항(R1, R2)이 감소된다. In addition, the resistors R1 and R2 of the first and second thin film transistors TFT-1 and TFT-2 correspond to the source-drain voltage.
Figure 112005055374968-PAT00023
) And drain-source voltage (
Figure 112005055374968-PAT00024
) Is closely related to The source-drain voltage (
Figure 112005055374968-PAT00025
) And drain-source voltage (
Figure 112005055374968-PAT00026
When the value is greater than 0V, the resistances R1 and R2 of the first and second thin film transistors TFT-1 and TFT-2 are reduced.

결국, 상기 소스-드레인 전압(

Figure 112005055374968-PAT00027
)과 드레인-소스 전압(
Figure 112005055374968-PAT00028
)이 일 정한 전압 이상의 값을 유지해야 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 저항(R1, R2)값이 감소되어 상기 픽셀전압(Vpixel)의 충전 속도가 증가된다. Finally, the source-drain voltage (
Figure 112005055374968-PAT00027
) And drain-source voltage (
Figure 112005055374968-PAT00028
) Must maintain a value equal to or greater than a predetermined voltage to decrease the resistances R1 and R2 of the first and second thin film transistors TFT-1 and TFT-2, thereby increasing the charging speed of the pixel voltage Vpixel. .

상기 소스-드레인 전압(

Figure 112005055374968-PAT00029
)과 드레인-소스 전압(
Figure 112005055374968-PAT00030
)이 일정한 전압 이상의 값을 유지하도록 하기 위해서 종래 박막트랜지스터의 용량의 1/2정도 용량을 갖는 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)를 제 1 픽셀부의 화소전극(116)의 일측과 타측에 구비하도록 하였다. The source-drain voltage (
Figure 112005055374968-PAT00029
) And drain-source voltage (
Figure 112005055374968-PAT00030
In order to maintain a value equal to or more than a constant voltage, the first and second thin film transistors TFT-1 and TFT-2 having a capacity of about 1/2 of the capacitance of the conventional thin film transistor are connected to the pixel electrode 116 of the first pixel portion. It was to be provided on one side and the other side.

본 발명에 따른 액정표시장치는 1 픽셀부에 종래의 액정표시장치에서 생성된 박막트랜지스터의 용량보다 1/2배 정도의 용량을 갖는 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)를 구비하여, 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 저항(R1, R2)을 감소시켜 픽셀전압(Vpixel)의 충전 속도를 향상시킬 수 있다. In the liquid crystal display according to the present invention, the first and second thin film transistors TFT-1 and TFT-2 each have a capacity of about 1/2 times that of the thin film transistor generated in the conventional liquid crystal display. In addition, the charging speed of the pixel voltage Vpixel may be improved by reducing the resistances R1 and R2 of the first and second thin film transistors TFT-1 and TFT-2.

위에서 언급한 바와 같이, 본 발명에 따른 액정패널은 1 픽셀부에 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)를 화소전극의 일측과 타측에 구비하고 상기 제 1 박막트랜지스터(TFT-1)의 소스-드레인 전압(

Figure 112005055374968-PAT00031
)과 제 2 박막트랜지스터(TFT-2)의 드레인-소스 전압(
Figure 112005055374968-PAT00032
)을 일정한 전압 이상의 값으로 유지시켜 줌으로서, 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 저항(R1, R2)을 감소시켜 픽셀전압(Vpixel)의 충전 속도를 향상시킬 수 있다.As mentioned above, the liquid crystal panel according to the present invention includes first and second thin film transistors TFT-1 and TFT-2 at one pixel part and at one side and the other side of the pixel electrode, and the first thin film transistor TFT. Source-drain voltage of -1
Figure 112005055374968-PAT00031
) And the drain-source voltage of the second thin film transistor TFT-2
Figure 112005055374968-PAT00032
) Is maintained at a value equal to or greater than a predetermined voltage, thereby reducing the resistances R1 and R2 of the first and second thin film transistors TFT-1 and TFT-2 to improve the charging speed of the pixel voltage Vpixel. Can be.

도 6은 도 3의 액정표시장치의 제 2 실시예에 따른 액정패널을 나타낸 도면이다.6 is a diagram illustrating a liquid crystal panel according to a second embodiment of the liquid crystal display of FIG. 3.

도 6에 도시된 바와 같이, 본 발명의 액정패널(202)에는 화소영역을 정의하는 복수의 게이트라인(GL1, GL2, GL3, GL4...)과 데이터라인(DL1 ~ DL10..)이 교차로 배열되어 있고, 그 교차부에는 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)가 형성되어 있다. 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)는 화소전극(216)과 전기적으로 연결되어 있다. 정확히, 상기 화소전극(216)은 상기 제 1 박막트랜지스터(TFT-1)의 드레인 단자(D)와 상기 제 2 박막트랜지스터(TFT-2)의 소스 단자(S)와 전기적으로 연결되어 있다. 본 발명의 제 1 실시예에서 설명한 것과 동일한 설명은 생략하기로 한다.As shown in FIG. 6, in the liquid crystal panel 202 of the present invention, a plurality of gate lines GL1, GL2, GL3, GL4... And data lines DL1 to DL10. The first and second thin film transistors TFT-1 and TFT-2 are formed at the intersections thereof. The first and second thin film transistors TFT-1 and TFT-2 are electrically connected to the pixel electrode 216. Exactly, the pixel electrode 216 is electrically connected to the drain terminal D of the first thin film transistor TFT-1 and the source terminal S of the second thin film transistor TFT-2. The same description as that described in the first embodiment of the present invention will be omitted.

상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 용량은 종래의 액정표시장치에서 사용하는 박막트랜지스터(도 1의 TFT)의 용량의 1/2 정도이다. 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 용량을 합하면 종래 액정표시장치의 박막트랜지스터(TFT)의 용량과 동일하도록 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 용량을 설정해준다.The capacity of the first and second thin film transistors TFT-1 and TFT-2 is about 1/2 of the capacity of the thin film transistor (TFT in FIG. 1) used in the conventional liquid crystal display device. When the capacities of the first and second thin film transistors TFT-1 and TFT-2 are added together, the first and second thin film transistors TFT-1 and TFT are equal to the capacities of the thin film transistor TFT of the conventional liquid crystal display. Set the capacity of -2).

상기 제 1 박막트랜지스터(TFT-1)는 상기 게이트라인(GL1, GL2, GL3, GL4..)과 데이터라인(DL1 ~ DL10,..)으로 정의되는 화소영역 상에 형성된 화소전극(216)의 일측에 형성된다. 또한, 상기 제 2 박막트랜지스터(TFT-2)는 상기 화소영역 상에 형성된 화소전극(216)의 타측에 형성된다.The first thin film transistor TFT-1 is formed of a pixel electrode 216 formed on a pixel area defined by the gate lines GL1, GL2, GL3, GL4 .. and the data lines DL1 to DL10,. It is formed on one side. In addition, the second thin film transistor TFT-2 is formed on the other side of the pixel electrode 216 formed on the pixel region.

상기 게이트라인(GL1, GL2, GL3, GL4..)중에 제 2 게이트라인(GL2)과 상기 데이터라인(DL1 ~ DL10,..)으로 정의되는 화소영역의 제 1 픽셀부에 형성된 상기 제 1 박막트랜지스터(TFT-1)의 소스 단자(S)는 제 1 데이터라인(DL1)과 전기적으로 연결되어 있다. The first thin film formed in a first pixel portion of a pixel region defined by a second gate line GL2 and the data lines DL1 through DL10 among the gate lines GL1, GL2, GL3, and GL4. The source terminal S of the transistor TFT-1 is electrically connected to the first data line DL1.

또한, 상기 제 1 픽셀부에 위치하는 제 2 박막트랜지스터(TFT-2)의 드레인 단자(D)는 제 2 데이터라인(DL2)과 전기적으로 연결되어 있다. 이때, 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 게이트 단자(G)는 상기 제 2 게이트라인(GL2)과 전기적으로 연결되어 있다. 상기 제 1 박막트랜지스터(TFT-1)의 드레인 단자(D)와 상기 제 2 박막트랜지스터(TFT-2)의 소스 단자(S)는 상기 화소전극(216)과 전기적으로 연결되어 있다.In addition, the drain terminal D of the second thin film transistor TFT-2 positioned in the first pixel part is electrically connected to the second data line DL2. In this case, the gate terminals G of the first and second thin film transistors TFT-1 and TFT-2 are electrically connected to the second gate line GL2. The drain terminal D of the first thin film transistor TFT-1 and the source terminal S of the second thin film transistor TFT-2 are electrically connected to the pixel electrode 216.

상기 제 1 데이터라인(DL1)으로는 10V의 데이터 전압이 공급되고 상기 제 2 데이터라인(DL2)으로 0V의 데이터 전압이 공급되면, 상기 화소전극(216)에는 5V의 픽셀전압(Vpixel)이 충전된다. 또한, 상기 제 3 데이터라인(DL3)으로 5V의 데이터 전압이 공급되면, 제 2 픽셀부에 위치하는 화소전극(216)에는 2.5V의 픽셀전압(Vpixel)이 충전된다. When a 10 V data voltage is supplied to the first data line DL1 and a 0 V data voltage is supplied to the second data line DL2, the pixel electrode 216 is charged with a 5 V pixel voltage Vpixel. do. In addition, when a 5V data voltage is supplied to the third data line DL3, the pixel electrode 216 positioned in the second pixel portion is charged with a 2.5V pixel voltage Vpixel.

본 발명의 제 1 실시예와 마찬가지로, 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 용량을 합하면 종래의 액정표시장치에 형성된 박막트랜지스터의 용량과 동일하다. 또한, 상기 제 1 박막트랜지스터(TFT-1)의 소스 단자(S)와 드레인 단자(D) 사이에 흐르는 전압인 소스-드레인 전압(

Figure 112005055374968-PAT00033
)은 항상 일정한 전압 이상의 값을 유지 한다. 상기 제 2 박막트랜지스터(TFT-2)의 드레인 단자(D)와 소스 단자(S) 사이에 흐르는 전압인 드레인- 소스 전압(
Figure 112005055374968-PAT00034
)은 항상 일정한 전압 이상의 값을 유지한다. As in the first embodiment of the present invention, the capacities of the first and second thin film transistors TFT-1 and TFT-2 are equal to those of the thin film transistor formed in the conventional liquid crystal display. In addition, a source-drain voltage, which is a voltage flowing between the source terminal S and the drain terminal D of the first thin film transistor TFT-1,
Figure 112005055374968-PAT00033
) Always maintain a value above a certain voltage. The drain-source voltage, which is a voltage flowing between the drain terminal D and the source terminal S of the second thin film transistor TFT-2,
Figure 112005055374968-PAT00034
) Always maintains a value above a certain voltage.

이로인해, 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 저항(R1, R2)이 감소되게 된다. 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 저항(R1, R2)은 위에서 언급한 바와 같이, 상기 소스-드레인 전압(

Figure 112005055374968-PAT00035
)과 드레인-소스 전압(
Figure 112005055374968-PAT00036
) 값이 0V에 가까울 수록 증가하는 특성을 갖는다. As a result, the resistances R1 and R2 of the first and second thin film transistors TFT-1 and TFT-2 are reduced. As mentioned above, the resistors R1 and R2 of the first and second thin film transistors TFT-1 and TFT-2 may have the source-drain voltage,
Figure 112005055374968-PAT00035
) And drain-source voltage (
Figure 112005055374968-PAT00036
) Value increases as the value approaches 0V.

또한, 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 저항(R1, R2)은 상기 픽셀전압(Vpixel)의 충전 속도와 반비례하기 때문에 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 저항(R1, R2)이 증가하게 되면 상기 픽셀전압(Vpixel)의 충전 속도는 감소하게 된다.In addition, since the resistors R1 and R2 of the first and second thin film transistors TFT-1 and TFT-2 are inversely proportional to the charging speed of the pixel voltage Vpixel, the first and second thin film transistors TFT When the resistances R1 and R2 of the -1 and TFT-2 increase, the charging speed of the pixel voltage Vpixel decreases.

상기 픽셀전압(Vpixel)의 충전 속도를 증가시키기 위해 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT2)을 구비하여 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 소스-드레인 전압(

Figure 112005055374968-PAT00037
)과 드레인-소스 전압(
Figure 112005055374968-PAT00038
)을 일정한 전압 이상의 값을 유지하도록 한다. Sources of the first and second thin film transistors TFT-1 and TFT-2 are provided with the first and second thin film transistors TFT-1 and TFT2 to increase the charging speed of the pixel voltage Vpixel. Drain voltage
Figure 112005055374968-PAT00037
) And drain-source voltage (
Figure 112005055374968-PAT00038
Keep the value above the constant voltage.

위에서 언급한 바와 같이, 본 발명에 따른 액정패널은 1 픽셀부에 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)를 화소전극의 일측과 타측에 구비하고 상기 제 1 박막트랜지스터(TFT-1)의 소스-드레인 전압(

Figure 112005055374968-PAT00039
)과 제 2 박막트랜지스터(TFT-2)의 드레인-소스 전압(
Figure 112005055374968-PAT00040
)을 일정한 전압 이상의 값으로 유지시켜 줌으로서, 상기 제 1 및 제 2 박막트랜지스터(TFT-1, TFT-2)의 저항(R1, R2)을 감소 시켜 픽셀전압(Vpixel)의 충전 속도를 향상시킬 수 있다. As mentioned above, the liquid crystal panel according to the present invention includes first and second thin film transistors TFT-1 and TFT-2 at one pixel part and at one side and the other side of the pixel electrode, and the first thin film transistor TFT. Source-drain voltage of -1
Figure 112005055374968-PAT00039
) And the drain-source voltage of the second thin film transistor TFT-2
Figure 112005055374968-PAT00040
) Is maintained above a certain voltage, thereby reducing the resistances R1 and R2 of the first and second thin film transistors TFT-1 and TFT-2 to improve the charging speed of the pixel voltage Vpixel. Can be.

이상에서 살펴본 바와 같이, 본 발명에 따른 액정패널은 1 픽셀부에 종래 액정표시장치의 박막트랜지스터의 용량의 1/2 정도되는 2개의 박막트랜지스터를 구비하여 각각의 박막트랜지스터의 소스-드레인 전압(

Figure 112005055374968-PAT00041
)과 드레인-소스 전압(
Figure 112005055374968-PAT00042
)을 일정한 전압 이상의 값으로 유지시켜 줌으로써 상기 박막트랜지스터의 저항을 감소시킬 수 있다. As described above, the liquid crystal panel according to the present invention includes two thin film transistors each having about one half of the capacity of the thin film transistor of the conventional liquid crystal display, and includes the source-drain voltage of each thin film transistor (
Figure 112005055374968-PAT00041
) And drain-source voltage (
Figure 112005055374968-PAT00042
The resistance of the thin film transistor can be reduced by maintaining a value at a predetermined voltage or more.

또한, 본 발명에 따른 액정패널은 상기 박막트랜지스터의 저항이 감소됨에 따라 픽셀전압(Vpixel)의 충전 속도가 증가되고 이로인해 화질을 향상될 수 있다. In addition, in the liquid crystal panel according to the present invention, as the resistance of the thin film transistor is reduced, the charging speed of the pixel voltage Vpixel is increased, thereby improving image quality.

Claims (12)

매트릭스 형태로 배열된 복수의 화소영역으로 이루어진 액정표시장치에 있어서, In the liquid crystal display device comprising a plurality of pixel areas arranged in a matrix form, 상기 각 화소영역은,Each pixel area is 상기 화소영역을 정의하는 게이트라인 및 제 1 및 제 2 데이터라인;Gate lines and first and second data lines defining the pixel area; 상기 게이트라인 및 상기 제 1 데이터라인에 연결된 제 1 박막트랜지스터;A first thin film transistor connected to the gate line and the first data line; 상기 게이트라인 및 상기 제 2 데이터라인에 연결된 제 2 박막트랜지스터; 및A second thin film transistor connected to the gate line and the second data line; And 상기 제 1 및 제 2 박막트랜지스터에 연결된 화소전극을 포함하는 것을 특징으로 하는 액정패널.And a pixel electrode connected to the first and second thin film transistors. 제 1항에 있어서,The method of claim 1, 상기 제 1 및 제 2 데이터라인은 평행하게 배열되는 한편, 상기 게이트라인과 교차로 배열되는 것을 특징으로 하는 액정패널.Wherein the first and second data lines are arranged in parallel and intersect with the gate lines. 제 1항에 있어서,The method of claim 1, 상기 화소영역에는 적어도 2 개 이상의 박막트랜지스터가 구비되는 것을 특징으로 하는 액정패널.At least two thin film transistors are provided in the pixel region. 제 1항에 있어서,The method of claim 1, 상기 제 1 및 제 2 박막트랜지스터의 용량은 동일한 것을 특징으로 하는 액정패널.The liquid crystal panel of claim 1, wherein the first and second thin film transistors have the same capacitance. 제 1항에 있어서,The method of claim 1, 상기 제 1 및 제 2 박막트랜지스터의 용량은 상이한 것을 특징으로 하는 액정패널.The liquid crystal panel of claim 1, wherein the first and second thin film transistors have different capacities. 제 1항에 있어서,The method of claim 1, 상기 화소전극에는 상기 제 1 및 제 2 데이터라인으로 공급된 제 1 및 제 2 데이터 전압의 중간값이 충전되는 것을 특징으로 하는 액정패널.And the pixel electrode is charged with an intermediate value of the first and second data voltages supplied to the first and second data lines. 제 6항에 있어서,The method of claim 6, 상기 화소전극과 상기 제 1 데이터라인 간에는 소정의 전압차가 유지되는 것을 특징으로 하는 액정패널.And a predetermined voltage difference is maintained between the pixel electrode and the first data line. 제 7항에 있어서,The method of claim 7, wherein 상기 전압차는 상기 제 1 데이터라인의 제 1 데이터 전압과 상기 화소전극의중간값의 차이값인 것을 특징으로 하는 액정패널.And wherein the voltage difference is a difference between a first data voltage of the first data line and a middle value of the pixel electrode. 제 6항에 있어서,The method of claim 6, 상기 화소전극과 상기 제 2 데이터라인 간에는 소정의 전압차가 유지되는 것을 특징으로 하는 액정패널.And a predetermined voltage difference is maintained between the pixel electrode and the second data line. 제 9항에 있어서,The method of claim 9, 상기 전압차는 상기 제 2 데이터라인의 제 2 데이터 전압과 상기 화소전극의 중간값 간의 차이값인 것을 특징으로 하는 액정패널.Wherein the voltage difference is a difference between a second data voltage of the second data line and an intermediate value of the pixel electrode. 제 1항에 있어서,The method of claim 1, 상기 각 화소영역 간에는 인접하는 데이터라인이 배치되는 것을 특징으로 하는 액정패널.And a data line adjacent to each pixel area. 제 1항에 있어서,The method of claim 1, 상기 다수의 화소영역 중 제 1 화소영역과 제 2 화소영역 간에 존재하는 소정의 데이터라인에 제 3 및 제 4 박막트랜지스터가 연결되고, 상기 제 3 박막트랜지스터는 상기 제 1 화소영역에 배치되고, 상기 제 4 박막트랜지스터는 상기 제 2 화소영역에 배치되는 것을 특징으로 하는 액정패널.Third and fourth thin film transistors are connected to a predetermined data line existing between a first pixel area and a second pixel area among the plurality of pixel areas, and the third thin film transistor is disposed in the first pixel area. And a fourth thin film transistor is disposed in the second pixel region.
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