KR20070032388A - Bipolar transistor and method of manufacturing the same - Google Patents
Bipolar transistor and method of manufacturing the same Download PDFInfo
- Publication number
- KR20070032388A KR20070032388A KR1020077003674A KR20077003674A KR20070032388A KR 20070032388 A KR20070032388 A KR 20070032388A KR 1020077003674 A KR1020077003674 A KR 1020077003674A KR 20077003674 A KR20077003674 A KR 20077003674A KR 20070032388 A KR20070032388 A KR 20070032388A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- base region
- semiconductor device
- sub
- conductivity type
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 12
- 125000004429 atom Chemical group 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 5
- 238000000407 epitaxy Methods 0.000 claims description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 4
- 230000007423 decrease Effects 0.000 claims description 3
- 125000004432 carbon atom Chemical group C* 0.000 claims 1
- 239000002019 doping agent Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 150000001721 carbon Chemical group 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66265—Thin film bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
본 발명은 반도체 바디(12)를 구비하는 반도체 디바이스(10)에 관한 것으로, 반도체 바디(12)는 각각 제 1 도전형, 제 1 도전형에 반대되는 제 2 도전형, 제 1 도전형인 이미터 영역(1), 베이스 영역(2) 및 콜렉터 영역(3)을 구비하는 바이폴라 트랜지스터를 포함하며, 이때, 이미터 영역(1)은 베이스 영역(2)의 상단 또는 하단에 위치하고, 콜렉터 영역(3)은 베이스 영역(2)에 횡방향으로 인접하며, 베이스 영역(2)은 두께 방향으로 델타형 프로파일을 갖는 도핑 농도로 고 도핑된 하위-영역(2A)을 포함하고, 고 도핑된 하위-영역(2A)은 콜렉터 영역(3)까지 횡방향으로 연장한다. 이러한 횡방향 바이폴라 트랜지스터는 우수한 고주파수 특성을 갖고 베이스 영역(2)과 콜렉터 영역(3) 사이에서 상대적으로 높은 항복전압을 가지며, 이러한 디바이스는 고전력 응용기기에 사용하기에 적합하다. 도핑 농도는 약 1019과 약 1020 at/㎤ 사이의 범위를 갖는 것이 바람직하고, 두께는 1과 15㎚ 사이이며, 바람직하게는 1과 10㎚ 사이이다. 본 발명은 또한 이러한 디바이스(10)의 제조 방법에 관한 것이다.
The present invention relates to a semiconductor device 10 having a semiconductor body 12, wherein the semiconductor body 12 is an emitter of a first conductivity type, a second conductivity type opposite to the first conductivity type, and a first conductivity type, respectively. A bipolar transistor having a region 1, a base region 2, and a collector region 3, wherein the emitter region 1 is located at the top or bottom of the base region 2 and the collector region 3. ) Is laterally adjacent to the base region 2, the base region 2 comprises a highly doped sub-region 2A with a doping concentration having a delta profile in the thickness direction, and the highly doped sub-region 2A extends laterally to the collector region 3. Such lateral bipolar transistors have excellent high frequency characteristics and have relatively high breakdown voltages between the base region 2 and the collector region 3, and such devices are suitable for use in high power applications. The doping concentration preferably has a range between about 10 19 and about 10 20 at / cm 3, with a thickness between 1 and 15 nm, preferably between 1 and 10 nm. The invention also relates to a method of manufacturing such a device 10.
Description
본 발명은 각각 제 1 도전형, 제 1 도전형에 반대되는 제 2 도전형, 제 1 도전형인 이미터 영역, 베이스 영역 및 콜렉터 영역을 구비하는 바이폴라 트랜지스터를 포함하는 반도체 바디를 갖는 반도체 디바이스에 관한 것으로, 이미터 영역은 베이스 영역의 상단 또는 하단에 위치하고, 콜렉터 영역은 베이스 영역에 횡방향으로 인접한다. 콜렉터-기판 캐패시턴스 및 베이스-콜렉터 캐패시턴스가 상대적으로 작기 때문에, 이러한 디바이스는 특히 고주파수 응용기기에 대해 적합하다. 또한 본 발명은 이러한 디바이스의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device having a semiconductor body comprising a bipolar transistor having a first conductivity type, a second conductivity type opposite to the first conductivity type, an emitter region that is a first conductivity type, a base region, and a collector region, respectively. The emitter region is located at the top or bottom of the base region and the collector region is laterally adjacent to the base region. Since the collector-substrate capacitance and the base-collector capacitance are relatively small, these devices are particularly suitable for high frequency applications. The invention also relates to a method of manufacturing such a device.
이러한 디바이스 및 이러한 방법은 2002년 5월 7일 공보된 미국 특허 명세서 6,384,469로부터 알려져 있다. 이 문서에서는 npn-유형 횡방향 바이폴라 트랜지스터에 대한 설명이 주어진다. 베이스 영역의 한 측에는 베이스 접속 영역이 존재하고, 반대 측에는 베이스 영역의 접속 영역과 같은, 접속 영역인 콜렉터 영역이 반도체 바디의 표면에 위치한다. 이것은 일반적으로 콜렉터 영역이 베이스 영역의 하 단에 위치하는 종래의 바이폴라 트랜지스터와 대조를 이룬다. 만약, 종래의 바이폴라 트랜지스터의 경우에 이미터 영역과 콜렉터 영역이 위치를 상호교환하면, 이러한 트랜지스터는 역 트랜지스터라고 불린다. 또한 본 발명에 따른 디바이스에서, 상응하는 방법으로, 이미터 영역은 베이스 영역의 하단에 위치할 수도 있다. 콜렉터 영역은 모든 경우에, 하단 또는 상단이 아닌, 베이스 영역의 옆에 위치한다. Such devices and such methods are known from US Pat. No. 6,384,469, published May 7, 2002. This document is given a description of npn-type lateral bipolar transistors. On one side of the base region there is a base connection region, on the opposite side a collector region, which is a connection region, such as the connection region of the base region, is located on the surface of the semiconductor body. This is in contrast to conventional bipolar transistors in which the collector region is generally located at the bottom of the base region. If the emitter region and the collector region interchange positions in the case of conventional bipolar transistors, these transistors are called reverse transistors. Also in the device according to the invention, in a corresponding manner, the emitter region may be located at the bottom of the base region. The collector region is in all cases next to the base region, not at the bottom or top.
알려진 디바이스의 단점은 일부 응용기기에 대해 적합하지 않다는 점이다. 특히 만약 이것이 전력 트랜지스터로서 사용되면, 이는 단점을 나타낸다. 트랜지스터가 사용될 수 있는 전압 범위의 크기 및 짧은, 전압 최대값에 관한 이러한 트랜지스터의 견고함이 상대적으로 작다. 그 결과, 이러한 트랜지스터의 사용은 제한적이다. A disadvantage of known devices is that they are not suitable for some applications. In particular if it is used as a power transistor, this presents a disadvantage. The robustness of such transistors relative to the magnitude and short, voltage maximum of the voltage range in which they can be used is relatively small. As a result, the use of such transistors is limited.
따라서, 본 발명의 목적은 상기 응용기기에 적합하며, 넓은 전압 범위에서 사용될 수 있고 짧은, 전압 최대값에 대해 우수한 저항을 나타내는 디바이스를 제공하는 것이다. It is therefore an object of the present invention to provide a device suitable for such applications, which can be used over a wide voltage range and which exhibits excellent resistance to short voltage maximums.
상기 목적을 달성하기 위해, 도입부에 전술된 유형의 본 발명에 따른 디바이스는, 베이스 영역이 두께 방향으로 델타형(delta-shaped) 프로파일을 갖는 도핑 농도로 고 도핑된 하위-영역을 포함하고, 고 도핑된 하위-영역은 콜렉터 영역까지 횡방향으로 연장하는 특징을 갖는다. 본 발명은 무엇보다도 상기 단점이 베이스 영역과 콜렉터 영역 사이의 과도하게 높은 전류 및/또는 이른 브레이크다운(breakdown)에 의해 발생된다는 인식에 기초한다. 또한 본 발명은 알려진 트랜지스터에서 이러한 현상이 콜렉터-베이스 접합의 위치에서 높은 전기장력에 의해 일어나는 전하 캐리어의 아발란치(avalanche) 증가의 발생과 연관된다는 인식에 기초한다. 상기 높은 전기장력은 베이스 내에 존재하는 높은 도핑 농도에 의해 발생된다. 그러나, 이 도핑 농도는 펀치-스루(punch-through)를 방해하도록 높아야만 한다. In order to achieve this object, a device according to the invention of the type described above in the introduction comprises a high-doped sub-region with a doping concentration in which the base region has a delta-shaped profile in the thickness direction, The doped sub-regions are characterized by extending laterally to the collector region. The present invention is based, among other things, on the recognition that this disadvantage is caused by excessively high current and / or early breakdown between the base region and the collector region. The invention is also based on the recognition that in known transistors this phenomenon is associated with the occurrence of an avalanche increase in charge carriers caused by high electric tension at the location of the collector-base junction. The high electric tension is generated by the high doping concentration present in the base. However, this doping concentration must be high to interfere with punch-through.
또한 본 발명은 고 도핑된 델타 영역이 전술된 단점을 갖지 않는다는 인식에 기초한다. 한편으로, 베이스 (하위-)영역 내의 도핑 농도는 펀치 스루가 일어나지 않을 만큼 충분히 높을 수 있고, 다른 한편으로는, 이러한 델타형 프로파일이 좁은 폭을 가짐으로써 높은 전기장력의 발생이 방지될 수 있다. 또한 전하 캐리어의 아발란치 증가는 최대 전기장력의 높이뿐 아니라 전기장의 부분적인 분포에도 의존한다. 두 가지 요소 모두 본 발명에 따른 디바이스 내의 베이스-콜렉터 접합 부근의 최대 전기장이 보다 통상적인(횡방향의) 바이폴라 트랜지스터에 대해 감소되도록 한다. 통상적인, 비-횡방향의 바이폴라 트랜지스터에서, 베이스 영역의 두께는 십 분의 수 나노미터이다. The present invention is also based on the recognition that highly doped delta regions do not have the drawbacks described above. On the one hand, the doping concentration in the base (sub-) region can be high enough that no punch through occurs, and on the other hand, the generation of high electric tension can be prevented by having such a delta profile having a narrow width. In addition, the increase in avalanche of the charge carriers depends not only on the maximum electric tension height but also on the partial distribution of the electric field. Both factors allow the maximum electric field near the base-collector junction in the device according to the invention to be reduced for more conventional (lateral) bipolar transistors. In a typical, non-lateral bipolar transistor, the thickness of the base region is several tens of nanometers.
본 발명에 따른 디바이스의 바람직한 실시예에서, 하위-영역의 도핑 농도는 1019와 대략 1020at/㎤ 사이의 범위를 가지며, 하위-영역의 두께는 1과 15㎚, 바람직하게는 1과 10㎚ 사이의 범위를 갖는다. 이러한 디바이스는 우수한 고주파수 특성과 충분히 높은 콜렉터-베이스 항복전압을 갖는다.In a preferred embodiment of the device according to the invention, the doping concentration of the sub-regions ranges between 10 19 and approximately 10 20 at /
바람직한 실시예에서, 베이스 영역은 실리콘과 게르마늄의 혼합 결정을 포함한다. 이러한 디바이스에서, 실리콘과 실리콘-게르마늄 사이에 이질 접합이 존재하며, 이질 접합은 본 발명에 따른 디바이스의 고주파수 작용을 더 개선시킨다. In a preferred embodiment, the base region comprises a mixed crystal of silicon and germanium. In such devices, there is a heterojunction between silicon and silicon-germanium, which further improves the high frequency behavior of the device according to the invention.
바람직한 실시예에서, 하위-영역에는 하위-영역의 도핑 원자의 확산을 억제하는 원자가 제공된다. 이것에 의해, 가능한 한 좁은 도핑 프로파일이 상기 하위-영역의 형성 동안과, 특히 형성 후에 유지될 수 있다. 바람직하게, 사용되는 도핑은 붕소(원자)를 포함한다. 이러한 경우, 트랜지스터는, 가장 빠른 유형인 npn 유형이다. 하위-영역 내의 붕소 원자의 확산을 억제하기에 적합한 것으로 입증된 원자는 탄소 원자이다. 적합한 것으로 입증된 농도는 실리콘 또는 실리콘-게르마늄 혼합 결정을 1 또는 수 원자 퍼센트 이상 초과하지 않는다. In a preferred embodiment, the sub-regions are provided with atoms that inhibit the diffusion of the doping atoms of the sub-regions. By this, as narrow a doping profile as possible can be maintained during the formation of the sub-regions, in particular after formation. Preferably, the doping used comprises boron (atoms). In this case, the transistor is the fastest type, npn type. An atom that has proven to be suitable for inhibiting the diffusion of boron atoms in a sub-region is a carbon atom. Concentrations proven to be suitable do not exceed more than one or several atomic percent of silicon or silicon-germanium mixed crystals.
중요한 변경에서, 베이스 영역이 실리콘과 게르마늄의 혼합 결정을 포함할 때, SRB(strain-relaxed buffer layer)는 베이스 영역 하단의 실리콘 바디 내에 위치한다. 이것에 의해, 잘 맞지 않는 전위와 같은 디바이스 내의 결함의 발달이 방지되거나 또는 적어도 트랜지스터의 외부에 위치한 부분으로 제한된다. 이러한 디바이스는 또한 바람직하게 상부 층으로서 변형된 실리콘 층을 포함한다. 이러한 층에서의 전하 캐리어의 이동도는 변형되지 않은 경우보다 더 높다. 이렇게 증가된 이동도는 상부 층 내부와 상부 층 상에 제조된 MOSFET(metal oxide semiconductor field effect transistor)의 특성에 바람직한 영향을 미친다. 이러한 요소 및 그외 요소들의 결과로서, 본 발명에 따른 디바이스는 특히 Bi(C)MOS(bipolar(complementary) MOS) IC(integrated circuit)가 되도록 적합하게 구현될 수 있다. 이러한 역할을 하는 다른 요소는 상기 제조에서 통상적으로 사용되는 기술과 잘 맞는, 제조에 필요한 마스크이다. In an important modification, when the base region contains a mixed crystal of silicon and germanium, a strain-relaxed buffer layer (SRB) is located in the silicon body below the base region. This prevents the development of a defect in the device, such as a mismatched potential, or is limited to at least a portion located outside the transistor. Such devices also preferably include a strained silicon layer as the top layer. The mobility of the charge carriers in this layer is higher than if unmodified. This increased mobility has a desirable effect on the properties of metal oxide semiconductor field effect transistors (MOSFETs) fabricated in and on the top layer. As a result of these and other elements, the device according to the invention can be suitably embodied in particular to be a bipolar (complementary (MOS)) integrated circuit (IC). Another factor that plays this role is a mask required for manufacture, which is well suited to the techniques commonly used in such manufacture.
이에 관해서, 오직 제한된 수의 마스크/마스킹(masking) 단계가 필요하다는 사실은 중요한 장점이다.In this regard, the fact that only a limited number of masking / masking steps are required is an important advantage.
후자의 응용 및 디바이스의 고주파수 특성의 관점에서, 반도체 바디는 바람직하게 절연층에 의해 반도체 기판으로부터 분리된다. 발명에서 기술되는 바와 같은 횡방향 바이폴라 트랜지스터는, 특히 SOI(silicon-on-insulator) CMOS(기술)에서 사용하기에 적합하다.In view of the latter application and the high frequency characteristics of the device, the semiconductor body is preferably separated from the semiconductor substrate by an insulating layer. Transverse bipolar transistors as described in the invention are particularly suitable for use in silicon-on-insulator (SOI) CMOS (technology).
콜렉터 영역은, 콜렉터 영역으로부터 이미터 영역까지의 거리가 두께 방향에서 감소하도록, 바람직하게 반도체 바디의 표면에 대해 비스듬하게 위치한다. 본 발명에 따른 횡방향 바이폴라 트랜지스터에서, (전자의) 주입 전류의 넓은 부분이 두께 방향에서 이미터 영역으로부터 베이스 영역으로 흐르는 반면, 적은 부분은 콜렉터에 대해 측면에서 흐를 것이다. 그러나, 횡방향 검멜 수(Gummel number)는 일반적으로 (훨씬) 높을 것이다. 그 결과로서, (전자) 전류는 베이스 영역 전반으로 확산된다. 이러한 확산 전류는 횡방향 뿐만 아니라 두께 방향으로도 흐를 수 있다. 콜렉터 영역의 상기 경사진 위치에 의해, 확산 전류가 바람직하게 횡방향으로 흐르는 것이 달성될 수 있다. 바람직하게, 콜렉터 영역은 이온 주입에 의해 형성된다. 이러한 기술은 경사진 위치 내에 형성된 반도체 영역을 배치하는데에 매우 적합하며, 이것은 이온 주입이 표면에 대해 비스듬히 실행될 수 있기 때문이다. 이온 주입이 콜렉터 영역을 형성하기에 매우 적합한 기술인 다른 이유는, 본 발명에 따른 디바이스에서, 콜렉터 영역이 표면 상에 위치한다는 사실 때문이다.The collector region is preferably located obliquely with respect to the surface of the semiconductor body so that the distance from the collector region to the emitter region decreases in the thickness direction. In the transverse bipolar transistor according to the invention, a large part of the (electron) injection current will flow from the emitter region to the base region in the thickness direction, while a small portion will flow laterally with respect to the collector. However, the transverse Gummel number will generally be (much) higher. As a result, the (electron) current diffuses through the base region. This diffusion current may flow not only in the transverse direction but also in the thickness direction. By this inclined position of the collector region, it is possible to achieve that the diffusion current flows preferably in the transverse direction. Preferably, the collector region is formed by ion implantation. This technique is well suited for placing semiconductor regions formed in inclined positions, since ion implantation can be performed at an angle to the surface. Another reason that ion implantation is a very suitable technique for forming collector regions is due to the fact that in the device according to the invention, the collector regions are located on the surface.
각각 제 1 도전형, 제 1 도전형에 반대되는 제 2 도전형, 제 1 도전형인 이미터 영역, 베이스 영역 및 콜렉터 영역을 갖는 바이폴라 트랜지스터가 제공된 반도체 바디를 구비하는 반도체 디바이스의 제조 방법에 있어서, 이미터 영역이 베이스 영역의 상단 또는 하단에 형성되고, 콜렉터 영역이 베이스 영역에 횡방향으로 인접하도록 형성되고, 고 도핑된 하위-영역이 베이스 영역 내에 형성되고, 고 도핑된 하위-영역의 도핑 농도에는 두께 방향으로 델타형 프로파일이 제공되며, 고 도핑된 하위-영역은 콜렉터 영역까지 횡방향으로 연장하도록 형성된다. 따라서 본 발명에 따른 디바이스는 간단한 방법으로 획득된다.A method of manufacturing a semiconductor device having a semiconductor body provided with a bipolar transistor having an emitter region, a base region, and a collector region, each of which is a first conductivity type, a second conductivity type opposite to the first conductivity type, and a first conductivity type. An emitter region is formed at the top or bottom of the base region, the collector region is formed laterally adjacent to the base region, a highly doped sub-region is formed in the base region, and the doping concentration of the highly doped sub-region Is provided with a delta profile in the thickness direction, wherein the highly doped sub-regions are formed to extend laterally to the collector region. The device according to the invention is thus obtained in a simple way.
본 발명에 따른 방법의 바람직한 실시예에서, 베이스 영역은 에피택시에 의해 형성된다. 이 기술은 형성된 반도체 영역 내에 특히 좁은, 델타형(delta-shaped) 도핑 프로파일을 형성하는 데에 매우 적합할 수 있다. 또한 예를 들어 실리콘과 게르마늄의 혼합 결정의 형성은 이러한 방법으로 쉽게 실행될 수 있다.In a preferred embodiment of the method according to the invention, the base region is formed by epitaxy. This technique may be well suited for forming particularly narrow, delta-shaped doping profiles in the formed semiconductor region. Also, for example, the formation of a mixed crystal of silicon and germanium can be easily carried out in this way.
도 1은 본 발명에 따른 반도체 디바이스의 실시예를 두께 방향에 수직인 방향에서 도시한, 개략적인 단면도,1 is a schematic cross-sectional view showing an embodiment of a semiconductor device according to the present invention in a direction perpendicular to the thickness direction;
도 2는 도 1에 도시된 디바이스의 바이폴라 트랜지스터의 표준화된 최대 전기장력(Ep)을 베이스 영역의 하위-영역의 두께(d)의 함수로 도시한 도면,FIG. 2 shows the normalized maximum electric tension E p of the bipolar transistor of the device shown in FIG. 1 as a function of the thickness d of the sub-region of the base region, FIG.
도 3은 도 1의 디바이스의 바이폴라 트랜지스터의 전류 밀도(J)를 베이스-이미터 전압(Vbe)의 함수로 도시한 도면,3 shows the current density J of the bipolar transistor of the device of FIG. 1 as a function of the base-emitter voltage Vbe, FIG.
도 4는 도 1의 디바이스의 바이폴라 트랜지스터의 컷-오프 주파수(fT)를 베이스-이미터 전압(Vbe)의 함수로 도시한 도면,4 shows the cut-off frequency fT of the bipolar transistor of the device of FIG. 1 as a function of the base-emitter voltage Vbe,
도 5는 본 발명에 따른 방법의 실시예에 의한 제조 프로세스 단계를 두께 방향에 수직인 방향에서 도시한, 도 1의 디바이스의 개략적인 단면도.5 is a schematic cross-sectional view of the device of FIG. 1, showing a manufacturing process step according to an embodiment of the method according to the invention in a direction perpendicular to the thickness direction.
본 발명의 이러한 측면들 및 다른 측면들이 하기에 기술된 실시예를 참조로 하여 명확하고 명료해질 것이다. These and other aspects of the invention will be apparent from and elucidated with reference to the examples described below.
도면들은 실제 축척대로 도시되지 않았으며, 일부 치수는 명백함을 위해 확대되었다. 상응하는 영역들 또는 부분들은 가능한 한 동일한 해칭(hatching) 및 동일한 참조 번호로 나타내었다.The drawings are not drawn to scale, and some dimensions have been enlarged for clarity. Corresponding regions or parts are indicated by the same hatching and the same reference numerals as much as possible.
도 1은 본 발명에 따른 반도체 디바이스의 실시예를 두께 방향에 수직인 방향에서 도시한, 개략적인 단면도이다. 이 예에서 도시된 디바이스(10)는, 이 경우 실리콘 이산화물인 절연층(5)으로 커버된 p-형 실리콘 기판인 기판(11)을 포함한다(도 1 참조). 이 절연층 상에는, n-형 도핑되고 하기에서 언급될 다양한 하위-층으로 구성된, 이 경우에 SiGe인 제 1 반도체 층(4)을 포함하는 반도체 층 구조체가 제공된다. 반도체 층(4) 상에는 약하게 p-형 도핑되고 이 경우에 3개의 하위-층(2A, 2B, 2C)으로 구성되는 제 2 반도체 층(2)이 제공된다. 제 1 하위-층(2A)은, 이 경우에 베이스 영역(2)의 하위-영역(2A)을 구성하며 델타형(delta-shaped)이다. 이것은 도핑 농도가 대략 1020at/㎤로 매우 높으며, 두께는 대략 2㎚로 매우 얇다는 것을 의미한다. 두 개의 하위-층(2A, 2B)은 대략 20at.%의 Ge 함유량을 갖는 SiGe 혼합 결정을 포함한다. 또한, 대략 1at.%의 탄소가 제 1 하위-영역(2A)에 추가되며, 이것은 이 경우에 붕소인, 베이스 하위-영역(2A) 내의 원자의 확산 발생을 제한한다. 제 3 하위-층(2C)은 실리콘을 포함하고, 이미터 영역(1)은 제 3 하위-층(2C) 내에 국부적으로 형성된다. 실리콘 층(2C)은 변형되고, 이것은 이 경우에서 Bi(C)MOS IC와 같은 MOS 트랜지스터의 채널 영역의 형성 동안 상기 실리콘 층 내에서 유리하게 사용될 수 있다. 이러한 MOST는 도면에 도시되지 않았다. 1 is a schematic cross-sectional view showing an embodiment of a semiconductor device according to the present invention in a direction perpendicular to the thickness direction. The
베이스 하위-영역(2A)은 한 측에서, 이 경우에 p-형으로 고 도핑되고 반도체 바디(12)의 표면 내에 리세스된 베이스 접속 영역(20)에 접속된다. 다른 측에서, 베이스 하위-영역(2A)은 이 경우에 n-도전형으로 고 도핑되고 반도체 바디(12)의 표면 내에 리세스된 콜렉터 영역(3)에 접속된다. (반(semi-)) 횡방향 트랜지스터의 이미터 영역(3)은, 이 경우에 반도체 바디(12)의 표면에 대해 비스듬하게 위치한다.The
도 2는 도 1에 도시된 디바이스의 바이폴라 트랜지스터의 표준화된 최대 전기장력(Ep)을 베이스 영역의 하위-영역의 두께(d)의 함수로 도시한 도면이다. 곡선(21)은 본 발명에 따른, 횡방향 바이폴라 트랜지스터를 포함하는 디바이스(10) 내의, 얇은 델타형의 고 도핑된 베이스 하위-영역(2A)의 영향을 도시한다. 대략 15 ㎚ 미만의 두께 d에서, 최대 전기장력 Ep는 실질적으로 감소된다. 이러한 최대 전기장력 Ep는 대략 15㎚의 두께 d에 속하는 전기장력으로 표준화된다. 따라서 Ep는 본 발명에 따른 측정에 의해 최대 전기장력의 감소를 나타낸다. 대략 2㎚의 두께에서, 최대 전기장력 Ep는 상당히 감소되어 대략 30% 더 낮아진다. 이에 의해, 베이스 영역(2)과 콜렉터 영역(3) 사이의 이른 브레이크다운(premature breakdown)이 방지되어, 본 발명에 따른 디바이스의 활용도를 훨씬 높인다. FIG. 2 shows the standardized maximum electric tension E p of the bipolar transistor of the device shown in FIG. 1 as a function of the thickness d of the sub-region of the base region.
도 3은 도 1에 도시된 디바이스의 바이폴라 트랜지스터의 전류 밀도(J)를 베이스-이미터 전압(Vbe)의 함수로서 도시한 도면이고, 도 4는 도 1의 디바이스의 바이폴라 트랜지스터의 컷-오프 주파수(fT)를 베이스-이미터 전압(Vbe)의 함수로서 도시한 도면이다. 콜렉터-베이스 전압이 0일 때, 도 3의 곡선(51)은 콜렉터 전류 Ic에 해당되고, 곡선(52)는 베이스 전류 Ib에 해당된다. 이것은 바이폴라 트랜지스터가 실질적으로 이상적인 특성을 가짐을 나타내는 소위 검멜 플롯(Gummel plot)이다. 또한 도 4의 곡선(40)은, 이론적으로, 디바이스가 올바르게 동작한다는 것을 나타낸다. 물론 최상의 파라미터를 획득하기 위한 추가적인 최적화도 가능하다.FIG. 3 shows the current density J of the bipolar transistor of the device shown in FIG. 1 as a function of the base-emitter voltage Vbe, and FIG. 4 shows the cut-off frequency of the bipolar transistor of the device of FIG. Figure fT is a function of the base-emitter voltage Vbe. When the collector-base voltage is zero, the
도 5는 본 발명에 따른 방법의 실시예에 의한 제조 프로세스의 단계를 두께 방향에 수직인 방향에서 도시한, 도 1의 디바이스의 개략적인 단면도이다. 기판(11) 상에는 절연층(5)이 제공되고, 절연층(5) 상에는 본 명세서에서 앞서 언급된 바와 같은 단결정질 반도체 층 구조체(4, 2)가 제공된다. n-형 반도체 층(4)은 여기에서 소위 SRB(strain relaxed buffer layer)를 형성하고, 이 예에서는, 22at.%의 SiGe를 함유하며 이 경우에 대략 140nm의 두께를 갖는 제 1 하위-층(41)을 포함한다. 제 2 하위-층(42)은 대략 1at.%의 탄소가 추가된 동일한 혼합 결정을 포함하며, 이러한 제 2 하위-층은 대략 5nm의 두께를 갖는다. 이러한 제 2 하위-층 상에는 동일한 혼합 결정을 포함하며 70nm의 두께를 갖는 제 3 하위-층(43)이 제공된다. 제 4 하위-층(44)은 Ge 함유량이 대략 20at.%인 SiGe을 포함하며, 이 경우에 대략 30nm의 두께를 갖는다. FIG. 5 is a schematic cross-sectional view of the device of FIG. 1 showing the steps of the manufacturing process according to an embodiment of the method according to the invention in a direction perpendicular to the thickness direction. An insulating
제 4 하위-층 상단에 형성된 반도체 층 구조체의 부분(2)은 상기에서 이미 기술되었으며 이 예에서의 이질 접합 바이폴라 트랜지스터의 형성에 사용되고, 만약 필요하다면, Bi(C)MOS IC의 경우와 같이 MOS 트랜지스터의 형성에 사용된다. 특히, 베이스 하위-영역(2A)을 형성할 때 에피택시를 사용하는 것은 후자에 있어서 원하는 델타형 도핑 프로파일이 쉽게 제공되도록 한다. 이를 위해, 층을 에피택시 증착시키는 데에 사용되는 혼합 기체에 디보란(diborane)과 같은 도핑 가스가 추가된다. 이것은 매우 얇고, 고 도핑된 바람직한 층(2A)이 낮은 성장 속도, 낮은 압력 및 높은 기체 속도에서 쉽게 형성되는 것을 가능케 한다.The
도 5에 도시된 시작 구조체(starting structure)는 예를 들어, 소위 SOI(so-termed silicon-on-insulator) 웨이퍼의 소위 BOX(buried oxide) 기판(11) 상에 단결정질 층(2, 4)을 에피택셜 성장시킴으로써 제조될 수 있다. 이와는 달리, 기판(12)에서, 내장(buried) 절연층(5)은 산소 이온의 이온 주입에 의해 형성될 수 있다. 이 층의 상단에는 도면에는 도시되지 않은, 얇은 단결정질의 실리콘 층이 존재하며, 이것은 층(2, 4)의 성장 프로세스에 있어서 핵생성 층(nucleation layer) 으로서 사용될 수 있다. 이와는 다른 방법에서, 도 5의 구조체는 소위 기판-전이 기술을 사용하여 획득된다. 이 기술에 따르면, 예를 들어, 층(2, 4)은 실리콘 기판 상에서 성장하고, 보조 플레이트 상의 층 구조체 공급에 이어서, 기판은 폴리싱 및/또는 에칭 기술에 의해 제거된다. 제거된 기판 대신, 열산화층이 제공된 실리콘 기판이 제공되고, 보조 플레이트가 다시 제거된다. The starting structure shown in FIG. 5 is, for example, a single crystalline layer (2, 4) on a so-called buried oxide (BOX)
바이폴라 트랜지스터 및 필요한 경우 MOST의 제조는, 통상적으로 CMOS 기술을 사용하여 실행될 수 있다. 이것은, 예를 들어, 전술된 미국 특허 명세서 6,384,469에 상세하게 기술된 바와 같이 실행될 수 있다. 이와 관련하여 이 예의 디바이스는 도 1에 단지 개략적으로 도시되었다. 예를 들어, 도 1에 제안된 바와는 대조되게, 디바이스(10)가 반드시 평면 디바이스여야만 하는 것은 아니다. 스페이서의 제공 여부와 상관없이, 이미터 영역(3)의 접속 영역은 반도체 바디(12)의 표면 상단에 돌출될 수 있다. The manufacture of bipolar transistors and, if necessary, MOST can be carried out using conventional CMOS technology. This may be done, for example, as described in detail in the above-mentioned US patent specification 6,384,469. In this regard the device of this example is shown only schematically in FIG. 1. For example, in contrast to the one proposed in FIG. 1,
상기 트랜지스터가(들이) 형성되기 전에, 도면에 도시되지 않은 절연 영역은 예를 들어, 소위 STI(shallow trench isolation)의 형태로 반도체 바디(12) 내에 형성된다. 이것은 절연층(5) 만큼 연장하고, 그 결과 형성된 트랜지스터는 서로에 대해 매우 우수하게 절연되며 우수한 고주파수 특성을 나타낸다. Before the transistor (s) are formed, an insulating region, not shown in the figure, is formed in the
본 발명이 상기에 주어진 예로 제한되는 것은 아니며, 본 발명의 범주 내에서, 다양한 변화 및 변경이 당업자에게 가능하다. 예를 들어, BiMOS 외에도, 본 발명은 BiCMOS(bipolar complementary metal oxide semiconductor) IC(integrated circuit)에서도 적용될 수 있다. 또한 본 발명은 pnp 트랜지스터에도 적용될 수 있 다.The present invention is not limited to the examples given above, and various changes and modifications are possible to those skilled in the art within the scope of the present invention. For example, in addition to BiMOS, the present invention may be applied to a bipolar complementary metal oxide semiconductor (BiCMOS) integrated circuit (IC). The present invention can also be applied to pnp transistors.
또한 본 발명에 따른 방법과 관련하여, 가능한 다양한 변경 및 변화를 허용한다. 예를 들어, 이미터 영역의 고 도핑된 부분은 인-시츄(in-situ) 도핑된 다결정질 실리콘으로부터 외부-확산시킴으로써 형성될 수 있고, 또는 기상(gas-phase) 도핑에 의해서, 또는 단결정질의 고 도핑된 실리콘을 국부적으로 증착시킴으로써 형성될 수도 있다.Also in connection with the method according to the invention, it allows for various modifications and variations possible. For example, the highly doped portion of the emitter region can be formed by out-diffusion from in-situ doped polycrystalline silicon, or by gas-phase doping, or monocrystalline It may be formed by locally depositing highly doped silicon.
Claims (13)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020077003674A KR20070032388A (en) | 2004-07-15 | 2005-07-07 | Bipolar transistor and method of manufacturing the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP04103382.0 | 2004-07-15 | ||
| KR1020077003674A KR20070032388A (en) | 2004-07-15 | 2005-07-07 | Bipolar transistor and method of manufacturing the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070032388A true KR20070032388A (en) | 2007-03-21 |
Family
ID=43656376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020077003674A KR20070032388A (en) | 2004-07-15 | 2005-07-07 | Bipolar transistor and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070032388A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113725290A (en) * | 2020-05-26 | 2021-11-30 | 中芯国际集成电路制造(上海)有限公司 | Semiconductor structure and forming method thereof |
-
2005
- 2005-07-07 KR KR1020077003674A patent/KR20070032388A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113725290A (en) * | 2020-05-26 | 2021-11-30 | 中芯国际集成电路制造(上海)有限公司 | Semiconductor structure and forming method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7102205B2 (en) | Bipolar transistor with extrinsic stress layer | |
| US7741186B2 (en) | Creating increased mobility in a bipolar device | |
| US7319251B2 (en) | Bipolar transistor | |
| US8441084B2 (en) | Horizontal polysilicon-germanium heterojunction bipolar transistor | |
| US9490352B2 (en) | Bipolar transistor with carbon alloyed contacts | |
| US7442595B2 (en) | Bipolar transistor with collector having an epitaxial Si:C region | |
| JP3600591B2 (en) | Method for manufacturing semiconductor device | |
| US9053939B2 (en) | Heterojunction bipolar transistor with epitaxial emitter stack to improve vertical scaling | |
| US7842973B2 (en) | Semiconductor device and manufacturing method of the same | |
| US7038249B2 (en) | Horizontal current bipolar transistor and fabrication method | |
| US7671447B2 (en) | Bipolar transistor and method of manufacturing the same | |
| US11158722B2 (en) | Transistors with lattice structure | |
| KR20040000442A (en) | Process for making a high voltage npn bipolar device with improved ac performance | |
| US7317215B2 (en) | SiGe heterojunction bipolar transistor (HBT) | |
| KR20070032388A (en) | Bipolar transistor and method of manufacturing the same | |
| US7109567B2 (en) | Semiconductor device and method of manufacturing such device | |
| JP3959695B2 (en) | Semiconductor integrated circuit | |
| CN115966601A (en) | Lateral bipolar junction transistor with back gate | |
| KR100394747B1 (en) | Hetero-Bipolar Transistor device | |
| JP2797774B2 (en) | Semiconductor device and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |