KR20070030434A - Method of forming a dielectric layer structure and method of forming a capacitor using the same - Google Patents

Method of forming a dielectric layer structure and method of forming a capacitor using the same Download PDF

Info

Publication number
KR20070030434A
KR20070030434A KR1020050085082A KR20050085082A KR20070030434A KR 20070030434 A KR20070030434 A KR 20070030434A KR 1020050085082 A KR1020050085082 A KR 1020050085082A KR 20050085082 A KR20050085082 A KR 20050085082A KR 20070030434 A KR20070030434 A KR 20070030434A
Authority
KR
South Korea
Prior art keywords
dielectric layer
dielectric
forming
chamber
hfo
Prior art date
Application number
KR1020050085082A
Other languages
Korean (ko)
Inventor
최재형
정정희
김대옥
강성호
서종범
이태종
오세훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050085082A priority Critical patent/KR20070030434A/en
Publication of KR20070030434A publication Critical patent/KR20070030434A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

쓰루풋이 증가한 유전막 구조물 형성 방법 및 이를 이용한 커패시터 형성 방법에 있어서, 배치 타입의 챔버 내에 다수의 반도체 기판을 로딩하고, 상기 챔버 내에서 상기 다수의 반도체 기판 상에 금속 산화물로 이루어지는 제1 유전막을 형성한다. 이어서, 상기 다수의 반도체 기판에 각각 형성된 제2 유전막 상에 누설 전류를 감소시키기 위한 제2 유전막을 형성한다. 이로써, 제1 유전막 및 제2 유전막으로 이루어진 유전막 구조물을 형성할 수 있다. 상기 유전막 구조물을 배치 타입의 챔버 내에서 형성됨으로써, 쓰루풋이 증가하며 공정을 수행하는데 소요되는 비용을 감소시킬 수 있다.A method of forming a dielectric film structure having increased throughput and a capacitor forming method using the same, wherein a plurality of semiconductor substrates are loaded in a chamber of a batch type, and a first dielectric film made of metal oxide is formed on the plurality of semiconductor substrates in the chamber. . Subsequently, a second dielectric layer for reducing leakage current is formed on the second dielectric layers respectively formed in the plurality of semiconductor substrates. As a result, a dielectric layer structure including the first dielectric layer and the second dielectric layer may be formed. By forming the dielectric layer structure in a batch type chamber, throughput can be increased and the cost of performing the process can be reduced.

Description

유전막 구조물 형성 방법 및 이를 이용한 커패시터 형성 방법{Method of forming a dielectric layer structure and method of forming a capacitor using the same}Method of forming a dielectric layer structure and method of forming a capacitor using the same}

도 1 내지 도 3은 본 발명의 바람직한 일 실시예에 따른 유전막 구조물 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.1 to 3 are schematic process cross-sectional views illustrating a method of forming a dielectric film structure according to an exemplary embodiment of the present invention.

도 4 내지 도 8은 본 발명의 바람직한 일 실시예에 따른 커패시터 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.4 to 8 are schematic process cross-sectional views illustrating a method of forming a capacitor according to an exemplary embodiment of the present invention.

도 9는 유전막 구조물에 포함된 물질 및 유전막 구조물에 포함된 물질의 양에 따라 변하는 누설 전류 변화량을 설명하기 위한 그래프이다.9 is a graph illustrating a change amount of leakage current according to the amount of the material included in the dielectric film structure and the amount of the material included in the dielectric film structure.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 102 : 제1 유전막100 semiconductor substrate 102 first dielectric film

104: 제2 유전막 106 : 제3 유전막104: second dielectric film 106: third dielectric film

108 : 유전막 구조물108: dielectric film structure

본 발명은 유전막 구조물 형성 방법 및 이를 이용한 커패시터 형성 방법에 관한 것이다. 보다 상세하게는, 금속 절연체 금속(metal insulator metal : MIM) 구조를 갖는 커패시터를 형성하는 방법에 관한 것이다.The present invention relates to a method of forming a dielectric film structure and a method of forming a capacitor using the same. More particularly, the present invention relates to a method of forming a capacitor having a metal insulator metal (MIM) structure.

근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. In response to such demands, manufacturing techniques have been developed for semiconductor devices to improve the degree of integration, reliability, and response speed.

일반적으로, DRAM과 같은 메모리 장치는 LOGIC장치에는 커패시터가 장착된다. 상기 커패시터는 고정 밀도이며 전압에 의존하지 않고 안정된 특성을 갖도록 형성되어야 한다. 상기 커패시터로써 PIP(polysilicon insulator polysilicon) 및 MIP(metal insulator polysilicon) 구조를 갖는 커패시터가 범용적으로 사용되고 있다. 이는, 상기 폴리실리콘이 고온에서 안정하며 화학 기상 증착(Chemical Vapor Deposition : CVD) 기술이 확보되어 있기 때문에 하부 전극이 폴리실리콘으로 이루어진 상기 PIP 및 MIP 구조의 커패시터를 형성하기에 용이하기 때문이다.In general, memory devices such as DRAM are equipped with a capacitor in the LOGIC device. The capacitor should be formed to have a high precision and stable characteristics without being dependent on voltage. As the capacitor, a capacitor having a polysilicon insulator polysilicon (PIP) and a metal insulator polysilicon (MIP) structure is widely used. This is because the polysilicon is stable at high temperature and the chemical vapor deposition (CVD) technology is secured, so that the lower electrode is easy to form the capacitor of the PIP and MIP structure made of polysilicon.

그러나, 반도체 장치의 디자인 룰이 80nm이하로 감소함으로써, 상기 하부 전극 상에 형성되는 자연 산화막의 두께가 상대적으로 두꺼워지고 있으며, 특히 폴리실리콘막 상에 형성되는 상기 자연 실리콘 산화막은 3.9정도의 저 유전율을 가지기 때문에 커패시터의 커패시턴스(capacitance) 저하시킨다. 또한, 상기 자연 실리콘 산화막을 제거하기 위하여 질소 공정(nitridation)을 추가적으로 수행함으로써 공정이 복잡해지고 있다.However, as the design rule of the semiconductor device is reduced to 80 nm or less, the thickness of the natural oxide film formed on the lower electrode becomes relatively thick. In particular, the natural silicon oxide film formed on the polysilicon film has a low dielectric constant of about 3.9. Since the capacitance of the capacitor (capacitance) is reduced. In addition, the process is complicated by additionally performing a nitrogen process to remove the natural silicon oxide film.

상기와 같은 문제점을 해결하기 위하여 근래에는 상기 커패시터의 구조를 MIM(metal insulator metal) 구조로 변경하고 있다. 상기 MIM 구조의 커패시터에는 전극과 유전막 사이에 자연 실리콘 자연 산화막과 같은 저 유전율을 갖는 박막이 형성되지 않는다. 그러므로, MIM 구조의 커패시터는 보다 높은 커패시턴스(capacitance)를 가질 수 있다.In order to solve the above problems, the structure of the capacitor has recently been changed to a metal insulator metal (MIM) structure. In the capacitor of the MIM structure, a thin film having a low dielectric constant such as a natural silicon natural oxide film is not formed between the electrode and the dielectric film. Therefore, the capacitor of the MIM structure can have a higher capacitance.

여기서, 상기 MIM 구조 커패시터에 사용되는 유전막으로 근래에는 HfO2/Al2O3 또는 HfO2/Al2O3/HfO2가 적층된 복합 유전막을 사용한다. 특히, 상기 HfO2와 Al2O3 층은 원자층 증착 공정(Atomic Layer Deposition : ALD)을 수행하여 반도체 기판 한 장씩 매엽 방식(single wafer type)으로 형성된다.Here, as a dielectric film used for the MIM structure capacitor, a composite dielectric film in which HfO 2 / Al 2 O 3 or HfO 2 / Al 2 O 3 / HfO 2 is laminated is used. In particular, the HfO 2 and Al 2 O 3 layers are formed in a single wafer type by one semiconductor substrate by performing an atomic layer deposition process (ALD).

그러나, 상기와 같이 매엽 방식으로 공정을 진행하도록 설계된 반도체 설비는 배치 방식(batch type)에 비해 설비 가격이 비싸며, 반도체 기판을 지속적으로 이송시키기 때문에 이송 범위(foot-print)가 클 뿐만 아니라 반도체 기판에 대하여 낱장으로 공정이 수행되기 때문에 쓰루풋(throughput)이 좋지 않아 공정을 수행하는데 소용되는 비용이 증가하게 된다.However, semiconductor equipment designed to process in a single sheet method as described above is more expensive than a batch type and has a large foot-print as well as a semiconductor substrate because the semiconductor substrate is continuously transferred. Since the process is performed in a single sheet, the throughput is not good and the cost of performing the process increases.

또한, 매엽 방식으로 진행되는 HfO2유전막 공정은 생산성 향상을 위하여 공정 시간(recipe)을 약 수 초 정도로 제한하여 수행하고 있다. 이로 인해, 기판 의 각 영역 별로 증착 특성이 달라지는 패턴 로딩 효과(pattern loading effect)등이 유발되어 상기 HfO2로 형성된 유전막이 불균일하게 형성될 수 있다.In addition, the HfO 2 dielectric film process, which is carried out by a single sheet method, is performed by limiting the process time to about several seconds to improve productivity. As a result, a pattern loading effect in which deposition characteristics are different for each region of the substrate may be induced, and thus the dielectric film formed of the HfO 2 may be unevenly formed.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 쓰루풋이 향상되고, 표면이 균일한 유전막 구조물을 형성하는 방법을 제공하는데 있다.One object of the present invention for solving the above problems is to provide a method for improving the throughput and forming a uniform dielectric film structure.

본 발명의 다른 목적은 상기 유전막 구조물 형성 방법을 이용한 커패시터 형성 방법을 제공하는데 있다.Another object of the present invention is to provide a method of forming a capacitor using the method of forming the dielectric film structure.

상기 일 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 유전막 구조물을 형성하는 방법에 있어서, 우선 배치 타입(batch type)의 챔버 내에 다수의 반도체 기판을 로딩한다. 상기 챔버 내에서 상기 다수의 반도체 기판 상에 금속 산화물로 이루어지는 제1 유전막을 형성한다. 이어서, 상기 다수의 반도체 기판에 각각 형성된 제1 유전막 상에, 누설 전류를 감소시키기 위한 제2 유전막을 형성한다.According to an aspect of the present invention for achieving the above object, in the method of forming a dielectric film structure, first, a plurality of semiconductor substrates are loaded into a batch type chamber. A first dielectric film made of metal oxide is formed on the plurality of semiconductor substrates in the chamber. Subsequently, a second dielectric film for reducing leakage current is formed on the first dielectric films respectively formed on the plurality of semiconductor substrates.

상기 제1 유전막 및 제2 유전막은 동일한 챔버 내에서 형성될 수 있으며, 상기 제1 유전막 및 제2 유전막은 원자층 증착(atomic layer deposition) 공정에 의해 형성될 수 있다. 상기 제2 유전막의 두께가 상기 제1 유전막의 두께보다 두껍게 되도록 상기 제2 유전막을 형성할 수 있다. 또한, 상기 제2 유전막의 에너지 밴드 갭이 상기 제1 유전막의 에너지 밴드 갭 보다 더 클 수 있으며, 이때, 상기 제1 유전막은 HfO2, ZrO2, Ta2O5, TiO2 또는 SrTiO3으로 구성될 수 있으며, 제2 유전막은 Al2O3, La2O3 또는 Pr2O3으로 구성될 수 있다. 상기 제2 유전막 상에 상기 제1 유전막을 이루는 물질과 동일한 물질로 이루어진 제3 유전막을 상기 제2 유전막이 형성된 챔버와 동일한 챔버 내에서 형성할 수 있다. 상기 제1 유전막 및 제2 유전 막을 후속 열처리(post heating)할 수 있다.The first dielectric layer and the second dielectric layer may be formed in the same chamber, and the first dielectric layer and the second dielectric layer may be formed by an atomic layer deposition process. The second dielectric layer may be formed so that the thickness of the second dielectric layer is greater than the thickness of the first dielectric layer. In addition, the energy band gap of the second dielectric layer may be larger than the energy band gap of the first dielectric layer, wherein the first dielectric layer is formed of HfO 2 , ZrO 2 , Ta 2 O 5 , TiO 2, or SrTiO 3 . The second dielectric layer may be made of Al 2 O 3 , La 2 O 3, or Pr 2 O 3 . A third dielectric layer may be formed on the second dielectric layer in the same chamber as the chamber in which the second dielectric layer is formed. The first dielectric layer and the second dielectric layer may be post-heated.

상기 다른 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 커패시터 형성 방법에 있어서, 제1 금속막이 형성된 다수의 기판을 배치 타입의 챔버 내에 로딩한다. 이어서, 상기 챔버 내에서 상기 다수의 반도체 기판 상에 금속 산화물로 이루어지는 제1 유전막을 증착한다. 누설 전류를 감소시키기 위하여 상기 챔버 내에서 상기 제1 유전막 상에 제2 유전막을 형성한다. 상기 챔버 내에서 상기 제2 유전막 상에 상기 제1 유전막을 이루는 동일한 물질로 이루어진 제3 유전막을 형성한다. 계속해서, 상기 제3 유전막 상에 제2 금속막을 형성한다.According to another aspect of the present invention for achieving the above another object, in a capacitor forming method, a plurality of substrates on which a first metal film is formed are loaded into a chamber of a batch type. Subsequently, a first dielectric film made of a metal oxide is deposited on the plurality of semiconductor substrates in the chamber. A second dielectric film is formed on the first dielectric film in the chamber to reduce leakage current. A third dielectric layer formed of the same material forming the first dielectric layer is formed on the second dielectric layer in the chamber. Subsequently, a second metal film is formed on the third dielectric film.

상기 제1 유전막 내지 제3 유전막은 원자층 증착 공정에 의해 형성될 수 있다.The first to third dielectric layers may be formed by an atomic layer deposition process.

상기와 같은 본 발명에 따르면, 복합 구조를 갖는 유전막을 동일한 챔버 내에서 배치 타입의 챔버 내에서 형성함으로써, 종래의 매엽 방식으로 형성하는 것이 비해 쓰루풋이 증가하여 공정을 수행하는데 소요되는 비용이 감소된다.According to the present invention as described above, by forming the dielectric film having a complex structure in the chamber of the batch type in the same chamber, the throughput required to perform the process is reduced due to the increased throughput compared to the conventional single-sheet method .

또한, 상기 유전막을 형성할 시에 유전막을 형성하기 위한 소스 가스의 주입 시간이 충분히 증가됨으로써 패턴 로딩 효과를 개선할 수 있으며, 이로써 표면이 평탄한 유전막을 형성할 수 있다.In addition, when the dielectric film is formed, the injection time of the source gas for forming the dielectric film is sufficiently increased, thereby improving the pattern loading effect, thereby forming a dielectric film having a flat surface.

이하, 본 발명에 따른 일 실시예에 따른 유전막 형성 방법에 대해 첨부된 도면들을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, a method of forming a dielectric film according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 3은 본 발명의 일 실시예에 따른 유전막 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.1 to 3 are schematic process cross-sectional views illustrating a method of forming a dielectric film according to an embodiment of the present invention.

도 1을 참조하면, 우선 상세하게 도시되어 있지는 않지만, 다수의 반도체 기판(100)을 증착 공정을 수행하기 위한 배치식 공정 챔버(도시되지 않음) 내에 로딩한다. 이어서, 상기 다수의 반도체 기판(100) 상에 원자층 증착 방법으로 제1 유전막(102)을 각각 형성한다. 상기 제1 유전막(102)은 실리콘 산화막보다 높은 유전율을 갖는 금속 산화물을 증착시켜 형성하며, 구체적으로 HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 등을 증착시켜 형성할 수 있다. 본 실시예에서는 상기 제1 유전막은 유전율이 15이상인 HfO2유전막을 사용한다.Referring first to FIG. 1, although not shown in detail, a plurality of semiconductor substrates 100 are loaded into a batch process chamber (not shown) for performing a deposition process. Subsequently, first dielectric layers 102 are formed on the plurality of semiconductor substrates 100 by atomic layer deposition. The first dielectric layer 102 may be formed by depositing a metal oxide having a higher dielectric constant than that of the silicon oxide layer, and may be formed by depositing HfO 2 , ZrO 2 , Ta 2 O 5 , TiO 2, SrTiO 3, or the like. In the present embodiment, the first dielectric layer uses an HfO 2 dielectric layer having a dielectric constant of 15 or more.

상기 HfO2유전막(102)은 유전 상수가 약 20으로 고 유전율을 가지므로, 상기 HfO2로 이루어진 유전막을 사용하는 경우, 등가 산화막 두께(equivalent oxide thickness : Toxeq)가 감소된다. 또한, 에너지밴드 갭(energe band gap)이 약 5.7eV로 Fowler-Nordheim Tunneling(F-N Tunneling)에 의한 누설 전류를 억제할 수 있다. 따라서, 상기 HfO2유전막은 MIM(metal insulator metal) 커패시터의 고 유전율 유전막 물질로 가장 유력하다.Since the HfO 2 dielectric layer 102 has a high dielectric constant of about 20, the equivalent oxide thickness (Toxeq) is reduced when the dielectric layer made of the HfO 2 is used. In addition, the energy band gap (energe band gap) of about 5.7eV can suppress the leakage current due to Fowler-Nordheim Tunneling (FN Tunneling). Thus, the HfO 2 dielectric film is most potent as a high dielectric constant dielectric film material of a metal insulator metal (MIM) capacitor.

상기 HfO2유전막(102)을 형성하는 방법에 대하여 보다 상세하게 설명하면, 우선, 상기 배치식 공정 챔버 내로 HfO2의 제1 전구체 물질을 주입한다. 이때, 상기 제1 전구체 물질로는 Hf(OtBu)4, TEMAH(Tetrakis Ethyl Methyl Amino Hafuium), TDMAH(Tetrakis Di-Methyl Amino Hafnium) 또는 TDEAH(Tetrakis Di-Ethyl Amino Hafium) 중 하나를 선택하여 사용할 수 있다. 상기 제1 전구체 물질은 반도체 기판(100) 상에 화학적 물리적 흡착하게 된다. 이때, 상기 물리적으로 흡착하는 제1 전구체 물질 및 공정 챔버 내에 잔류하는 제1 전구체 물질을 제거하기 위하여 상기 공정 챔버를 일차 퍼지한다. 이로써, 상기 반도체 기판(100) 상에는 상기 반도체 기판(100) 표면과 화학적으로 흡착된 제1 전구체 분자들만이 남게된다. 계속해서 상기 공정 챔버 내로 산화제를 제공한다. 상기 제공된 산화제에 의해 상기 반도체 기판(100) 상에 형성된 제1 전구체 분자들이 산소와 반응하게 된다. 상기 공정 챔버를 이차 퍼지함으로써, 상기 반도체 기판(100) 상에 HfO2물질층을 형성할 수 있다. 이때, 상기 공정을 수행하는 동안 상기 공정 챔버의 공정 온도는 약 150 내지 400℃정도이며, 공정 가스 주입 시간은 약 수십 초 정도이다.A method of forming the HfO 2 dielectric layer 102 will be described in more detail. First, a first precursor material of HfO 2 is injected into the batch process chamber. In this case, the first precursor material may be selected from Hf (OtBu) 4 , TEMAH (Tetrakis Ethyl Methyl Amino Hafuium), TDMAH (Tetrakis Di-Methyl Amino Hafnium) or TDEAH (Tetrakis Di-Ethyl Amino Hafium). have. The first precursor material is chemically and physically adsorbed on the semiconductor substrate 100. At this time, the process chamber is first purged to remove the physically adsorbed first precursor material and the first precursor material remaining in the process chamber. As a result, only the first precursor molecules chemically adsorbed on the surface of the semiconductor substrate 100 remain on the semiconductor substrate 100. Then oxidant is provided into the process chamber. The first precursor molecules formed on the semiconductor substrate 100 are reacted with oxygen by the provided oxidant. By secondary purging the process chamber, an HfO 2 material layer may be formed on the semiconductor substrate 100. At this time, the process temperature of the process chamber during the process is about 150 to about 400 ℃, process gas injection time is about several tens of seconds.

이때, 제1 전구체 물질 주입, 일차 퍼지, 산화제 주입 및 이차 퍼지 공정을 단위 사이클(cycle)이라 할 때, HfO2유전막(102)은 상기 단위 사이클을 다수 회 반복함으로써 형성할 수 있다. 또한, 상기 사이클의 반복 횟수에 따라 상기 HfO2유전막(102)의 두께를 조절할 수 있다.In this case, when the first precursor material injection, the primary purge, the oxidant injection, and the secondary purge process are referred to as a unit cycle, the HfO 2 dielectric layer 102 may be formed by repeating the unit cycle a plurality of times. In addition, the thickness of the HfO 2 dielectric layer 102 may be adjusted according to the number of repetitions of the cycle.

상기와 같이 상기 제1 유전막(102)을 배치 타입의 공정 챔버에서 수행함으로써, 쓰루풋을 증가시킬 수 있으며, 공정 챔버로 상기 제1 전구체 물질 및 산화제와 같은 공정 가스를 주입하는 시간도 매엽 방식에 비해 증가하여 종래에 발생하던 패턴 로딩 효과를 개선할 수 있다.By performing the first dielectric layer 102 in a batch type process chamber as described above, throughput can be increased, and the time for injecting the process gas, such as the first precursor material and the oxidant, into the process chamber is also compared with the single sheet method. Increasingly, the conventional pattern loading effect can be improved.

도 2를 참조하면, 동일한 공정 챔버 내에서 원자층 증착 공정에 의해 상기 제1 유전막(102) 상에 누설 전류를 감소시키기 위한 제2 유전막(104)을 형성한다. 이때, 상기 공정 챔버의 온도는 상기 제1 유전막(102)을 형성할 때와 동일한 온도 즉 150 내지 400℃을 유지한다. 상기 제2 유전막(104)은 제1 유전막(102)보다 에너지 밴드 갭이 큰 물질로써, Al2O3, La2O3 또는 Pr2O3등을 증착시켜 형성할 수 있다. 본 실시예에서는 상기 제2 유전막으로 Al2O3유전막을 사용한다.Referring to FIG. 2, a second dielectric layer 104 is formed on the first dielectric layer 102 to reduce leakage current by an atomic layer deposition process in the same process chamber. In this case, the temperature of the process chamber is maintained at the same temperature as that of forming the first dielectric layer 102, that is, 150 to 400 ° C. The second dielectric layer 104 is a material having a larger energy band gap than the first dielectric layer 102 and may be formed by depositing Al 2 O 3 , La 2 O 3, or Pr 2 O 3 . In the present embodiment, an Al 2 O 3 dielectric film is used as the second dielectric film.

이때, 상기 Al2O3유전막(104)은 유전 상수가 약 10으로 HfO2유전막(104)에 비해 작으나, 전술한 바와 같이 에너지 밴드 갭이 HfO2유전막(104)에 비해 커 누설 전류를 보다 효과적으로 억제할 수 있다.In this case, the Al 2 O 3 dielectric layer 104 has a dielectric constant of about 10, which is smaller than that of the HfO 2 dielectric layer 104, but as described above, the energy band gap is larger than that of the HfO 2 dielectric layer 104, so that the leakage current is more effective. It can be suppressed.

상기 Al2O3유전막(104)을 형성하는 방법에 대하여 보다 상세하게 설명하면, 상기 Al2O3유전막(104)은 원자층 증착 방법에 의해 형성되며, 우선, 상기 배치식 공정 챔버 내로 Al2O3의 제2 전구체 물질을 주입한다. 이때, 상기 제2 전구체 물질로는 TMA(Tri Methyl Alumiuium)을 사용한다. 상기 제2 전구체 물질은 상기 제1 유전막(102) 상에 화학적 물리적 흡착하게 된다. 이때, 상기 물리적 흡착된 제2 전구체 물질 및 상기 공정 챔버 내에 잔류하는 제2 전구체 물질을 제거하기 위하여 상기 공정 챔버를 일차 퍼지한다. 이로써, 상기 제1 유전막(104) 상에는 화학적으로 결합된 제2 전구체 분자들만이 남게된다. 계속해서 상기 공정 챔버로 산화제를 제공한다. 상기 제공된 산화제에 의해 상기 제1 유전막(104) 상에 형성된 제2 전구체 분자들이 산소와 반응하게 된다. 상기 공정 챔버를 이차 퍼지함으로써 상기 반도체 기판(100) 상에 Al2O3물질층을 형성할 수 있다.The Al 2 O More specifically with respect to the method for forming the third dielectric layer 104, the Al 2 O 3 dielectric film 104 is formed by the atomic layer deposition method, first, Al 2 into the batch-type processing chamber A second precursor material of O 3 is injected. In this case, TMA (Tri Methyl Alumiuium) is used as the second precursor material. The second precursor material is chemically and physically adsorbed on the first dielectric layer 102. At this time, the process chamber is first purged to remove the physically adsorbed second precursor material and the second precursor material remaining in the process chamber. As a result, only chemically bonded second precursor molecules remain on the first dielectric layer 104. The oxidant is then provided to the process chamber. The second precursor molecules formed on the first dielectric layer 104 may react with oxygen by the provided oxidant. By secondary purging the process chamber, an Al 2 O 3 material layer may be formed on the semiconductor substrate 100.

이때, 제2 전구체 물질 주입, 일차 퍼지, 산화제 주입 및 이차 퍼지 공정을 단위 사이클이라 할 때, Al2O3유전막(104)은 상기 사이클을 다수 회 반복함으로써 형성할 수 있다. 또한, 상기 사이클의 반복 회수에 따라 상기 Al2O3유전막(104)의 두께를 조절할 수 있다.In this case, when the second precursor material injection, the primary purge, the oxidant injection, and the secondary purge process are unit cycles, the Al 2 O 3 dielectric layer 104 may be formed by repeating the cycle a plurality of times. In addition, the thickness of the Al 2 O 3 dielectric layer 104 may be adjusted according to the number of repetitions of the cycle.

상기 제1 유전막(102) 및 제2 유전막(104)이 배치 방식의 공정 챔버에서 형성됨으로써, 매엽 방식에 비해 쓰루풋이 증가하게 되어 공정을 수행하는데 소요되는 비용을 감소시킬 수 있다. 또한, 상기 제1 유전막(102) 및 제2 유전막(104)을 동일한 챔버 내에서 형성함으로써(in-situ), 이송 범위(foot-print)를 감소시킬 수 있다.Since the first dielectric layer 102 and the second dielectric layer 104 are formed in a batch process chamber, the throughput may be increased compared to the single sheet method, thereby reducing the cost of performing the process. In addition, by forming the first dielectric layer 102 and the second dielectric layer 104 in the same chamber (in-situ), it is possible to reduce the foot-print.

도 3을 참조하면, 상기 공정 챔버 내에서 원자층 증착 공정에 의해 제2 유전막(104) 상에 제3 유전막(106)을 형성한다. 이때, 상기 제3 유전막(106)은 상기 제1 유전막(102)과 동일한 물질을 사용하며, 상기 제3 유전막(106) 형성 방법은 도 1에서 설명한 것과 동일하여 생략하기로 한다.Referring to FIG. 3, a third dielectric layer 106 is formed on the second dielectric layer 104 by an atomic layer deposition process in the process chamber. In this case, the third dielectric layer 106 is made of the same material as the first dielectric layer 102, and the method of forming the third dielectric layer 106 is the same as described with reference to FIG.

이로써, 최종적으로 형성되는 유전막 구조물(108)은 HfO2/Al2O3/HfO2로 이루어진다. 도시된 바와 같이, 상기 유전막 구조물(108)은 Al2O3을 HfO2중간에 구비하는 샌드위치 구조를 가진다. 이는, 후속 열처리에 의한 HfO2가 결정화를 억제할 수 있기 때문에 통상적으로 사용되고 있다. 상기 HfO2결정 형성이 억제됨으로써 상기 결정으로 인한 누설 전류 생성을 억제할 수 있다.As a result, the finally formed dielectric film structure 108 is made of HfO 2 / Al 2 O 3 / HfO 2 . As shown, the dielectric film structure 108 has a sandwich structure including Al 2 O 3 in the middle of HfO 2 . This is commonly used because HfO 2 due to subsequent heat treatment can suppress crystallization. By suppressing formation of the HfO 2 crystal, leakage current generation due to the crystal can be suppressed.

이어서, 도시되어 있지는 않지만 상기 HfO2/Al2O3/HfO2로 이루어진 유전막 구조물(108)이 형성된 반도체 기판(100)을 약 500 내지 550도에서 후속 열처리할 수 있다.Subsequently, although not shown, the semiconductor substrate 100 having the dielectric film structure 108 formed of the HfO 2 / Al 2 O 3 / HfO 2 may be subsequently heat treated at about 500 to 550 degrees.

이하, 본 발명에 따른 다른 실시예에 따른 커패시터 형성 방법에 대해 첨부된 도면들을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, a capacitor forming method according to another embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 4 내지 도 8은 본 발명의 일 실시예에 따른 커패시터 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.4 to 8 are schematic process cross-sectional views for describing a capacitor forming method according to an embodiment of the present invention.

도 4를 참조하면, 반도체 기판(200) 상에 하부 전극으로 사용될 제1 금속막(202)을 형성한다. 상기 제1 금속막(202)은 TiN, WN 또는 TaN과 같은 금속 질화물 혹은 Ru, Pt 또는 Ir과 같은 금속 등으로 이루어질 수 있다.Referring to FIG. 4, a first metal film 202 to be used as a lower electrode is formed on the semiconductor substrate 200. The first metal film 202 may be formed of a metal nitride such as TiN, WN or TaN, or a metal such as Ru, Pt, or Ir.

자세하게 도시되어 있지는 않지만 상기 하부 전극 하부에는 소정의 도전 패턴들이 형성될 수 있으며, 상기 하부 전극은 도전 패턴들과 전기적으로 연결될 수 있다.Although not shown in detail, predetermined conductive patterns may be formed under the lower electrode, and the lower electrode may be electrically connected to the conductive patterns.

도 5를 참조하면, 상기 제1 금속막(202)이 형성된 반도체 기판(200)을 배치 타입의 공정 챔버로 로딩하고, 원자층 증착 공정에 의해 상기 제1 금속막(202) 상에 제1 유전막(204)을 형성한다. 이때, 제1 유전막(204)으로는 HfO2를 사용할 수 있다. 이에 대한 설명은 도 1에 설명한 것과 유사하여 생략하기로 한다.Referring to FIG. 5, the semiconductor substrate 200 on which the first metal film 202 is formed is loaded into a process chamber of a batch type, and a first dielectric film is formed on the first metal film 202 by an atomic layer deposition process. 204 is formed. In this case, HfO 2 may be used as the first dielectric layer 204. The description thereof is similar to that described with reference to FIG. 1 and will be omitted.

도 6을 참조하면, 상기 공정 챔버 내에서 원자층 증착 공정에 의해 상기 제1 유전막(204) 상에 제2 유전막(206)을 형성한다. 이때, 상기 제2 유전막(206)은 Al2O3을 사용할 수 있다. 이에 대한 설명은 도 2에 설명한 것과 유사하여 생략하기로 한다.Referring to FIG. 6, a second dielectric layer 206 is formed on the first dielectric layer 204 by an atomic layer deposition process in the process chamber. In this case, Al 2 O 3 may be used as the second dielectric layer 206. The description thereof is similar to that described with reference to FIG. 2 and will be omitted.

도 7을 참조하면, 상기 공정 챔버 내에서 원자층 증착 공정에 의해 상기 제2 유전막(206) 상에 제3 유전막(208)을 형성한다. 이때, 제3 유전막(208)은 제1 유전막(204)과 동일한 물질 즉, HfO2를 사용할 수 있다. 이에 대한 설명은 도 3에서 설명한 것과 유사하여 생략하기로 한다.Referring to FIG. 7, a third dielectric layer 208 is formed on the second dielectric layer 206 by an atomic layer deposition process in the process chamber. In this case, the third dielectric layer 208 may use the same material as that of the first dielectric layer 204, that is, HfO 2 . The description thereof is similar to that described with reference to FIG. 3 and will be omitted.

도 8을 참조하면, 제 3 유전막(208) 상에 상부 전극으로 사용될 제2 금속막(210)을 형성한다. 상기 제2 금속막(210)은 상기 제1 금속막(202)과 동일한 물질 또는 서로 다른 물질을 포함할 수 있다.Referring to FIG. 8, a second metal film 210 to be used as an upper electrode is formed on the third dielectric film 208. The second metal film 210 may include the same material or different materials as the first metal film 202.

이와 같은 공정을 수행함으로써 MIM(metal insulator metal) 커패시터를 형성할 수 있다. 이때, 상기 유전막으로써, HfO2/Al2O3/HfO2로 이루어진 유전막 구조물을 사용하는데, 상기 유전막 구조물의 유전 특성은 전술한 바와 같이 매우 우수하다. 또한, 이러한 유전막 구조물을 배치 타입의 공정 챔버에서 형성함으로써, 상기 커패시터를 포함하는 반도체 장치의 쓰루풋(throughput)을 증가시킬 수 있다. 그리고, 상기 HfO2유전막과, Al2O3유전막과, HfO2유전막을 동일한 챔버에서 형성함으로써(in-situ) 이송 범위(foot-print)를 감소시킬 수 있다.By performing such a process, a metal insulator metal (MIM) capacitor can be formed. In this case, as the dielectric film, a dielectric film structure consisting of HfO 2 / Al 2 O 3 / HfO 2 is used, and the dielectric properties of the dielectric film structure are very excellent as described above. In addition, by forming such a dielectric layer structure in a batch type process chamber, throughput of a semiconductor device including the capacitor may be increased. In addition, the HfO 2 dielectric layer, the Al 2 O 3 dielectric layer, and the HfO 2 dielectric layer may be formed in the same chamber (in-situ) to reduce the foot-print.

이하, 유전막 구조물에 포함된 물질에 따른 누설 전류 변화를 살펴보기로 한 다.Hereinafter, the leakage current change according to the material included in the dielectric layer structure will be described.

도 9는 유전막 구조물에 포함된 물질 및 유전막 구조물에 포함된 물질의 두께에 따라 변하는 누설 전류 변화량을 설명하기 위한 그래프이다.9 is a graph illustrating a change amount of leakage current according to a thickness of a material included in the dielectric film structure and a material included in the dielectric film structure.

실험예 1Experimental Example 1

하부 전극 및 상부 전극 사이에 HfO2유전막, Al2O3유전막 및 HfO2유전막으로 이루어진 유전막 구조물이 개재되어 있다. 이때, 상기 유전막 구조물을 HfO2유전막, Al2O3유전막 및 HfO2유전막은 그 두께가 각각 35Å, 5Å 및 35Å이다.Between the lower electrode and the upper electrode is the dielectric film structure made of HfO 2 dielectric layer, Al 2 O 3 dielectric layer and the HfO 2 dielectric layer is interposed. At this time, the dielectric film structure of the HfO 2 dielectric film, Al 2 O 3 dielectric film and HfO 2 dielectric film thickness of 35 Å, 5 Å and 35 Å, respectively.

실험예 2Experimental Example 2

하부 전극 및 상부 전극 사이에 HfO2유전막, Al2O3유전막 및 HfO2유전막으로 이루어진 유전막 구조물이 개재되어 있다. 이때, 상기 유전막 구조물을 HfO2유전막, Al2O3유전막 및 HfO2유전막은 그 두께가 각각 35Å, 2Å 및 35Å이다.Between the lower electrode and the upper electrode is the dielectric film structure made of HfO 2 dielectric layer, Al 2 O 3 dielectric layer and the HfO 2 dielectric layer is interposed. At this time, the dielectric film structure of the HfO 2 dielectric film, Al 2 O 3 dielectric film and HfO 2 dielectric film thickness of 35 Å, 2 Å and 35 Å, respectively.

비교예Comparative example

하부 전극 및 상부 전극 사이에 75Å의 HfO2유전막이 개재되어 있다.A 75 kHz HfO 2 dielectric film is interposed between the lower electrode and the upper electrode.

도 9를 참조하면, 우선, 전체적으로, 모든 유전막 누설 전류의 양은 전압이 고 전압으로 갈수록 증가한다. 특히, 비교예 구조물은 ±2.5V일 경우, 누설 전류 양이 약 5×10-13A/cell까지 증가하게 된다. 그러나 이와는 다르게, 실험예1 및 실험예 2는 ±2.5V에서 약 10-14A/cell의 누설 전류가 발생한다. 따라서, 상기 HfO2/Al2O3/HfO2유전막이 HfO2유전막보다 유전 특성이 우수하다.Referring first to Figure 9, first of all, the amount of all dielectric film leakage current increases as the voltage increases to higher voltage. In particular, in the comparative structure of ± 2.5V, the amount of leakage current increases to about 5 x 10 -13 A / cell. Unlike this, however, Experimental Example 1 and Example 2 generate a leakage current of about 10 -14 A / cell at ± 2.5V. Therefore, the HfO 2 / Al 2 O 3 / HfO 2 dielectric film has better dielectric properties than the HfO 2 dielectric film.

또한, 저전압에서 누설 전류를 살펴보면, 상기 HfO2/Al2O3/HfO2로 이루어진 유전막의 Al2O3의 두께에 따라 저전압에서의 누설 전류량의 차이를 발견할 수 있다. 이때, 실험예 2인 경우, 0V에서 5×10-18A/cell의 누설 전류가 흐르며, 한편, 실험예 1인 경우, OV에서 10-18A/cell 이하의 누설 전류가 흐른다. 이로써, 상기 HfO2/Al2O3/HfO2로 이루어진 유전막의 Al2O3의 두께가 두꺼울수록 저전압에서 누설 전류량이 감소하는 것을 실험적으로 알 수 있다.In addition, looking at the leakage current at a low voltage, it is possible to find a difference in the amount of leakage current at a low voltage according to the thickness of Al 2 O 3 of the dielectric film consisting of HfO 2 / Al 2 O 3 / HfO 2 . At this time, in Experimental Example 2, a leakage current of 5 x 10 -18 A / cell flows at 0 V, while in Experimental Example 1, a leakage current of 10 -18 A / cell or less flows in OV. Thus, it can be seen experimentally that the leakage current decreases at low voltage as the thickness of Al 2 O 3 of the dielectric film made of HfO 2 / Al 2 O 3 / HfO 2 is increased.

상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, HfO2/Al2O3/HfO2로 이루어진 유전막 구조물을 배치 타입의 공정 챔버에서 다수의 반도체 기판들에 대하여 형성함으로써, 쓰루풋(throughtput)을 증가시켜 제조 비용을 감소할 수 있다.As described above, according to a preferred embodiment of the present invention, the throughput is formed by forming a dielectric film structure consisting of HfO 2 / Al 2 O 3 / HfO 2 for a plurality of semiconductor substrates in a batch type process chamber. It can be increased to reduce the manufacturing cost.

또한, 상기 HfO2유전막과, Al2O3유전막과, HfO2유전막을 동일한 챔버에서 형성함으로써(in-situ) 이송 범위(foot-print)를 감소시킬 수 있다.In addition, the HfO 2 dielectric layer, the Al 2 O 3 dielectric layer, and the HfO 2 dielectric layer may be formed in the same chamber (in-situ) to reduce the foot-print.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

Claims (11)

배치 타입(batch type)의 챔버 내에 다수의 반도체 기판을 로딩하는 단계;Loading a plurality of semiconductor substrates into a batch type chamber; 상기 챔버 내에서 상기 다수의 반도체 기판 상에 금속 산화물로 이루어지는 제1 유전막을 형성하는 단계; 및Forming a first dielectric layer of a metal oxide on the plurality of semiconductor substrates in the chamber; And 상기 다수의 반도체 기판에 각각 형성된 제1 유전막 상에, 누설 전류를 감소시키기 위한 제2 유전막을 형성하는 단계를 포함하는 유전막 구조물 형성 방법.Forming a second dielectric layer on the first dielectric layer formed on each of the plurality of semiconductor substrates to reduce leakage current. 제1항에 있어서, 상기 제1 유전막 및 제2 유전막은 동일한 챔버 내에서 형성되는 것을 특징으로 하는 유전막 구조물 형성 방법.The method of claim 1, wherein the first dielectric layer and the second dielectric layer are formed in the same chamber. 제1항에 있어서, 상기 제1 유전막 및 제2 유전막은 원자층 증착(atomic layer deposition) 공정에 의해 형성되는 것을 특징으로 하는 유전막 구조물 형성 방법.The method of claim 1, wherein the first dielectric layer and the second dielectric layer are formed by an atomic layer deposition process. 제1항에 있어서, 상기 제2 유전막의 두께가 상기 제1 유전막의 두께보다 두껍게 되도록 상기 제2 유전막을 형성하는 것을 특징으로 하는 유전막 구조물 형성 방법.The method of claim 1, wherein the second dielectric layer is formed so that the thickness of the second dielectric layer is greater than the thickness of the first dielectric layer. 제1항에 있어서, 상기 제2 유전막의 에너지 밴드 갭이 상기 제1 유전막의 에 너지 밴드 갭보다 더 큰 것을 특징으로 하는 유전막 구조물 형성 방법.The method of claim 1, wherein an energy band gap of the second dielectric layer is greater than an energy band gap of the first dielectric layer. 제5항에 있어서, 상기 제1 유전막은 HfO2, ZrO2, Ta2O5, TiO2 또는 SrTiO3으로 구성되는 것을 특징으로 하는 유전막 구조물 형성 방법.The method of claim 5, wherein the first dielectric layer comprises HfO 2 , ZrO 2 , Ta 2 O 5 , TiO 2, or SrTiO 3 . 제5항에 있어서, 상기 제2 유전막은 Al2O3, La2O3 또는 Pr2O3으로 구성되는 것을 특징으로 하는 유전막 구조물 형성 방법.The method of claim 5, wherein the second dielectric layer is made of Al 2 O 3 , La 2 O 3, or Pr 2 O 3 . 제1항에 있어서, 상기 제2 유전막 상에 상기 제1 유전막을 이루는 물질과 동일한 물질로 이루어진 제3 유전막을 상기 제2 유전막이 형성된 챔버와 동일한 챔버 내에서 형성하는 단계를 더 포함하는 것을 특징으로 하는 유전막 구조물 형성 방법.2. The method of claim 1, further comprising forming a third dielectric layer on the second dielectric layer, the third dielectric layer including the same material as the first dielectric layer in the same chamber as the second dielectric layer. Method of forming a dielectric film structure. 제1항에 있어서, 상기 제1 유전막 및 제2 유전막을 후속 열처리(post heating)하는 단계를 더 포함하는 것을 특징으로 하는 유전막 구조물 형성 방법.The method of claim 1, further comprising post-heating the first dielectric layer and the second dielectric layer. 제1 금속막이 형성된 다수의 기판을 배치 타입의 챔버 내에 로딩하는 단계;Loading a plurality of substrates on which a first metal film is formed into a chamber of a batch type; 상기 챔버 내에서 상기 다수의 반도체 기판 상에 금속 산화물로 이루어지는 제1 유전막을 증착하는 단계;Depositing a first dielectric film of a metal oxide on the plurality of semiconductor substrates in the chamber; 누설 전류를 감소시키기 위하여 상기 챔버 내에서 상기 제1 유전막 상에 제2 유전막을 형성하는 단계;Forming a second dielectric film on said first dielectric film in said chamber to reduce leakage current; 상기 챔버 내에서 상기 제2 유전막 상에 상기 제1 유전막을 이루는 동일한 물질로 이루어진 제3 유전막을 형성하는 단계; 및Forming a third dielectric layer on the second dielectric layer, the third dielectric layer comprising the same material forming the first dielectric layer in the chamber; And 상기 제3 유전막 상에 제2 금속막을 형성하는 단계를 포함하는 커패시터 형성 방법.Forming a second metal film on the third dielectric film. 제10항에 있어서, 상기 제1 유전막 내지 제3 유전막은 원자층 증착 공정에 의해 형성되는 것을 특징으로 하는 커패시터 형성 방법.The method of claim 10, wherein the first to third dielectric layers are formed by an atomic layer deposition process.
KR1020050085082A 2005-09-13 2005-09-13 Method of forming a dielectric layer structure and method of forming a capacitor using the same KR20070030434A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050085082A KR20070030434A (en) 2005-09-13 2005-09-13 Method of forming a dielectric layer structure and method of forming a capacitor using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050085082A KR20070030434A (en) 2005-09-13 2005-09-13 Method of forming a dielectric layer structure and method of forming a capacitor using the same

Publications (1)

Publication Number Publication Date
KR20070030434A true KR20070030434A (en) 2007-03-16

Family

ID=43655089

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050085082A KR20070030434A (en) 2005-09-13 2005-09-13 Method of forming a dielectric layer structure and method of forming a capacitor using the same

Country Status (1)

Country Link
KR (1) KR20070030434A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190132139A (en) * 2018-05-18 2019-11-27 삼성전자주식회사 Integrated circuit device having dielectric layer, and method and apparatus for manufacturing same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190132139A (en) * 2018-05-18 2019-11-27 삼성전자주식회사 Integrated circuit device having dielectric layer, and method and apparatus for manufacturing same

Similar Documents

Publication Publication Date Title
KR100640654B1 (en) Method of forming zro2 thin film using plasma enhanced atomic layer deposition and method of manufacturing capacitor of semiconductor memory device having the thin film
US9627501B2 (en) Graded dielectric structures
US7772132B2 (en) Method for forming tetragonal zirconium oxide layer and method for fabricating capacitor having the same
US8737036B2 (en) Titanium based high-K dielectric films
US7888726B2 (en) Capacitor for semiconductor device
KR101599724B1 (en) Semiconductor device and fabficating method the sameof
US7825043B2 (en) Method for fabricating capacitor in semiconductor device
US7446053B2 (en) Capacitor with nano-composite dielectric layer and method for fabricating the same
US7459372B2 (en) Methods of manufacturing a thin film including hafnium titanium oxide and methods of manufacturing a semiconductor device including the same
US20080002330A1 (en) Method for forming a capacitor dielectric and method for manufacturing capacitor using the capacitor dielectric
KR20090038924A (en) Zirconium substituted barium titanate gate dielectrics
US7425761B2 (en) Method of manufacturing a dielectric film in a capacitor
KR100763123B1 (en) Method of manufacturing a Interlayer in Flash Memory Device
KR100518560B1 (en) Forming method for thin film using atomic layer deposition method
US20100164064A1 (en) Capacitor and Method for Manufacturing the Same
US20080135983A1 (en) Nanolaminate-structure dielectric film forming method
KR100716642B1 (en) Capacitor in dielectric and method for fabricating of the same
WO2012128960A1 (en) Electrode treatments for enhanced dram performance
KR20060072338A (en) Method for forming dielectric film and method for forming capacitor in semiconductor device using the same
KR20070030434A (en) Method of forming a dielectric layer structure and method of forming a capacitor using the same
KR100770276B1 (en) Method of forming mim capacitor in semiconductor device
KR20070106289A (en) Capacitor with yttrium titanium oxide and method of manufacturing the same
US20240088209A1 (en) Manufacturing method of capacitor structure
KR20080102626A (en) Capacitor and method for fabricating the same
KR20040064974A (en) Method of depositing an atomic layer and method of depositing a thin film layer using the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid