KR20070028715A - Semiconductor package and method of manufacturing the same - Google Patents

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임채훈
김민일
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Abstract

A semiconductor package and its manufacturing method are provided to restrain the warpage of the package and to embody easily a stack type semiconductor package with a POP(Package On Package) structure by mounting semiconductor chips on both surfaces of a board via an epoxy resin. A semiconductor package includes a board, a first semiconductor chip, a first insulating member, a second semiconductor chip, a second insulating member, and a conductive member. The board(10) includes first and second circuit patterns on first and second surfaces, respectively. The first semiconductor chip(20) is arranged on the first surface of the board and connected with the first circuit pattern. The first insulating member(30) is used for encapsulating the first semiconductor chip. The second semiconductor chip(40) is arranged on the second surface of the board and connected to the second circuit pattern. The second insulating member(50) is used for encapsulating the second semiconductor chip. The conductive member(60) is electrically connected with the first circuit pattern.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}Semiconductor package and manufacturing method therefor {SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}

도 1은 본 발명의 일실시예에 의한 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 2는 도 1에 도시된 반도체 패키지를 적층 한 적층형 패키지를 도시한 단면도이다.FIG. 2 is a cross-sectional view illustrating a stacked package in which the semiconductor package illustrated in FIG. 1 is stacked.

도 3 내지 도 10은 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들이다.3 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 POP(package on package) 구조에 적합한 반도체 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same. More specifically, the present invention relates to a semiconductor package suitable for a package on package (POP) structure and a manufacturing method thereof.

일반적으로, 반도체 제품(semiconductor device)은 실리콘 기판(silicon substrate) 상에 집적 회로(integrated circuit)를 갖는 반도체칩(semiconductor chip)을 제조하기 위한 반도체칩 제조 공정, 반도체칩을 전기적으로 검사하여 소팅(sorting)하기 위한 EDS(electrically die sorting) 공정 및 반도체칩을 보호하기 위한 패키지 공정에 의하여 제조된다.In general, a semiconductor device is a semiconductor chip manufacturing process for manufacturing a semiconductor chip having an integrated circuit on a silicon substrate, and electrically inspects and sorts the semiconductor chip. It is manufactured by an electrically die sorting (EDS) process for sorting) and a packaging process for protecting a semiconductor chip.

최근에는 반도체 제품의 집적도를 보다 향상시키기 위해, 칩 스케일 패키지(chip scale package, CSP), 적층 패키지(stacked package) 등이 개발된 바 있다.Recently, chip scale packages (CSPs), stacked packages, and the like have been developed to further improve the degree of integration of semiconductor products.

종래 적층 패키지는 적어도 2 개가 수직 적층된 싱글 반도체 패키지(single semiconductor package)를 포함한다. 각 싱글 반도체 패키지는 반도체칩 및 반도체칩이 실장 되는 기판을 포함한다. 따라서, 종래 적층 패키지는 기판 및 반도체칩이 교대로 배치된 형상을 갖고, 각 기판은 솔더볼(solder ball)에 의하여 전기적으로 접속된다.Conventional stacked packages include a single semiconductor package in which at least two are vertically stacked. Each single semiconductor package includes a semiconductor chip and a substrate on which the semiconductor chip is mounted. Therefore, the conventional laminated package has a shape in which a substrate and a semiconductor chip are alternately arranged, and each substrate is electrically connected by solder balls.

이와 같은 종래 적층 패키지의 반도체칩 및 기판은 서로 다른 열팽창률을 갖고, 이로 인해 적층 패키지에는 휨(warpage)이 발생된다. 또한, 종래 적층 패키지는 노출된 반도체칩 때문에 외부 충격에 의하여 쉽게 파손되는 등의 문제점을 갖는다.The semiconductor chip and the substrate of the conventional laminated package have different thermal expansion coefficients, which causes warpage in the laminated package. In addition, the conventional laminated package has a problem such as easily damaged by an external impact due to the exposed semiconductor chip.

본 발명의 실시예들은 휨 또는 반도체칩의 손상을 방지 및 POP(package on Package) 구조에 적합한 반도체 패키지를 제공한다.Embodiments of the present invention provide a semiconductor package suitable for preventing warpage or damage to a semiconductor chip and suitable for a package on package (POP) structure.

본 발명의 실시예들은 상기 반도체 패키지를 제조하기 위한 반도체 패키지의 제조 방법을 제공한다.Embodiments of the present invention provide a method of manufacturing a semiconductor package for manufacturing the semiconductor package.

본 발명의 하나의 목적을 구현하기 위하여 본 실시예에 의한 반도체 패키지는 기판, 제1 반도체칩, 제1 절연부재, 제2 반도체칩, 제2 절연부재 및 도전부재를 포함한다. 기판은 제1 면 및 상기 제1 면과 대향하는 제2 면상에 각각 형성된 제1 및 제2 회로패턴들을 갖고, 제1 반도체칩은 상기 제1 면에 배치되고 상기 제1 회로패턴에 연결되며, 제1 절연부재는 상기 제1 반도체칩을 봉지 한다. 제2 반도체칩은 제2 면에 배치되고 제2 회로패턴에 연결되며, 제2 절연부재는 제2 반도체칩을 봉지 하고, 도전부재는 제1 면상에 형성된 제1 회로패턴에 전기적으로 접속된다.In order to realize one object of the present invention, the semiconductor package according to the present embodiment includes a substrate, a first semiconductor chip, a first insulating member, a second semiconductor chip, a second insulating member, and a conductive member. The substrate has first and second circuit patterns formed on a first surface and a second surface opposite to the first surface, respectively, and a first semiconductor chip is disposed on the first surface and connected to the first circuit pattern. The first insulating member encapsulates the first semiconductor chip. The second semiconductor chip is disposed on the second surface and connected to the second circuit pattern, the second insulating member encapsulates the second semiconductor chip, and the conductive member is electrically connected to the first circuit pattern formed on the first surface.

본 발명의 다른 목적을 구현하기 위하여 본 실시예에 의한 반도체 패키지의 제조 방법은 기판 상에 제1 반도체칩을 배치하고, 제1 캐비티가 형성된 제1 금형 내부에서 제1 반도체칩들을 몰딩 하여 제1 몰드를 형성한다. 몰딩 중 제1 금형 내부에서 제1 반도체칩들을 검사하고, 복수개의 제1 반도체칩들 중 양품으로 판정된 제1 반도체칩들에 대응하는 제1 몰드에 선택적으로 마크를 형성한다. 마킹 된 제1 몰드에 대응하는 기판에 제2 반도체칩을 배치하고, 제1 몰드를 수납하는 제2 캐비티가 형성된 제2 금형 내부에서 제2 반도체칩들을 몰딩 한다.In accordance with another aspect of the present invention, there is provided a method of manufacturing a semiconductor package, in which a first semiconductor chip is disposed on a substrate, and the first semiconductor chips are molded in a first mold in which a first cavity is formed. Form a mold. The first semiconductor chips are inspected inside the first mold during molding, and a mark is selectively formed on the first mold corresponding to the first semiconductor chips determined as good among the plurality of first semiconductor chips. A second semiconductor chip is disposed on a substrate corresponding to the marked first mold, and the second semiconductor chips are molded in a second mold having a second cavity accommodating the first mold.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

반도체 패키지Semiconductor package

도 1은 본 발명의 일실시예에 의한 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 반도체 패키지(semiconductor package;100)는 기판(substrate;10), 제1 반도체칩(first semiconductor chip;20), 제1 절연부재(first insulation member;30), 제2 반도체칩(second semiconductor chip;40), 제2 절연부 재(second insulation member;50) 및 도전부재(conductive member;50)를 포함한다.Referring to FIG. 1, a semiconductor package 100 includes a substrate 10, a first semiconductor chip 20, a first insulation member 30, and a second semiconductor chip. a second semiconductor chip 40, a second insulation member 50, and a conductive member 50.

기판(10)은, 제1 면(first face;11) 및 제1 면(11)과 대향하는 제2 면(second face;12)을 갖는 플레이트 형상을 갖는다. 본 실시예에서, 기판(10)은, 예를 들어, 얇은 두께를 갖는 인쇄회로기판(printed circuit board, PCB)일 수 있다.The substrate 10 has a plate shape having a first face 11 and a second face 12 opposite to the first face 11. In this embodiment, the substrate 10 may be, for example, a printed circuit board (PCB) having a thin thickness.

기판(10)의 제1 면(11)에는 제1 회로패턴(first circuit pattern;11a)들이 형성되고, 제2 면(12)에는 제2 회로패턴(second circuit pattern;12a)들이 형성된다.First circuit patterns 11a are formed on the first surface 11 of the substrate 10, and second circuit patterns 12a are formed on the second surface 12.

제1 반도체칩(20)은 기판(10)의 제1 면(11) 상에 배치된다. 제1 반도체칩(20)은 제1 접착부재(first adhesive member;14)를 사용하여 제1 면(11) 상에 접착된다. 제1 면(11) 상에 접착된 제1 반도체칩(20)은 외부로부터 신호를 입력받거나 처리된 신호를 외부로 출력하기 위한 복수개의 제1 본딩 패드(first bonding pad;22)들을 포함한다.The first semiconductor chip 20 is disposed on the first surface 11 of the substrate 10. The first semiconductor chip 20 is adhered on the first surface 11 using a first adhesive member 14. The first semiconductor chip 20 bonded on the first surface 11 includes a plurality of first bonding pads 22 for receiving a signal from the outside or outputting a processed signal to the outside.

제1 본딩 패드(22)들은 제1 도전성 와이어(first conductive wire;24)를 이용해 제1 회로패턴(11a)들에 전기적으로 연결된다.The first bonding pads 22 are electrically connected to the first circuit patterns 11a by using a first conductive wire 24.

제1 절연부재(30)는 제1 반도체칩(20) 및 제1 도전성 와이어(24)를 외부에 대하여 절연하고, 제1 반도체칩(20) 및 제1 도전성 와이어(24)가 외부 충격에 의하여 손상되는 것을 방지한다. 본 실시예에서, 제1 절연부재(30)는, 에폭시 수지(epoxy resin)와 같은 합성 수지를 포함한다.The first insulating member 30 insulates the first semiconductor chip 20 and the first conductive wire 24 from the outside, and the first semiconductor chip 20 and the first conductive wire 24 are caused by an external impact. To prevent damage. In the present embodiment, the first insulating member 30 includes a synthetic resin such as an epoxy resin.

한편, 기판(10)은 지정된 온도에서 제1 열팽창률을 갖고, 제1 절연부재는 상기 지정된 온도에서 제2 열팽창률을 갖고, 기판(10)의 제1 면(11) 상에 형성된 제1 반도체칩(20)은 상기 지정된 온도에서 제3 열팽창률을 갖는다. 본 실시예에서, 기판(10)의 제1 열팽창률 및 제1 절연부재(30)의 제2 열팽창률은 제1 반도체칩(20)의 제3 열팽창률보다 크다. 따라서, 기판(10)의 제1 면(11) 상에 제1 반도체칩(20) 및 제1 절연부재(30)를 배치할 경우, 반도체 패키지(100)에는 휨(warpage)이 발생된다.On the other hand, the substrate 10 has a first coefficient of thermal expansion at a specified temperature, the first insulating member has a second coefficient of thermal expansion at the specified temperature, and a first semiconductor formed on the first surface 11 of the substrate 10. The chip 20 has a third coefficient of thermal expansion at the specified temperature. In the present embodiment, the first thermal expansion rate of the substrate 10 and the second thermal expansion rate of the first insulating member 30 are greater than the third thermal expansion rate of the first semiconductor chip 20. Therefore, when the first semiconductor chip 20 and the first insulating member 30 are disposed on the first surface 11 of the substrate 10, warpage occurs in the semiconductor package 100.

반도체 패키지(100)의 집적도를 향상 및 휨을 방지하기 위해, 기판(10)의 제2 면(12)상에는 제2 반도체칩(40) 및 제2 절연부재(second insulation member;50)가 배치된다.In order to improve the degree of integration of the semiconductor package 100 and to prevent warpage, a second semiconductor chip 40 and a second insulation member 50 are disposed on the second surface 12 of the substrate 10.

제2 반도체칩(40)은 기판(10)의 제2 면(12) 상에 배치된다. 본 실시예에서, 제2 반도체칩(40)은 제1 반도체칩(20)과 대응하는 위치에 배치된다. 제2 반도체칩(40)은 제2 접착부재(second adhesive member;24)를 사용하여 제2 면(12) 상에 접착된다. 제2 면(12) 상에 접착된 제2 반도체칩(40)은 외부로부터 신호를 입력받거나 처리된 신호를 외부로 출력하기 위한 복수개의 제2 본딩 패드(second bonding pad;42)들을 포함한다.The second semiconductor chip 40 is disposed on the second surface 12 of the substrate 10. In the present embodiment, the second semiconductor chip 40 is disposed at a position corresponding to the first semiconductor chip 20. The second semiconductor chip 40 is adhered on the second surface 12 using a second adhesive member 24. The second semiconductor chip 40 adhered to the second surface 12 includes a plurality of second bonding pads 42 for receiving a signal from the outside or outputting the processed signal to the outside.

제2 본딩 패드(42)들은 제2 도전성 와이어(second conductive wire;44)를 이용해 제2 회로패턴(12a)들에 전기적으로 연결된다.The second bonding pads 42 are electrically connected to the second circuit patterns 12a using a second conductive wire 44.

제2 절연부재(50)는 제2 반도체칩(50) 및 제2 도전성 와이어(44)를 외부에 대하여 절연하고, 제2 반도체칩(40) 및 제2 도전성 와이어(44)가 외부 충격에 의하여 손상되는 것을 방지한다. 본 실시예에서, 제2 절연부재(50)는 에폭시 수지와 같은 합성 수지를 포함한다.The second insulating member 50 insulates the second semiconductor chip 50 and the second conductive wire 44 from the outside, and the second semiconductor chip 40 and the second conductive wire 44 are caused by an external impact. To prevent damage. In the present embodiment, the second insulating member 50 includes a synthetic resin such as an epoxy resin.

제1 반도체칩(20) 또는 제2 반도체칩(40)으로 신호를 인가 또는 제1 반도체칩(20) 또는 제2 반도체칩(40)으로부터 처리된 신호를 출력하기 위해, 제1 회로패턴(11a) 및/또는 제2 회로패턴(12a)에는 도전부재(60)가 배치될 수 있다.In order to apply a signal to the first semiconductor chip 20 or the second semiconductor chip 40 or to output a signal processed from the first semiconductor chip 20 or the second semiconductor chip 40, the first circuit pattern 11a. ) And / or the conductive member 60 may be disposed on the second circuit pattern 12a.

본 실시예에서, 도전부재(60)는, 예를 들어, 구 형상을 갖는 솔더볼(solder ball)이고, 도전부재(60)는, 예를 들어, 제2 회로패턴(12a) 상에 배치된다.In the present embodiment, the conductive member 60 is, for example, a solder ball having a spherical shape, and the conductive member 60 is disposed, for example, on the second circuit pattern 12a.

도 2는 도 1에 도시된 반도체 패키지를 적층 한 적층형 패키지를 도시한 단면도이다. 도 2에 도시된 반도체 패키지(100)는 앞서 도 1에서 설명된 반도체 패키지와 동일한 구성을 갖는 바, 동일한 구성을 갖는 구성요소에 대한 중복된 설명은 생략하기로 한다.FIG. 2 is a cross-sectional view illustrating a stacked package in which the semiconductor package illustrated in FIG. 1 is stacked. Since the semiconductor package 100 illustrated in FIG. 2 has the same configuration as the semiconductor package described above with reference to FIG. 1, duplicate descriptions of components having the same configuration will be omitted.

도 2를 참조하면, 기판(100)의 제1 면(11a) 및 제2 면(12a)에 각각 배치된 제1 반도체칩(20) 및 제2 반도체칩(40)을 갖는 반도체 패키지(100)는 적어도 2 개 이상이 적층 될 수 있다. 이때, 하부에 배치된 반도체 패키지 및 상부에 배치된 반도체 패키지는 상호 전기적으로 연결된다.Referring to FIG. 2, a semiconductor package 100 having a first semiconductor chip 20 and a second semiconductor chip 40 disposed on the first and second surfaces 11a and 12a of the substrate 100, respectively. At least two or more may be laminated. In this case, the semiconductor package disposed below and the semiconductor package disposed above are electrically connected to each other.

반도체 패키지의 제조 방법Manufacturing method of semiconductor package

도 3 내지 도 10은 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들이다.3 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 3을 참조하면, 반도체 패키지를 제조하기 위해서, 기판(10)이 마련된다. 본 실시예에서 기판(10)은, 예를 들어, 제1 면(11) 및 제1 면(11)과 대향하는 제2 면(12)을 갖는 인쇄회로기판이다. 기판(10)의 제1 면(11)에는 제1 회로패턴(11a)들 이 형성되고, 기판(10)의 제2 면(12)에는 제2 회로패턴(12a)들이 형성된다. 본 실시예에서, 제1 회로패턴(11a) 및 제2 회로패턴(12a)은 전기적으로 연결되고, 제1 및 제2 회로패턴(11a, 12a)들은 제1 반도체칩(20)과 전기적으로 연결된다.Referring to FIG. 3, a substrate 10 is provided to manufacture a semiconductor package. In this embodiment, the substrate 10 is, for example, a printed circuit board having a first surface 11 and a second surface 12 opposite to the first surface 11. First circuit patterns 11a are formed on the first surface 11 of the substrate 10, and second circuit patterns 12a are formed on the second surface 12 of the substrate 10. In the present embodiment, the first circuit pattern 11a and the second circuit pattern 12a are electrically connected, and the first and second circuit patterns 11a and 12a are electrically connected to the first semiconductor chip 20. do.

또한, 기판(10)의 제1 면(11)상에는 제1 접착부재(14)들이 부착되고, 기판(10)의 제2 면(12)상에는 제2 접착부재(24)들이 부착된다. In addition, the first adhesive members 14 are attached to the first surface 11 of the substrate 10, and the second adhesive members 24 are attached to the second surface 12 of the substrate 10.

기판(10)의 제1 면(11)상에 부착된 각 제1 접착부재(14)에는 본딩 패드(22)가 형성된 제1 반도체칩(20)이 다이 어탯치 된다.Each first adhesive member 14 attached to the first surface 11 of the substrate 10 is die attached to the first semiconductor chip 20 having the bonding pads 22 formed thereon.

도 4는 도 3에 도시된 본딩 패드 및 제1 회로패턴을 전기적으로 연결하는 도전성 와이어를 도시한 단면도이다.FIG. 4 is a cross-sectional view illustrating a conductive wire electrically connecting the bonding pad and the first circuit pattern shown in FIG. 3.

도 4를 참조하면, 기판(10)의 제1 면(11)상에 배치된 제1 반도체칩(20)의 본딩 패드(22) 및 제1 회로패턴(11a)은 제1 도전성 와이어(24)들에 의하여 와이어 본딩 된다.Referring to FIG. 4, the bonding pad 22 and the first circuit pattern 11a of the first semiconductor chip 20 disposed on the first surface 11 of the substrate 10 may include the first conductive wire 24. By wire bonding.

도 5는 도 4에 도시된 제1 반도체칩 및 제1 도전성 와이어를 봉지(encapsulation) 하기 위한 금형을 도시한 단면도이다.FIG. 5 is a cross-sectional view illustrating a mold for encapsulation of the first semiconductor chip and the first conductive wire shown in FIG. 4.

도 5를 참조하면, 제1 반도체칩(20)들 및 제1 도전성 와이어(24)들이 형성된 기판(10)은 몰딩 설비의 금형(200)의 내부에 배치된다. 금형(200)은 상부 금형(210) 및 상부 금형(210)에 어셈블리 된 하부 금형(220)을 포함한다.Referring to FIG. 5, the substrate 10 on which the first semiconductor chips 20 and the first conductive wires 24 are formed is disposed in the mold 200 of the molding facility. The mold 200 includes an upper mold 210 and a lower mold 220 assembled to the upper mold 210.

상부 금형(210)은 각 제1 반도체칩(20)에 대응하는 제1 캐비티(212)들을 포함하고, 제1 캐비티(212)는 합성수지 유입구(212a)를 갖는다. The upper mold 210 includes first cavities 212 corresponding to each first semiconductor chip 20, and the first cavity 212 has a synthetic resin inlet 212a.

하부 금형(220)은 상부 금형(210)과 결합되며, 하부 금형(220)은 금형(200) 내에 배치된 기판(10) 상에 배치된 제1 반도체칩(20)을 검사하기 위한 검사 유닛(230)을 포함한다.The lower mold 220 is coupled to the upper mold 210, and the lower mold 220 is an inspection unit for inspecting the first semiconductor chip 20 disposed on the substrate 10 disposed in the mold 200. 230).

검사 유닛(230)은 제2 회로패턴(12a)과 전기적으로 접촉하는 복수개의 프로브(prove; 232) 및 프로브(232)를 제2 회로패턴(12a)에 전기적으로 접촉시키는 업-다운 유닛(234)을 포함한다.The inspection unit 230 includes a plurality of probes 232, which are in electrical contact with the second circuit pattern 12a, and an up-down unit 234, which electrically contacts the probes 232 with the second circuit pattern 12a. ).

하부 금형(220)에 제1 반도체칩(20)이 배치된 기판(10)이 배치된 후, 하부 금형(220)에는 상부 금형(210)에 결합된다.After the substrate 10 on which the first semiconductor chip 20 is disposed is disposed on the lower mold 220, the lower mold 220 is coupled to the upper mold 210.

다음으로, 상부 금형(210)에 형성된 합성수지 유입구(212a)를 통해 제1 캐비티(212)로는 에폭시 수지와 같은 합성수지가 제공되어, 제1 반도체칩(20) 및 제1 도전성 와이어(24)는 제1 절연부재(30)에 의하여 절연된다.Next, a synthetic resin, such as an epoxy resin, is provided to the first cavity 212 through the synthetic resin inlet 212a formed in the upper mold 210, so that the first semiconductor chip 20 and the first conductive wire 24 are made of a first resin. 1 is insulated by the insulating member (30).

한편, 에폭시 수지가 제1 캐비티(212)로 제공되는 동안 하부 금형(220)의 검사 유닛(230)의 업-다운 유닛(234)은 프로브(232)를 상승시켜 프로브(232) 및 제2 회로패턴(12a)을 전기적으로 접속시켜 제1 반도체칩(20)들의 특성을 각각 테스트한다.Meanwhile, while the epoxy resin is provided to the first cavity 212, the up-down unit 234 of the inspection unit 230 of the lower mold 220 raises the probe 232 to raise the probe 232 and the second circuit. The patterns 12a are electrically connected to each other to test the characteristics of the first semiconductor chips 20.

상부 금형(210)의 제1 캐비티(212)에 에폭시 수지가 완전히 채워지고, 에폭시 수지가 경화된 후, 기판(10)은 금형(200)으로부터 배출된다.After the epoxy resin is completely filled in the first cavity 212 of the upper mold 210 and the epoxy resin is cured, the substrate 10 is discharged from the mold 200.

한편, 검사 유닛(230)에 의하여 제1 반도체칩(20)의 특성은 판별되고, 이 결과 양호한 특성을 갖는 제1 반도체칩(20)에 대한 데이터는 기록 장치(미도시) 등에 저장된다.On the other hand, the characteristics of the first semiconductor chip 20 are determined by the inspection unit 230, and as a result, data for the first semiconductor chip 20 having good characteristics is stored in a recording apparatus (not shown) or the like.

도 6은 도 5에 도시된 제1 절연부재 상에 레이저빔을 이용하여 마킹을 수행 하는 것을 도시한 단면도이다.FIG. 6 is a cross-sectional view illustrating marking using a laser beam on the first insulating member illustrated in FIG. 5.

도 6을 참조하면, 기록 장치에 저장된 데이터를 기초로 하여 양품 제1 반도체칩(20)이 포함된 제1 절연부재(30)에만 레이저 빔 발생 유닛(34)으로부터 발생된 레이저빔(35)을 이용하여 마크(mark, 미도시)가 형성된다. 마크는 제1 반도체칩(20)의 다양한 정보를 포함한다.Referring to FIG. 6, the laser beam 35 generated from the laser beam generation unit 34 is applied only to the first insulating member 30 including the good first semiconductor chip 20 based on the data stored in the recording apparatus. A mark is formed using the same. The mark includes various information of the first semiconductor chip 20.

도 7은 도 6에 도시된 기판의 제2 면에 제2 반도체칩을 부착한 것을 도시한 단면도이다.FIG. 7 is a cross-sectional view of a second semiconductor chip attached to a second surface of the substrate illustrated in FIG. 6.

도 7을 참조하면, 영상처리장치(미도시)에 포함된 이미지 촬상 장치(미도시)는 제1 절연부재(30)의 표면을 촬상 하여 마크가 형성된 제1 절연부재(30)를 선별하고, 마크가 형성된 제1 절연부재(30)와 대응하는 기판(10)의 제2 면(12)상에 제2 본딩 패드(42)를 갖는 제2 반도체칩(40)을 제2 접착부재(24)상에 다이 어탯치 한다. 이때, 마크가 형성되지 않은 제1 절연부재(30)에 대응하는 기판(10)의 제2 면(12)상에는 제2 반도체칩(40)이 다이 어탯치 되지 않는다.Referring to FIG. 7, an image pickup device (not shown) included in an image processing apparatus (not shown) may pick up the surface of the first insulating member 30 to select the first insulating member 30 having a mark. The second adhesive member 24 may include a second semiconductor chip 40 having a second bonding pad 42 on the second surface 12 of the substrate 10 corresponding to the first insulating member 30 having the mark formed thereon. Die attach on the top. At this time, the second semiconductor chip 40 is not die attached on the second surface 12 of the substrate 10 corresponding to the first insulating member 30 on which the mark is not formed.

도 8은 도 7에 도시된 제2 반도체칩 및 제2 회로패턴을 연결하는 제2 도전성 와이어를 도시한 단면도이다.FIG. 8 is a cross-sectional view illustrating a second conductive wire connecting the second semiconductor chip and the second circuit pattern shown in FIG. 7.

기판(10)의 제2 면(12)에 제2 반도체칩(40)이 다이 어탯치 된 후, 제2 반도체칩(40)의 제2 본딩 패드(42) 및 제2 회로패턴(12a)은 제2 도전성 와이어(44)에 의하여 와이어 본딩 된다.After the second semiconductor chip 40 is die attached to the second surface 12 of the substrate 10, the second bonding pad 42 and the second circuit pattern 12a of the second semiconductor chip 40 may be The wire is bonded by the second conductive wire 44.

도 9는 도 8에 도시된 제2 반도체칩 및 제2 도전성 와이어를 봉지 하는 금형을 도시한 단면도이다.FIG. 9 is a cross-sectional view illustrating a mold encapsulating the second semiconductor chip and the second conductive wire shown in FIG. 8.

도 9를 참조하면, 제2 반도체칩(40)들 및 제2 도전성 와이어(44)들이 형성된 기판(10)은 몰딩 설비의 금형(300)의 내부에 배치된다.Referring to FIG. 9, the substrate 10 on which the second semiconductor chips 40 and the second conductive wires 44 are formed is disposed in the mold 300 of the molding facility.

금형(300)은 상부 금형(310) 및 상부 금형(310)에 어셈블리 된 하부 금형(320)을 포함한다.The mold 300 includes an upper mold 310 and a lower mold 320 assembled to the upper mold 310.

상부 금형(310)은 각 제1 절연부재(30)를 수납하는 제3 캐비티(312)들을 포함한다. The upper mold 310 includes third cavities 312 for receiving each first insulating member 30.

하부 금형(320)은 상부 금형(310)과 결합되며, 하부 금형(320)은 금형(300) 내에 배치된 기판(10) 상에 배치된 제2 반도체칩(40) 및 제2 도전성 와이어(44)를 수납하는 제4 캐비티(324)를 포함한다. 하부 금형(320)은 제4 캐비티(324)와 연결된 합성수지 유입구(312a)를 포함한다.The lower mold 320 is coupled to the upper mold 310, and the lower mold 320 is the second semiconductor chip 40 and the second conductive wire 44 disposed on the substrate 10 disposed in the mold 300. ) And a fourth cavity 324 for receiving (). The lower mold 320 includes a synthetic resin inlet 312a connected to the fourth cavity 324.

하부 금형(320)에 제2 반도체칩(40) 및 제2 도전성 와이어(44)가 형성된 기판(10)이 배치된 후, 하부 금형(320)에는 상부 금형(310)에 결합된다.After the substrate 10 on which the second semiconductor chip 40 and the second conductive wire 44 are formed is disposed on the lower mold 320, the lower mold 320 is coupled to the upper mold 310.

다음으로, 하부 금형(320)에 형성된 합성수지 유입구(312a)를 통해 제4 캐비티(324)로는 에폭시 수지와 같은 합성수지가 제공되어, 제2 반도체칩(40) 및 제2 도전성 와이어(44)는 제2 절연부재(50)에 의하여 절연된다.Next, a synthetic resin such as an epoxy resin is provided to the fourth cavity 324 through the synthetic resin inlet 312a formed in the lower mold 320, so that the second semiconductor chip 40 and the second conductive wire 44 are made of 2 is insulated by the insulating member (50).

하부 금형(320)의 제4 캐비티(324)에 에폭시 수지가 완전히 채워지고, 에폭시 수지가 경화된 후, 기판(10)은 금형(200)으로부터 배출된다.After the epoxy resin is completely filled in the fourth cavity 324 of the lower mold 320 and the epoxy resin is cured, the substrate 10 is discharged from the mold 200.

도 10은 도 9에 도시된 기판의 제2 회로패턴에 도전부재를 배치 및 반도체 패키지를 개별화하는 것을 도시한 단면도이다.FIG. 10 is a cross-sectional view illustrating disposing a conductive member and individualizing a semiconductor package in a second circuit pattern of the substrate illustrated in FIG. 9.

도 10을 참조하면, 금형(200)으로부터 배출된 기판(10)의 제1 회로패턴(11a) 또는 제2 회로패턴(12a) 중 하나에는 구 형상을 갖는 도전부재(60)가 배치된다. 도전부재(60)는, 예를 들어, 솔더를 포함하는 솔더볼(solder ball)이다.Referring to FIG. 10, a conductive member 60 having a spherical shape is disposed on one of the first circuit pattern 11a or the second circuit pattern 12a of the substrate 10 discharged from the mold 200. The conductive member 60 is, for example, a solder ball containing solder.

제2 회로패턴(12a)에 도전부재(60)가 배치된 후, 복수개의 반도체 패키지들이 형성된 기판(10)은 절단되어 개별화되고, 양품 반도체 패키지는 불량 반도체 패키지에 대하여 분류(sorting)된다.After the conductive member 60 is disposed on the second circuit pattern 12a, the substrate 10 on which the plurality of semiconductor packages are formed is cut and individualized, and the good semiconductor package is sorted for the defective semiconductor package.

이상에서 상세하게 설명한 바에 의하면, 기판의 양쪽 면에 반도체칩을 실장 및 각 반도체칩을 에폭시 수지 등에 의하여 실장 함으로써 반도체 패키지의 휨(warpage)을 방지 및 POP(package on package) 구조를 갖는 적층형 반도체 패키지를 보다 쉽게 구현할 수 있는 효과를 갖는다.As described in detail above, a multilayer semiconductor package having a semiconductor package mounted on both sides of the substrate and each semiconductor chip mounted with an epoxy resin or the like to prevent warpage of the semiconductor package and to have a package on package (POP) structure. It has an effect that can be implemented more easily.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to a preferred embodiment of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the invention described in the claims to be described later It will be understood that various modifications and variations can be made in the present invention without departing from the scope of the present invention.

Claims (10)

제1 면 및 상기 제1 면과 대향하는 제2 면상에 각각 형성된 제1 및 제2 회로패턴들을 갖는 기판;A substrate having first and second circuit patterns formed on a first surface and a second surface facing the first surface, respectively; 상기 제1 면에 배치되고 상기 제1 회로패턴에 연결된 제1 반도체칩;A first semiconductor chip disposed on the first surface and connected to the first circuit pattern; 상기 제1 반도체칩을 봉지 하는 제1 절연부재;A first insulating member encapsulating the first semiconductor chip; 상기 제2 면에 배치되고 상기 제2 회로패턴에 연결된 제2 반도체칩;A second semiconductor chip disposed on the second surface and connected to the second circuit pattern; 상기 제2 반도체칩을 봉지 하는 제2 절연부재; 및A second insulating member encapsulating the second semiconductor chip; And 상기 제1 회로패턴 상에 전기적으로 접속된 도전부재를 포함하는 반도체 패키지.And a conductive member electrically connected to the first circuit pattern. 제 1 항에 있어서, 상기 제1 반도체칩 및 상기 제1 회로패턴을 전기적으로 연결하는 제1 도전성 와이어 및 상기 제2 반도체칩 및 상기 제2 회로패턴을 전기적으로 연결하는 제2 도전성 와이어를 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor device of claim 1, further comprising: a first conductive wire electrically connecting the first semiconductor chip and the first circuit pattern, and a second conductive wire electrically connecting the second semiconductor chip and the second circuit pattern. A semiconductor package, characterized in that. 기판 상에 제1 반도체칩을 배치하는 단계;Disposing a first semiconductor chip on a substrate; 제1 캐비티가 형성된 제1 금형 내부에서 상기 제1 반도체칩들을 몰딩 하여 제1 몰드를 형성하는 단계;Forming a first mold by molding the first semiconductor chips in a first mold in which a first cavity is formed; 몰딩 도중 상기 제1 금형 내부에서 상기 제1 반도체칩들을 검사하는 단계;Inspecting the first semiconductor chips inside the first mold during molding; 상기 제1 반도체칩들 중 양품으로 판정된 제1 반도체칩들에 대응하는 상기 제1 몰드에 선택적으로 마크를 형성하는 단계;Selectively forming a mark on the first mold corresponding to the first semiconductor chips determined as good ones of the first semiconductor chips; 마킹 된 상기 제1 몰드에 대응하는 상기 기판에 제2 반도체칩을 배치하는 단계; 및Disposing a second semiconductor chip on the substrate corresponding to the marked first mold; And 상기 제1 몰드를 수납하는 제2 캐비티가 형성된 제2 금형 내부에서 상기 제2 반도체칩들을 몰딩 하여 제2 몰드를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.And forming the second mold by molding the second semiconductor chips in a second mold having a second cavity accommodating the first mold. 제3항에 있어서, 상기 제1 반도체칩을 몰딩 하는 단계 이전에, 상기 제1 반도체칩 및 상기 기판은 제1 도전성 와이어에 의하여 와이어 본딩 되는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 3, wherein before the molding of the first semiconductor chip, the first semiconductor chip and the substrate are wire bonded by a first conductive wire. 제3항에 있어서, 상기 제2 반도체칩을 몰딩 하는 단계 이전에, 상기 제2 반도체칩 및 상기 기판은 제2 도전성 와이어에 의하여 와이어 본딩 되는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 3, wherein before the molding of the second semiconductor chip, the second semiconductor chip and the substrate are wire bonded by a second conductive wire. 제3항에 있어서, 상기 제1 반도체칩들을 검사하는 단계는 테스트 신호가 인가된 프로브를 상기 기판의 신호 패턴에 접촉하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 3, wherein the inspecting of the first semiconductor chips comprises contacting a probe to which a test signal is applied to a signal pattern of the substrate. 제3항에 있어서, 상기 제2 반도체칩을 배치하는 단계는 복수개의 제1 몰딩들에 형성된 상기 마크를 식별하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 3, wherein the disposing of the second semiconductor chip comprises identifying the mark formed on the plurality of first moldings. 제7항에 있어서, 상기 제1 몰딩에 형성된 상기 마크는 이미지 촬상 유닛을 포함하는 이미지 처리 유닛에 의하여 식별되는 것을 특징으로 하는 반도체 패키지의 제조 방법.8. The method of claim 7, wherein the mark formed on the first molding is identified by an image processing unit including an image pickup unit. 제3항에 있어서, 상기 제2 금형은 상기 제1 몰딩을 수납하는 수납홈을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 3, wherein the second mold includes a receiving groove accommodating the first molding. 제3항에 있어서, 제2 반도체칩을 몰딩 한 후, 상기 기판에는 상기 제1 및 제2 반도체칩과 전기적으로 연결되는 솔더볼이 배치되는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 3, wherein after molding the second semiconductor chip, solder balls are electrically connected to the first and second semiconductor chips.
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