KR20070014843A - Electron emission device and fabricating method of the same - Google Patents

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Abstract

An electron emission device and a fabricating method of the same are provided to improve an adhesive characteristic between layers by adjusting a thermal expansion coefficient of an adhesive layer formed between a gate insulating layer and a gate electrode. A cathode electrode(21) having a predetermined shape is formed on a substrate(20). A gate insulating layer(22) is formed on the cathode electrode and includes a hole for exposing a part of the cathode electrode. An adhesive layer(23) is formed on the gate insulating layer. A gate electrode(24) is formed on the adhesive layer. The adhesive layer is formed of a material having an intermediate thermal expansion coefficient between the thermal expansion coefficient of the gate insulating layer and the thermal expansion coefficient of the gate electrode.

Description

전자 방출소자 및 그 제조 방법{Electron emission device and fabricating method of the same}Electron emission device and fabrication method thereof {Electron emission device and fabricating method of the same}

도 1은 종래의 전자 방출 소자의 일례를 나타낸 도이다. 1 is a view showing an example of a conventional electron emitting device.

도 2는 본 발명에 따른 전자 방출 소자의 제 1 실시예를 나타낸 도이다. 2 is a view showing a first embodiment of an electron emitting device according to the present invention.

도 3은 본 발명에 따른 전자 방출 소자의 제 2 실시예를 나타낸 도이다. 3 is a view showing a second embodiment of an electron emitting device according to the present invention.

*** 도면의 주요 부호에 대한 설명 ****** Description of the main symbols in the drawings ***

20,30: 기판 23,33,36: 접합층20,30 substrate 23,33,36 bonding layer

21,31: 캐소드 전극 24,34,37: 게이트 전극21,31 cathode electrode 24,34,37 gate electrode

22,32,35: 게이트 절연막22,32,35: gate insulating film

본 발명은 전자 방출소자 및 그 제조 방법에 관한 것으로 더욱 상세하게는 게이트 절연층과 게이트 전극 사이에 게이트 절연층 및 게이트 전극 각각에 해당하 는 열팽창 계수 사이의 중간값을 갖는 물질로 접합층을 형성하여 게이트 절연층과 게이트 전극의 접합특성을 향상시킬 수 있는 전자 방출소자 및 그 제조 방법에 관한 것이다. The present invention relates to an electron emitting device and a method of manufacturing the same. More particularly, the junction layer is formed of a material having a median value between the gate insulating layer and the thermal expansion coefficient corresponding to each of the gate electrodes between the gate insulating layer and the gate electrode. The present invention relates to an electron emitting device and a method of manufacturing the same, which can improve the bonding property of a gate insulating layer and a gate electrode.

최근 액정 표시소자(Liquid Crystal Display; LCD), 플라즈마 표시 패널(Plasma Display Panel; PDP), 전계 발광 표시소자(Electro luminescent Display; ELD), 전자 방출 표시소자(Electron Emission Display; EED) 등의 평판 디스플레이가 활발히 연구 개발되고 있다. 이 중에서 전자 방출 표시소자는, 전자 방출소자를 구비하여 전자를 방출하는 전자방출 영역과 방출된 전자를 형광층에 충돌시켜 발광시키기 위한 화상 표현 영역을 구비하여 구성된다. 특히, 탄소나노튜브를 이용하는 전자 방출 표시소자는 고화질, 고해상도, 광시야각 등의 우수한 화상 특성을 갖는 음극선관(Cathode Ray Tube, CRT)과 경량, 박형, 저소비전력 등을 특징으로 하는 평판 디스플레이의 장점만을 결합한 이상적인 표시 장치이다. 일반적으로, 전자 방출소자(Electron Emission Device)는 전자원으로 열음극을 이용하는 방식과 냉음극을 이용하는 방식이 있다. 냉음극을 이용하는 방식의 전자 방출소자로는 FEA(Field Emitter Array)형, SCE(Surface Conduction Emitter)형, MIM(Metal-Insulator-Metal)형 및 MIS(Metal-Insulator-Semiconductor)형, BSE(Ballistic electron Surface Emitting)형 등이 알려져 있다.Recently, a flat panel display such as a liquid crystal display (LCD), a plasma display panel (PDP), an electroluminescent display (ELD), an electron emission display (EED), or the like Is actively being researched and developed. Among these, the electron emission display device includes an electron emission area that includes an electron emission device and emits an electron, and an image expression area that emits emitted electrons by colliding with a fluorescent layer to emit light. In particular, an electron emission display device using carbon nanotubes has advantages of a cathode ray tube (CRT) having excellent image characteristics such as high definition, high resolution, and a wide viewing angle, and a flat panel display characterized by light weight, thinness, and low power consumption. It is an ideal display device that combines bays. In general, an electron emission device has a method using a hot cathode and a cold cathode as an electron source. The electron-emitting devices using the cold cathode are Field Emitter Array (FEA), Surface Conduction Emitter (SCE), Metal-Insulator-Metal (MIM), Metal-Insulator-Semiconductor (MIS), and BSE (Ballistic). electron surface emitting) and the like are known.

FEA 형 전자 방출소자는 일 함수(Work Function)가 낮거나 β 함수가 높은 물질을 전자 방출원으로 사용하여 진공 중에서 전계차에 의하여 전자가 방출되는 원리를 이용한 것으로 선단이 뾰족한 팁 구조물이나 탄소계 물질 또는 나노물질을 전자 방출원을 적용한 소자가 개발되고 있다.The FEA type electron emitting device uses a low work function or high β function as an electron emission source and uses the principle that electrons are emitted by an electric field difference in vacuum. In addition, devices using electron emission sources for nanomaterials have been developed.

SCE 형 전자 방출소자는 기판 상에 서로 마주보며 배치된 2개의 전극 사이에 도전 박막을 제공하고 상기 도전 박막에 미세 균열을 제공함으로써 전자 방출부를 형성한 소자이다. 상기 소자는 전극에 전압을 인가하여 도전 박막 표면으로 전류를 흘려 상기 미세 갭인 전자 방출부로부터 전자가 방출되는 원리를 이용한다.The SCE type electron emission device is a device in which an electron emission part is formed by providing a conductive thin film between two electrodes disposed to face each other on a substrate and providing a micro crack in the conductive thin film. The device utilizes a principle that electrons are emitted from the electron emission portion, which is the fine gap, by applying a voltage to an electrode to flow a current to the surface of the conductive thin film.

MIM 형과 MIS형 전자 방출소자는 각각 금속-유전층-금속(MIM)과 금속-유전층-반도체(MIS) 구조로 이루어진 전자 방출부를 형성하고, 유전층을 사이에 두고 위치하는 두 금속 또는 금속과 반도체 사이에 전압을 인가할 때 높은 전자 전위를 갖는 금속 또는 반도체로부터 낮은 전자 전위를 갖는 금속쪽으로 전자가 이동 및 가속되면서 방출되는 원리를 이용한 소자이다.The MIM and MIS type electron emission devices each form an electron emission portion composed of a metal-dielectric layer-metal (MIM) and a metal-dielectric layer-semiconductor (MIS) structure, and are disposed between two metals or metals and semiconductors having a dielectric layer interposed therebetween. When a voltage is applied to the device, a device using the principle of emitting electrons while moving and accelerating from a metal having a high electron potential or a metal having a low electron potential toward the metal.

BSE 형 전자 방출소자는 반도체의 사이즈를 반도체 중의 전자의 평균자유행정 보다 작은 치수 영역까지 축소하면 전자가 산란하지 않고 주행하는 원리를 이용하여 오믹 전극 상에 금속 또는 반도체로 이루어지는 전자공급층을 형성하고, 전자공급층위에 절연층과 금속박막을 형성하여 오믹전극과 금속박막에 전원을 인가하는 것에 의하여 전자가 방출되도록 한 소자이다.The BSE type electron emitting device forms an electron supply layer made of a metal or a semiconductor on an ohmic electrode by using the principle that electrons travel without scattering when the size of the semiconductor is reduced to a dimension area smaller than the average free stroke of electrons in the semiconductor. And an insulating layer and a metal thin film formed on the electron supply layer to emit electrons by applying power to the ohmic electrode and the metal thin film.

상기와 같은 전자 방출 소자는 CRT(Cathode-Ray Tube)와 마찬가지로 캐소드 전극선 발광에 의해 동작한다는 점, 자체광원, 높은 효율, 높은 휘도와 넓은 휘도 영역, 천연색, 높은 색순도 및 넓은 시야각, 동작 속도, 동작 온도 영역이 넓다는 점등의 장점으로 인하여 다양한 분야에서 활용 가능하며, 최근까지 활발한 연구가 이루어지고 있다. Like the cathode-ray tube (CRT), the electron-emitting device is operated by cathode electrode ray emission, and has its own light source, high efficiency, high luminance and wide luminance region, natural color, high color purity and wide viewing angle, operating speed and operation. Due to the advantage of lighting that the temperature range is wide, it can be used in various fields, and active research has been made until recently.

도 1a 내지 도 1d는 종래 전자 방출 소자의 제조 공정 일례를 나타낸 도이다. 1A to 1D are diagrams showing an example of a manufacturing process of a conventional electron emitting device.

도 1a 내지 도 1d를 참조하여 설명하면, 종래의 전자 방출 소자는 기판(10)상에 캐소드 전극(11), 게이트 절연층(12), 게이트 전극(13)을 차례대로 형성한다. Referring to FIGS. 1A to 1D, the conventional electron emission device sequentially forms the cathode electrode 11, the gate insulating layer 12, and the gate electrode 13 on the substrate 10.

캐소드 전극(11)은 기판(10)상에 스퍼터링(sputtering) 방법을 이용하여 투명 전극(ITO)을 증착하고 패터닝 하여 형성한다. 또한 캐소드 전극(11)은 인쇄에 적합한 점도와 고형 성분을 갖는 ITO 페이스트에 의해 스크린 프린팅 방식으로 형성될 수 있다. The cathode electrode 11 is formed by depositing and patterning the transparent electrode ITO on the substrate 10 by using a sputtering method. In addition, the cathode electrode 11 may be formed by screen printing by ITO paste having a viscosity and a solid component suitable for printing.

게이트 절연층(12)은 캐소드 전극(11)의 소정의 영역 상에 절연 물질로 형성한다. 이때 게이트 절연층(12)은 SiOx, PbO 등의 세라믹 재료를 주성분으로 하는 절연 물질을 스크린 프린팅하여 인쇄한 후 열처리하여 건조시키는 방법으로 형성할 수 있다. 그리고, 게이트 절연층(12)은 캐소드 전극(11) 및 게이트 전극(13) 사이를 절연하는 역할을 한다. The gate insulating layer 12 is formed of an insulating material on a predetermined region of the cathode electrode 11. In this case, the gate insulating layer 12 may be formed by screen printing and printing an insulating material mainly composed of a ceramic material such as SiOx and PbO, followed by heat treatment and drying. In addition, the gate insulating layer 12 serves to insulate between the cathode electrode 11 and the gate electrode 13.

게이트 전극(13)은 게이트 절연층(12) 상에 형성한다. 이때, 게이트 전극(13)은 도전성이 우수한 금속을 스퍼터링 방법에 의해 금속층으로 형성한 후 식각하여 형성할 수 있다. The gate electrode 13 is formed on the gate insulating layer 12. In this case, the gate electrode 13 may be formed by etching a metal having excellent conductivity into a metal layer by a sputtering method.

전자 방출원(15)은 게이트 절연층(12) 및 게이트 전극(13)의 소정의 영역에 형성된 홀(14)에 의해 노출된 캐소드 전극(11)상에 형성한다. 전자 방출원(15)으로 사용되는 재료로는, 그라파이트, 다이아몬드, 다이아몬드상 탄소 또는 C60 와 같은 탄소계 물질, 탄소 나노 튜브(CNT) 또는 실리콘 나노 와이어 등의 나노 물질 등이 이용될 수 있으며, 단일 종 또는 2종 이상의 혼합물일 수도 있다.The electron emission source 15 is formed on the cathode electrode 11 exposed by the gate insulating layer 12 and the hole 14 formed in the predetermined region of the gate electrode 13. As the material used as the electron emission source 15, a carbon-based material such as graphite, diamond, diamond-like carbon or C60, a nano-material such as carbon nanotubes (CNT) or silicon nanowires, and the like may be used. It may be a species or a mixture of two or more kinds.

상술한 종래 전자 방출 소자는 게이트 절연층(12)과 게이트 전극(13)에 각각에 해당하는 열팽창 계수의 차이가 커서 층간 접합 특성에 문제가 생기게 된다. 즉, 게이트 절연층(12)의 열팽창 계수는 게이트 전극(13)의 열팽창 계수보다 작기 때문에 소정의 온도로 열처리 공정시 게이트 절연층(12)의 절연 물질이 게이트 전극(13)의 금속 물질의 일부분까지 팽창하게 된다. 결국, 게이트 절연층(12)과 게이트 전극(13)의 접합면에는 오접합(miss fit) 또는 크랙이 발생하게 되고 이에 따라 장치 특성에 지장을 초래할 수 있다. The conventional electron emission device described above has a large difference in thermal expansion coefficients corresponding to the gate insulating layer 12 and the gate electrode 13, thereby causing problems in interlayer bonding characteristics. That is, since the thermal expansion coefficient of the gate insulating layer 12 is smaller than the thermal expansion coefficient of the gate electrode 13, the insulating material of the gate insulating layer 12 is a part of the metal material of the gate electrode 13 during the heat treatment process at a predetermined temperature. Until it expands. As a result, a miss fit or a crack may be generated at the junction surface of the gate insulating layer 12 and the gate electrode 13, thereby causing a problem in device characteristics.

상술한 종래의 문제점을 해결하기 위한 본 발명의 목적은 게이트 절연층과 게이트 전극 사이에 게이트 절연층 및 게이트 전극 각각에 해당하는 열팽창 계수의 사이값을 갖는 접합층을 형성하여 접합 특성을 향상시키는 전자 방출 소자 및 그 제조 방법을 제공하기 위한 것이다. SUMMARY OF THE INVENTION An object of the present invention for solving the above-described problems is to form a bonding layer having a value between the gate insulating layer and the thermal expansion coefficient corresponding to each of the gate electrodes between the gate insulating layer and the gate electrode to improve the bonding characteristics. To provide an emitting device and a method of manufacturing the same.

상술한 기술적 과제를 해결하기 위한 기술적 수단으로 본 발명의 제 1 측면은 기판, 상기 기판상에 소정의 형상으로 형성되는 캐소드 전극, 상기 캐소드 전극 상에 형성되며, 상기 캐소드 전극의 일부가 노출되도록 소정의 홀을 갖는 게이트 절연층, 상기 게이트 절연층 상에 형성되는 접합층 및 상기 접합층 상에 형성되는 게이트 전극을 포함하는 전자 방출 소자를 제공하는 것이다. As a technical means for solving the above technical problem, a first aspect of the present invention is formed on a substrate, a cathode electrode formed in a predetermined shape on the substrate, and formed on the cathode electrode, so that a part of the cathode electrode is exposed. The present invention provides an electron emission device including a gate insulating layer having a hole of a junction layer, a junction layer formed on the gate insulation layer, and a gate electrode formed on the junction layer.

본 발명의 제 2 측면은 기판, 상기 기판상에 소정의 형상으로 형성되는 캐소드 전극, 상기 캐소드 전극 상에 형성되며,상기 캐소드 전극의 일 영역을 노출하는 제 1 홀을 갖는 제 1 게이트 절연층, 상기 제 1 게이트 절연층 상에 형성되는 제 1 접합층, 상기 제 1 접합층 상에 형성되는 제 1 게이트 전극, 상기 제 1 게이트 전극 상에 형성되며, 상기 제 1 게이트 전극의 일 영역과 상기 캐소드 전극의 일 영역을 노출하는 제 2 홀을 갖는 제 2 게이트 절연층, 상기 제 2 게이트 절연막 상에 형성되는 제 2 접합층 및 상기 제 2 접합층 상에 형성되는 제 2 게이트 전극을 포함하는 전자 방출 소자를 제공하는 것이다. The second aspect of the present invention is a substrate, a cathode electrode formed in a predetermined shape on the substrate, formed on the cathode electrode, a first gate insulating layer having a first hole for exposing a region of the cathode electrode, A first junction layer formed on the first gate insulating layer, a first gate electrode formed on the first junction layer, and a first gate electrode formed on the first gate electrode, and a region of the first gate electrode and the cathode An electron emission comprising a second gate insulating layer having a second hole exposing a region of the electrode, a second bonding layer formed on the second gate insulating film, and a second gate electrode formed on the second bonding layer It is to provide an element.

본 발명의 제 3 측면은 (a) 기판상에 소정의 형상으로 캐소드 전극을 형성하는 단계, (b) 상기 캐소드 전극 상에, 상기 캐소드 전극의 일 영역이 노출되도록 소정의 홀을 갖는 게이트 절연층을 형성하는 단계, (c) 상기 게이트 절연층 상에 상기 게이트 절연층과 게이트 전극 각각에 해당하는 열팽창 계수의 중간값을 갖는 물질로 접합층을 형성하는 단계 및 (d) 상기 접합층 상에 상기 게이트 전극을 형성하는 단계를 포함하는 전자 방출소자 제조 방법을 제공하는 것이다. According to a third aspect of the present invention, (a) forming a cathode electrode in a predetermined shape on a substrate, (b) a gate insulating layer having a predetermined hole on the cathode electrode to expose a region of the cathode electrode (C) forming a bonding layer on the gate insulating layer with a material having a median coefficient of thermal expansion corresponding to each of the gate insulating layer and the gate electrode, and (d) forming the bonding layer on the bonding layer. It provides a method for manufacturing an electron emitting device comprising the step of forming a gate electrode.

본 발명의 제 4 측면은 (a) 기판상에 소정의 형상으로 캐소드 전극을 형성하는 단계, (b) 상기 캐소드 전극 상에, 상기 캐소드 전극의 일 영역을 노출하는 제 1 홀을 갖도록 제 1 게이트 절연층을 형성하는 단계, (c) 상기 제 1 게이트 절연층 상에 상기 제 1 게이트 절연층과 제 1 게이트 전극 각각에 해당하는 열팽창 계수의 중간값을 갖는 물질로 제 1 접합층을 형성하는 단계, (d) 상기 제 1 접합층 상에 상기 제 1 게이트 전극을 형성하는 단계, (e) 상기 제 1 게이트 전극 상에, 상기 제 1 게이트 전극의 일 영역과 상기 캐소드 전극의 일 영역을 노출하는 제 2 홀을 갖도록 제 2 게이트 절연층을 형성하는 단계, (f) 상기 제 2 게이트 절연층 상에 상기 제 2 게이트 절연층과 제 2 게이트 전극 각각에 해당하는 열팽창 계수의 사이값을 갖는 물질로 제 2 접합층을 형성하는 단계 및 (g) 상기 제 2 접합층 상에 제 2 게이트 전극을 형성하는 단계를 포함하는 전자 방출 소자 제조 방법를 제공하는 것이다. According to a fourth aspect of the present invention, there is provided a method including (a) forming a cathode electrode in a predetermined shape on a substrate, and (b) forming a cathode on the cathode to have a first hole exposing a region of the cathode electrode. Forming an insulating layer; and (c) forming a first bonding layer on the first gate insulating layer using a material having a median value of a coefficient of thermal expansion corresponding to each of the first gate insulating layer and the first gate electrode. (d) forming the first gate electrode on the first bonding layer; (e) exposing one region of the first gate electrode and one region of the cathode electrode on the first gate electrode; Forming a second gate insulating layer to have a second hole, and (f) a material having a value between thermal expansion coefficients corresponding to each of the second gate insulating layer and the second gate electrode on the second gate insulating layer. Forming a second bonding layer And step (g) to provide the electron-emitting device prepared bangbeopreul and forming a second gate electrode on the second bonding layer.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하면 다음과 같다. Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described.

도 2a 내지 도 2e는 본 발명에 따른 전자 방출 소자 제조 공정의 제 1 실시예를 나타낸 도이다. 2A to 2E are diagrams illustrating a first embodiment of the process of manufacturing an electron emission device according to the present invention.

도 2a 내지 도 2e를 참조하여 설명하면, 본 발명에 따른 전자 방출 소자는 기판(20)상에 캐소드 전극(21), 게이트 절연층(22), 접합층(23), 게이트 전극(24), 전자 방출원(26)을 차례로 형성한다. Referring to FIGS. 2A to 2E, the electron emission device according to the present invention includes a cathode electrode 21, a gate insulating layer 22, a bonding layer 23, a gate electrode 24, and a substrate on a substrate 20. The electron emission sources 26 are formed in sequence.

캐소드 전극(21)은 기판(20)상에 스퍼터링(sputtering) 방법을 이용하여 투명 전극(ITO)을 증착하고 패터닝 하여 형성한다. 또한, 캐소드 전극(21)은 인쇄에 적합한 점도와 고형 성분을 갖는 ITO 페이스트에 의해 스크린 프린팅 방식으로 형성될 수 있다.The cathode electrode 21 is formed by depositing and patterning the transparent electrode ITO on the substrate 20 by using a sputtering method. In addition, the cathode electrode 21 may be formed in a screen printing manner by an ITO paste having a viscosity and a solid component suitable for printing.

게이트 절연층(22)은 캐소드 전극(21) 상에 절연 물질로 형성된다. 여기서, 게이트 절연층(22)은 캐소드 전극(21)의 일 영역을 노출하는 홀(25)을 갖는다. 이때 게이트 절연층(22)은 SiOx, PbO 등의 세라믹 재료를 주성분으로 하는 절연 물질을 스크린 프린팅하여 인쇄한 후 열처리하여 건조시키는 방법으로 형성될 수 있다. 그리고, 게이트 절연층(22)은 캐소드 전극(11) 및 게이트 전극(24) 사이를 절연하는 역할을 한다. The gate insulating layer 22 is formed of an insulating material on the cathode electrode 21. Here, the gate insulating layer 22 has a hole 25 exposing one region of the cathode electrode 21. In this case, the gate insulating layer 22 may be formed by screen printing and printing an insulating material containing a ceramic material such as SiOx and PbO as a main component, followed by heat treatment and drying. In addition, the gate insulating layer 22 serves to insulate between the cathode electrode 11 and the gate electrode 24.

접합층(23)은 게이트 절연층(22) 상에 형성된다. 이때 접합층(23)은 스퍼터링 방식을 이용하여 게이트 절연층(22) 및 게이트 전극(24)보다 얇은 두께로 형성될 수 있다. 바람직한 접합층(23)의 두께는 약 5nm ~ 10nm 이다. 여기서 접합층(23)은, 게이트 절연층(22)과 게이트 전극(24) 사이의 열팽창 계수 차가 커서 발생하는 접합 특성의 문제점을 보완하기 위해 형성된다. 즉, 게이트 절연층(22)과 게이트 전극(24) 각각에 해당하는 열팽창 계수 사이값을 갖는 접합층(23)을 게이트 절연층(22)과 게이트 전극(24) 사이에 형성하여 층간 열팽창 계수의 차이를 완화시킬 수 있다. 상술한 조건을 만족하는 접합층(23)의 물질로 티타늄(Ti)막을 사용할 수 있다. The bonding layer 23 is formed on the gate insulating layer 22. In this case, the bonding layer 23 may be formed to have a thickness thinner than that of the gate insulating layer 22 and the gate electrode 24 using a sputtering method. Preferred bonding layers 23 have a thickness of about 5 nm to 10 nm. In this case, the bonding layer 23 is formed to compensate for the problem of bonding characteristics caused by a large difference in thermal expansion coefficient between the gate insulating layer 22 and the gate electrode 24. That is, a junction layer 23 having a value between the thermal expansion coefficients corresponding to each of the gate insulating layer 22 and the gate electrode 24 is formed between the gate insulating layer 22 and the gate electrode 24 to determine the interlayer thermal expansion coefficient. The difference can be alleviated. A titanium (Ti) film may be used as the material of the bonding layer 23 satisfying the above conditions.

게이트 전극(24)은 접합층(23) 상에 형성된다. 게이트 전극(24)은 도전성이 우수한 금속을 스퍼터링 방법에 의해 금속층으로 형성한 후 식각하여 형성할 수 있다. The gate electrode 24 is formed on the bonding layer 23. The gate electrode 24 may be formed by forming a metal having excellent conductivity into a metal layer by a sputtering method and then etching.

전자 방출원(26)은 게이트 절연층(22), 접합층(23) 및 게이트 전극(24)의 소정의 영역에 형성된 홀(25)에 의해 노출된 캐소드 전극(21)상에 형성된다. 전자 방출원(26)으로 사용되는 재료로는, 그라파이트, 다이아몬드, 다이아몬드상 탄소 또는 C60 와 같은 탄소계 물질, 탄소 나노 튜브(CNT) 또는 실리콘 나노 와이어 등의 나노 물질 등이 이용될 수 있으며, 단일 종 또는 2종 이상의 혼합물일 수도 있다. The electron emission source 26 is formed on the cathode electrode 21 exposed by the gate insulating layer 22, the junction layer 23, and the holes 25 formed in predetermined regions of the gate electrode 24. As the material used as the electron emission source 26, carbon-based materials such as graphite, diamond, diamond-like carbon or C60, nanomaterials such as carbon nanotubes (CNT) or silicon nanowires, and the like may be used. It may be a species or a mixture of two or more kinds.

상술한 전자 방출 소자는 일 함수(Work Function)가 낮거나 β 함수가 높은 물질을 전자 방출원(26)으로 사용하여 진공 중에서 전계차에 의하여 전자가 방출되는 원리를 이용한 전자 방출 소자이다. The electron emission device described above is an electron emission device using a principle that electrons are emitted by an electric field difference in vacuum using a material having a low work function or a high β function as the electron emission source 26.

도 3a 내지 도 3d는 본 발명에 따른 전자 방출 소자 제조 공정의 제 2 실시예를 나타낸 도이다. 3A to 3D are diagrams illustrating a second embodiment of the electron emission device manufacturing process according to the present invention.

도 3a 내지 도 3d를 참조하여 설명하면, 본 발명에 따른 전자 방출 소자는 기판(30) 상에 캐소드 전극(31), 제 1 게이트 절연층(32), 제 1 접합층(33), 제 1 게이트 전극(34), 제 2 게이트 절연층(35), 제 2 접합층(36) 및 제 2 게이트 전극(37)을 차례로 형성한다. Referring to FIGS. 3A to 3D, the electron emission device according to the present invention includes a cathode electrode 31, a first gate insulating layer 32, a first bonding layer 33, and a first electrode on a substrate 30. The gate electrode 34, the second gate insulating layer 35, the second bonding layer 36, and the second gate electrode 37 are sequentially formed.

캐소드 전극(31)은 기판(30)상에 스퍼터링(sputtering) 방법을 이용하여 투명 전극(ITO)을 증착하고 패터닝 하여 형성된다. 또는, 캐소드 전극(31)은 인쇄에 적합한 점도와 고형 성분을 갖는 ITO 페이스트에 의해 스크린 프린팅 방식으로 형성될 수 있다. The cathode electrode 31 is formed by depositing and patterning the transparent electrode ITO on the substrate 30 using a sputtering method. Alternatively, the cathode electrode 31 may be formed in a screen printing manner by an ITO paste having a viscosity and a solid component suitable for printing.

제 1 게이트 절연층(31)은 캐소드 전극(31)상에 절연 물질로 형성된다. 여기서, 제 1 게이트 절연층(31)은 캐소드 전극(31)의 일 영역이 노출되도록 홀(38) 을 갖는다. 이때 제 1 게이트 절연층(31)은 SiOx, PbO 등의 세라믹 재료를 주성분으로 하는 절연 물질을 스크린 프린팅하여 인쇄한 후 열처리하여 건조시키는 방법으로 형성할 수 있다. 그리고, 제 1 게이트 절연층(31)은 캐소드 전극(31) 및 제 1 게이트 전극(34) 사이를 절연하는 역할을 한다. The first gate insulating layer 31 is formed of an insulating material on the cathode electrode 31. Here, the first gate insulating layer 31 has a hole 38 so that one region of the cathode electrode 31 is exposed. In this case, the first gate insulating layer 31 may be formed by screen printing and printing an insulating material mainly composed of a ceramic material such as SiOx and PbO, followed by heat treatment and drying. The first gate insulating layer 31 insulates between the cathode electrode 31 and the first gate electrode 34.

제 1 접합층(33)은 제 1 게이트 절연층(32) 상에 형성된다. 이때 제 1 접합층(33)은 스퍼터링 방식을 이용하여 제 1 게이트 절연층(32) 및 제 1 게이트 전극(34)보다 얇은 두께로 형성될 수 있다. 바람직한 제 1 접합층(33)의 두께는 약 5nm ~ 10nm 이다. 여기서 제 1 접합층(33)은, 제 1 게이트 절연층(32)과 제 1 게이트 전극(34) 사이의 열팽창 계수 차가 커서 발생하는 접합 특성의 문제점을 보완하기 위해 형성된다. 즉, 제 1 게이트 절연층(32)과 제 1 게이트 전극(34) 각각에 해당하는 열팽창 계수의 사이값을 갖는 제 1 접합층(33)을 제 1 게이트 절연층(32)과 제 1 게이트 전극(34) 사이에 형성하여 층간 열팽창 계수의 차이를 완화시킬 수 있다. The first bonding layer 33 is formed on the first gate insulating layer 32. In this case, the first bonding layer 33 may be formed to have a thickness thinner than that of the first gate insulating layer 32 and the first gate electrode 34 using a sputtering method. The preferred thickness of the first bonding layer 33 is about 5 nm to 10 nm. Here, the first bonding layer 33 is formed to compensate for the problem of bonding characteristics caused by a large difference in coefficient of thermal expansion between the first gate insulating layer 32 and the first gate electrode 34. That is, the first junction layer 33 having the value between the thermal expansion coefficients corresponding to each of the first gate insulation layer 32 and the first gate electrode 34 is formed by the first gate insulation layer 32 and the first gate electrode. It is formed between the (34) and can alleviate the difference in the interlayer thermal expansion coefficient.

제 1 게이트 전극(34)은 제 1 접합층(33) 상에 형성된다. 제 1 게이트 전극(34)은 도전성이 우수한 금속을 스퍼터링 방법에 의해 금속층으로 형성한 후 식각하여 형성할 수 있다. The first gate electrode 34 is formed on the first bonding layer 33. The first gate electrode 34 may be formed by forming a metal having excellent conductivity into a metal layer by a sputtering method and then etching it.

한편, 제 1 게이트 절연층(32), 제 1 접합층(33) 및 제 1 게이트 전극(34)은 소정의 제 1 홀(38)을 갖고, 상기 제 1 홀(38)은 캐소드 전극(31)의 소정의 영역을 노출한다. Meanwhile, the first gate insulating layer 32, the first bonding layer 33, and the first gate electrode 34 have predetermined first holes 38, and the first holes 38 have cathode electrodes 31. To expose a predetermined area.

제 2 게이트 절연층(35)은 제 1 게이트 전극(34)의 소정의 영역 상에 형성된 다. 제 2 게이트 절연층(35)은 제 1 게이트 절연층(32)과 동일한 물질을 사용하여 동일한 방법으로 형성될 수 있으며 제 1 게이트 전극(34)과 제 2 게이트 전극(37) 사이를 절연한다. The second gate insulating layer 35 is formed on a predetermined region of the first gate electrode 34. The second gate insulating layer 35 may be formed in the same manner using the same material as the first gate insulating layer 32 and insulates the first gate electrode 34 from the second gate electrode 37.

제 2 접합층(36)은 제 2 게이트 절연층(35)상에 형성된다. 이때, 제 2 접합층(36)은 제 2 게이트 절연층(35) 및 제 2 게이트 전극(37)보다 얇은 두께로 형성된다. 바람직한 제 2 접합층(36)의 두께는 약 5nm~10nm 이다. 한편, 제 2 접합층(36)은, 제 2 게이트 절연층(35)과 제 2 게이트 전극(37) 사이의 열팽창 계수 차가 커서 발생하는 접합 특성의 문제점을 보완하기 위해 형성된다. 즉, 제 2 게이트 절연층(35)과 제 2 게이트 전극(37) 각각에 해당하는 열팽창 계수의 사이값을 갖는 제 2 접합층(36)을 제 2 게이트 절연층(35)과 제 2 게이트 전극(37) 사이에 형성하여 층간 열팽창 계수의 차이를 완화시킬 수 있다. The second bonding layer 36 is formed on the second gate insulating layer 35. In this case, the second bonding layer 36 is formed to be thinner than the second gate insulating layer 35 and the second gate electrode 37. The preferred thickness of the second bonding layer 36 is about 5 nm to 10 nm. On the other hand, the second bonding layer 36 is formed to compensate for the problem of bonding characteristics caused by a large difference in thermal expansion coefficient between the second gate insulating layer 35 and the second gate electrode 37. That is, the second junction insulating layer 35 and the second gate electrode having the second bonding layer 36 having a value between thermal expansion coefficients corresponding to the second gate insulating layer 35 and the second gate electrode 37, respectively. It is formed between (37) to alleviate the difference in the interlayer thermal expansion coefficient.

제 2 게이트 전극(37)은 제 2 접합층(36) 상에 형성되며 상술한 제 1 게이트 전극(34)의 제조 물질 및 방법과 동일하게 형성될 수 있다. The second gate electrode 37 is formed on the second bonding layer 36 and may be formed in the same manner as the material and method for manufacturing the first gate electrode 34 described above.

한편, 제 2 게이트 절연층(35), 제 2 접합층(36) 및 제 2 게이트 전극(37)은 제 1 게이트 전극(34)의 일부를 포함하여 캐소드 전극(31)의 소정의 영역을 노출하는 제 2 홀(39)을 갖는다. 상술한 조건을 만족하는 제 1 접합층(33) 및 제 2 접합층(36)의 물질로는 티타늄(Ti)막을 사용할 수 있다.Meanwhile, the second gate insulating layer 35, the second bonding layer 36, and the second gate electrode 37 include a portion of the first gate electrode 34 to expose a predetermined region of the cathode electrode 31. Has a second hole 39. A titanium (Ti) film may be used as a material of the first bonding layer 33 and the second bonding layer 36 satisfying the above conditions.

전자 방출원(40)은 제 1 홀(38) 및 제 2 홀(39)에 의해 노출된 캐소드 전극(31)의 어느 일 영역 상에 형성된다. 전자 방출원(40)으로 사용되는 재료로는, 그 라파이트, 다이아몬드, 다이아몬드상 탄소 또는 C60 와 같은 탄소계 물질, 탄소 나노 튜브(CNT) 또는 실리콘 나노 와이어 등의 나노 물질 등이 이용될 수 있으며, 단일 종 또는 2종 이상의 혼합물일 수도 있다. The electron emission source 40 is formed on one region of the cathode electrode 31 exposed by the first hole 38 and the second hole 39. As the material used as the electron emission source 40, a carbon-based material such as graphite, diamond, diamond-like carbon or C 6 0, a nano-material such as carbon nanotubes (CNT) or silicon nanowires may be used. It may be a single species or a mixture of two or more species.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 상술한 실시예외의 기타 냉전자 방출 소자에 모두 적용이 가능함을 주의해야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다. Although the technical idea of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and applicable to all other cold electron emitting devices other than the above-described embodiment. In addition, it will be understood by those skilled in the art that various modifications are possible within the scope of the technical idea of the present invention.

본 발명에 따른 전자 방출소자 및 그 제조 방법에 의하면, 게이트 절연층과 게이트 전극 사이에, 게이트 절연층과 게이트 전극 각각에 해당하는 열팽창 계수 사이의 중간값을 갖는 물질로 접합부를 형성함으로써 층간 접합면의 접합 특성을 향상시킬 수 있다. According to the electron emitting device according to the present invention and a method for manufacturing the same, an interlayer junction surface is formed between a gate insulating layer and a gate electrode by forming a junction portion made of a material having a median value between thermal expansion coefficients corresponding to the gate insulating layer and the gate electrode. Can improve the bonding characteristics.

Claims (17)

기판;Board; 상기 기판상에 소정의 형상으로 형성되는 캐소드 전극;A cathode electrode formed on the substrate in a predetermined shape; 상기 캐소드 전극 상에 형성되며, 상기 캐소드 전극의 일부가 노출되도록 소정의 홀을 갖는 게이트 절연층;A gate insulating layer formed on the cathode and having a predetermined hole to expose a portion of the cathode; 상기 게이트 절연층 상에 형성되는 접합층; 및A junction layer formed on the gate insulating layer; And 상기 접합층 상에 형성되는 게이트 전극을 포함하는 전자 방출 소자. And a gate electrode formed on the junction layer. 제 1항에 있어서,The method of claim 1, 상기 접합층은 상기 게이트 절연층과 상기 게이트 전극 각각에 해당하는 열팽창 계수의 사이값을 갖는 물질로 형성되는 전자 방출 소자.And the bonding layer is formed of a material having a value between a thermal expansion coefficient corresponding to each of the gate insulating layer and the gate electrode. 제 1항에 있어서, The method of claim 1, 상기 접합층은 티타늄(Ti) 막으로 형성되는 전자 방출 소자.The bonding layer is an electron emission device formed of a titanium (Ti) film. 제 1항에 있어서, The method of claim 1, 상기 접합층은 상기 게이트 절연층 및 상기 게이트 전극보다 얇은 두께로 형성되는 전자 방출 소자. And the junction layer is formed to be thinner than the gate insulating layer and the gate electrode. 제 3항에 있어서, The method of claim 3, 상기 접합층은 5nm ~ 10nm의 두께로 형성되는 전자 방출 소자. The bonding layer is formed of an electron emission device having a thickness of 5nm ~ 10nm. 제 1항에 있어서, The method of claim 1, 상기 절연층은 산화 실리콘(SiO2)으로 형성되는 전자 방출 소자. And the insulating layer is formed of silicon oxide (SiO 2). 제 1항에 있어서, The method of claim 1, 상기 게이트 전극은 백금(Pt)인 전자 방출 소자. And the gate electrode is platinum (Pt). 제 1항에 있어서, The method of claim 1, 상기 캐소드 전극은 투명 전극(ITO)막인 전자 방출 소자. And the cathode electrode is a transparent electrode (ITO) film. 기판;Board; 상기 기판상에 소정의 형상으로 형성되는 캐소드 전극;A cathode electrode formed on the substrate in a predetermined shape; 상기 캐소드 전극 상에 형성되며,상기 캐소드 전극의 일 영역을 노출하는 제 1 홀을 갖는 제 1 게이트 절연층;A first gate insulating layer formed on the cathode and having a first hole exposing a region of the cathode; 상기 제 1 게이트 절연층 상에 형성되는 제 1 접합층;A first bonding layer formed on the first gate insulating layer; 상기 제 1 접합층 상에 형성되는 제 1 게이트 전극;A first gate electrode formed on the first bonding layer; 상기 제 1 게이트 전극 상에 형성되며, 상기 제 1 게이트 전극의 일 영역과 상기 캐소드 전극의 일 영역을 노출하는 제 2 홀을 갖는 제 2 게이트 절연층;A second gate insulating layer formed on the first gate electrode and having a second hole exposing one region of the first gate electrode and one region of the cathode electrode; 상기 제 2 게이트 절연막 상에 형성되는 제 2 접합층; 및A second bonding layer formed on the second gate insulating film; And 상기 제 2 접합층 상에 형성되는 제 2 게이트 전극을 포함하는 전자 방출 소자. And a second gate electrode formed on the second bonding layer. 제 9항에 있어서, The method of claim 9, 상기 제 1 접합층은 상기 제 1 게이트 절연층과 상기 제 1 게이트 전극 각각에 해당하는 열팽창 계수의 사이값을 갖는 물질로 형성되고, 상기 제 2 접합층은 상기 제 2 게이트 절연층과 상기 제 2 게이트 전극 각각에 해당하는 열팽창 계수 의 사이 값을 갖는 물질로 형성되는 전자 방출 소자. The first bonding layer is formed of a material having a value between thermal expansion coefficients corresponding to each of the first gate insulating layer and the first gate electrode, and the second bonding layer is formed of the second gate insulating layer and the second gate insulating layer. An electron-emitting device formed of a material having a value between thermal expansion coefficients corresponding to each of the gate electrodes. 제 10항에 있어서, The method of claim 10, 상기 제 1 접합층 및 상기 제 2 접합층은 티타늄(Ti) 막으로 형성되는 전자 방출 소자.And the first bonding layer and the second bonding layer are formed of a titanium (Ti) film. 제 9항에 있어서, The method of claim 9, 상기 제 1 접합층의 두께는 상기 제 1 게이트 절연층 및 상기 제 1 게이트 전극의 두께보다 얇고, 상기 제 2 접합층의 두께는 상기 제 2 게이트 절연층 및 상기 제 2 게이트 절연층의 두께보다 얇은 전자 방출 소자. The thickness of the first junction layer is thinner than the thickness of the first gate insulation layer and the first gate electrode, and the thickness of the second junction layer is thinner than the thickness of the second gate insulation layer and the second gate insulation layer. Electron-emitting device. 제 9항에 있어서, The method of claim 9, 상기 제 1 접합층 및 상기 제 2 접합층은 5nm ~ 10nm의 두께로 형성되는 전자 방출 소자. The first bonding layer and the second bonding layer is an electron emission device formed to a thickness of 5nm to 10nm. (a) 기판상에 소정의 형상으로 캐소드 전극을 형성하는 단계;(a) forming a cathode electrode in a predetermined shape on the substrate; (b) 상기 캐소드 전극 상에, 상기 캐소드 전극의 일 영역이 노출되도록 소정의 홀을 갖는 게이트 절연층을 형성하는 단계;(b) forming a gate insulating layer having a predetermined hole on the cathode to expose a region of the cathode; (c) 상기 게이트 절연층 상에 상기 게이트 절연층과 게이트 전극 각각에 해 당하는 열팽창 계수의 사이값을 갖는 물질로 접합층을 형성하는 단계; 및(c) forming a bonding layer on the gate insulating layer with a material having a value between thermal expansion coefficients corresponding to each of the gate insulating layer and the gate electrode; And (d) 상기 접합층 상에 상기 게이트 전극을 형성하는 단계를 포함하는 전자 방출소자 제조 방법. (d) forming the gate electrode on the bonding layer. 제 14항에 있어서, The method of claim 14, 상기 (c) 단계는 스퍼터링 방법을 사용하여 티타늄(Ti) 막으로 상기 접합층을 형성하는 단계인 전자 방출소자 제조 방법. The step (c) is a step of forming the bonding layer with a titanium (Ti) film using a sputtering method. (a) 기판상에 소정의 형상으로 캐소드 전극을 형성하는 단계;(a) forming a cathode electrode in a predetermined shape on the substrate; (b) 상기 캐소드 전극 상에, 상기 캐소드 전극의 일 영역을 노출하는 제 1 홀을 갖도록 제 1 게이트 절연층을 형성하는 단계;(b) forming a first gate insulating layer on the cathode to have a first hole exposing a region of the cathode; (c) 상기 제 1 게이트 절연층 상에 상기 제 1 게이트 절연층과 제 1 게이트 전극 각각에 해당하는 열팽창 계수의 중간값을 갖는 물질로 제 1 접합층을 형성하는 단계; (c) forming a first bonding layer on the first gate insulating layer with a material having a median of thermal expansion coefficients corresponding to each of the first gate insulating layer and the first gate electrode; (d) 상기 제 1 접합층 상에 상기 제 1 게이트 전극을 형성하는 단계;(d) forming the first gate electrode on the first bonding layer; (e) 상기 제 1 게이트 전극 상에, 상기 제 1 게이트 전극의 일 영역과 상기 캐소드 전극의 일 영역을 노출하는 제 2 홀을 갖도록 제 2 게이트 절연층을 형성하는 단계;(e) forming a second gate insulating layer on the first gate electrode to have a second hole exposing a region of the first gate electrode and a region of the cathode electrode; (f) 상기 제 2 게이트 절연층 상에 상기 제 2 게이트 절연층과 제 2 게이트 전극 각각에 해당하는 열팽창 계수의 사이값을 갖는 물질로 제 2 접합층을 형성하는 단계; 및(f) forming a second bonding layer on the second gate insulating layer with a material having a value between thermal expansion coefficients corresponding to each of the second gate insulating layer and the second gate electrode; And (g) 상기 제 2 접합층 상에 제 2 게이트 전극을 형성하는 단계를 포함하는 전자 방출 소자 제조 방법. (g) forming a second gate electrode on the second bonding layer. 제 16항에 있어서, The method of claim 16, 상기 (c) 단계 및 상기 (f) 단계는 상기 제 1 게이트 절연층 및 상기 제 2 게이트 절연층 상에, 스퍼터링 방식을 이용하여 티타늄 막으로 상기 제 1 접합층 및 상기 제 2 접합층을 형성하는 단계인 전자 방출소자 제조 방법. In the steps (c) and (f), the first bonding layer and the second bonding layer are formed of a titanium film using a sputtering method on the first gate insulating layer and the second gate insulating layer. Step is an electron emitting device manufacturing method.
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