KR20070005777A - Circuit for compensating dc offset for wireless receivers of direct-conversion type - Google Patents
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Abstract
Description
도 1은 일반적인 직접변환방식 무선수신기의 회로 구성을 나타낸 블록도이다.1 is a block diagram showing a circuit configuration of a general direct conversion type wireless receiver.
도 2는 본 발명의 제1 실시예에 따른 디씨 오프셋 보상회로의 구성을 나타낸 것이다. 2 shows a configuration of a DC offset compensation circuit according to a first embodiment of the present invention.
도 3은 본 발명의 제2 실시예에 따른 디씨 오프셋 보상회로의 구성을 나타낸 것이다. 3 shows a configuration of a DC offset compensation circuit according to a second embodiment of the present invention.
도 4는 본 발명의 제3 실시예에 따른, 도 3에서의 2 개의 트랜스컨덕턴스를 하나의 트랜스컨덕턴스로 대체하여 구성한 회로를 나타낸 것이다. 4 illustrates a circuit in which two transconductances in FIG. 3 are replaced with one transconductance according to a third embodiment of the present invention.
도 5는 집적회로 내에서 구현될 수 있는 종래 차동증폭기(differential amplifier)의 회로구성을 나타낸 것이다. 5 illustrates a circuit configuration of a conventional differential amplifier that can be implemented in an integrated circuit.
도 6은 본 발명의 제4 실시예에 따른, 도 5에 도시된 차동증폭기의 회로에 디씨 오프셋을 보상하기 위한 구성을 추가한 것이다. FIG. 6 adds a configuration for compensating for the DC offset to the circuit of the differential amplifier shown in FIG. 5 according to the fourth embodiment of the present invention.
도 7은 집적회로 내에서 구현될 수 있는 종래 차동증폭기의 또 다른 회로구성을 나타낸 것이다. 7 shows another circuit configuration of a conventional differential amplifier that can be implemented in an integrated circuit.
도 8은 본 발명의 제5 실시예에 따른, 도 7에 도시된 선형증폭기의 회로에 DC 오프셋을 보상하기 위한 구성을 추가한 것이다. FIG. 8 adds a configuration for compensating for the DC offset to the circuit of the linear amplifier shown in FIG. 7 according to the fifth embodiment of the present invention.
본 발명은 디씨 오프셋(DC offset) 보상회로에 관한 것으로서, 더욱 상세하게는, 직접변환(Direct-conversion) 방식의 무선 수신기에서의 디씨 오프셋(offset)과 1/f 잡음에 의한 수신기 감도 저하의 문제를 개선하기 위한 디씨 오프셋 보상회로에 관한 것이다.The present invention relates to a DC offset compensation circuit, and more particularly, a problem of deteriorating receiver sensitivity due to DC offset and 1 / f noise in a direct-conversion wireless receiver. It relates to a DC offset compensation circuit for improving the.
제로IF(Zero-Intermediate Frequency) 방식을 이용하는 직접변환방식의 무선수신기는, 입력된 무선 주파수 신호를 중간 주파수(IF) 신호로 변환하는 과정을 거치지 않으며 곧바로 기저대역(baseband) 신호로 변환한다. 따라서, 통상적인 슈퍼헤테로다인(Superheterodyne) 방식의 수신기가 갖는 중간 주파수 단(Intermediate Frequency stage)을 포함하지 않는다. 이러한 이유로, 직접변환방식 무선수신기는, 그 구조가 간단하며 부품수가 적어 단일칩 집적회로로 구현하는데 가장 이상적인 구조로 평가받고 있으며, 또한 IF 이미지 문제가 발생하지 않는다는 장점이 있다. A radio receiver of the direct conversion method using a zero-intermediate frequency (IF) method does not go through a process of converting an input radio frequency signal into an intermediate frequency (IF) signal and immediately converts it into a baseband signal. Therefore, it does not include the intermediate frequency stage (intermediate frequency stage) of a conventional superheterodyne receiver. For this reason, the direct conversion wireless receiver has a simple structure and a low number of parts, which is considered to be an ideal structure for implementing a single chip integrated circuit, and has an advantage of not causing an IF image problem.
도 1은 일반적인 직접변환방식 무선수신기의 회로 구성을 나타낸 블록도이 다. 직접변환 무선 수신기는, 도시된 바와 같이, RF전단부(RF front-end)(10), 채널선택필터(Channel select filter)(20) 및 기저대역증폭기(Baseband Amplifier)(30)를 포함하여 구성된다. 1 is a block diagram showing a circuit configuration of a general direct conversion type wireless receiver. The direct conversion wireless receiver includes an RF front-
RF전단부(10)는 안테나에서 수신하는 RF대역의 입력신호를 저잡음 증폭한 후, 주파수하향변환(frequency down-conversion)을 수행하여 주파수가 낮은 대역으로 신호를 옮기는 기능을 한다. The
채널선택필터(20)는, 상기 RF전단부(10)의 출력신호 중에서 원하는 채널의 주파수 신호만을 선택적으로 통과시키는 기능을 수행한다. The
기저대역증폭기(30)는 상기 채널선택필터(20)의 출력신호의 크기가 복조기에서 처리하기에 적합한 크기가 되도록 신호를 증폭시키는 기능을 수행한다. The
그러나 직접변환방식의 수신기에서는, DC오프셋(offset)과 1/f 잡음에 의한 수신기 감도 저하가 발생하는 문제점이 있다. 즉, 직접변환 수신기에서는, 랜덤(random) DC오프셋 전압이 수신단 전체에 전달되므로 수신기의 최종단을 포화시키는 문제점이 있다. 따라서 수신단이 랜덤 DC 오프셋에 의해 포화되는 것을 방지하기 위해, DC오프셋을 제거하려는 시도가 이루어지고 있다. However, in the direct conversion receiver, there is a problem in that the receiver sensitivity decreases due to DC offset and 1 / f noise. That is, in the direct conversion receiver, since a random DC offset voltage is transmitted to the entire receiver, there is a problem of saturating the final stage of the receiver. Therefore, in order to prevent the receiving end from being saturated by the random DC offset, an attempt has been made to remove the DC offset.
예컨대, 직접변환방식 무선수신기의 구성에 있어서 채널선택필터와 기저대역증폭기의 입력 사이에 C-R회로로 구성된 1차 하이패스 필터(HPF; high pass filter)를 삽입하여 고주파 성분의 신호만을 통과시킴으로써, DC전압을 블록킹(blocking) 시키는 방식이 이용될 수 있다. For example, in the configuration of a direct conversion type wireless receiver, a first high pass filter (HPF) consisting of a CR circuit is inserted between a channel selection filter and a baseband amplifier input to pass only a signal having a high frequency component. A manner of blocking the voltage can be used.
또는, 기저대역 증폭기의 출력신호를 피드백하여, C-R회로로 구성된 로우패 스 필터(LPF; low pass filter)에 통과시킴으로써 저주파 신호성분을 추출하고, 뺄셈기를 이용하여 입력신호에서 상기 추출된 저주파 신호성분을 빼는 방식이 사용될 수 있다. Alternatively, the low frequency signal component is extracted by feeding back the output signal of the baseband amplifier and passing through a low pass filter (LPF) composed of a CR circuit, and using the subtractor, extracting the low frequency signal component from the input signal. Subtracting may be used.
그런데, 상기한 방식으로 DC오프셋을 제거하는 경우, DC오프셋을 제거하기 위해 삽입된, 저항R과 커패시터C로 구성된, LPF 또는 HPF 회로가 입력신호의 크기(amplitude)를 심각하게 줄여서는 안되므로, 이들 LPF 또는 HPF 회로의 시정수(RC) 값은 입력신호의 BW보다 매우 작을 것이 요구된다. 이를 식으로 나타내면 다음과 같다. However, in the case of removing the DC offset in the above manner, the LPF or HPF circuit, which is composed of the resistor R and the capacitor C, inserted to remove the DC offset, should not seriously reduce the amplitude of the input signal. The time constant (RC) value of the LPF or HPF circuit is required to be much smaller than the BW of the input signal. This is expressed as follows.
특히, 협대역 수신기의 경우(즉, 입력신호의 BW가 작은 경우), DC오프셋을 제거하기 위해 삽입된 LPF 또는 HPF 회로의 시정수 RC값은 매우 큰 값을 가질 것이 요구된다. 그러나, 일반적으로, 집적회로로 구현하기에는 상기 시정수 RC값이 너무 큰 값을 갖는 경우가 대부분이므로, 이러한 경우에는 외부 저항이나 외부 커패시터 소자를 이용해야만 하는 문제점이 있다. In particular, for narrowband receivers (i.e., when the BW of the input signal is small), the time constant RC value of the inserted LPF or HPF circuit to remove the DC offset is required to have a very large value. However, in general, since the time constant RC value is too large to be implemented as an integrated circuit, in this case, there is a problem that an external resistor or an external capacitor device must be used.
따라서, DC오프셋을 제거하기 위해, 높은 시정수 값을 가지면서도 집적회로로서 구현할 수 있는 기술이 요청되고 있는 실정이다. Therefore, in order to remove the DC offset, there is a demand for a technology that can be implemented as an integrated circuit while having a high time constant value.
따라서, 본 발명은 높은 시정수 값을 가지면서도 외부 저항이나 외부 커패시터 소자를 사용하지 않고, 집적회로로서 구현할 수 있는 증폭기로서, DC오프셋 문제와 1/f 잡음을 효과적으로 제거할 수 있는 디씨 오프셋 보상회로를 제공하고자 한다. Therefore, the present invention is an amplifier that can be implemented as an integrated circuit without having an external resistor or an external capacitor element while having a high time constant value, and a DC offset compensation circuit capable of effectively removing DC offset problems and 1 / f noise. To provide.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 디씨 오프셋 보상회로는, 증폭기로 입력되는 신호의 디씨 성분을 제거하기 위한 하이패스 필터; 및 상기 증폭기의 입력전압에 비례하는 전류를 상기 증폭기의 입력단으로 제공하는 양의 피드백을 갖는 트랜스컨덕턴스를 포함하여 구성될 수 있다. A DC offset compensation circuit according to a first embodiment of the present invention for achieving the above object, the high-pass filter for removing the DC component of the signal input to the amplifier; And a transconductance having a positive feedback for providing a current proportional to an input voltage of the amplifier to an input terminal of the amplifier.
본 발명의 제2 실시예에 따른 디씨 오프셋 보상회로는, 제1 트랜스컨덕턴스, 상기 제1 트랜스컨덕턴스의 양의 입력단과 그라운드를 연결하는 입력저항 및 상기 제1 트랜스컨덕턴스의 출력단과 그라운드를 연결하는 출력저항을 포함하여 구성되는 증폭기의 디씨 오프셋을 보상하기 위한 회로에 있어서, 상기 제1 트랜스컨덕턴스의 입력단에 양의 입력단이 연결되고, 그 출력단이 상기 양의 입력단에 연결됨으로써 양의 피드백을 갖는 제2 트랜스컨덕턴스를 포함하여 구성될 수 있다. The DC offset compensation circuit according to the second embodiment of the present invention includes a first transconductance, an input resistor connecting the positive input terminal of the first transconductance and ground, and an output connecting the output terminal of the first transconductance and ground. A circuit for compensating for a DC offset of an amplifier comprising a resistor, said circuit comprising: a second input having a positive feedback coupled to an input of said first transconductance and having said output coupled to said positive input; It may be configured to include a transconductance.
본 발명의 제3 실시예에 따른 디씨 오프셋 보상회로는, 제1 출력단 및 제2 출력단을 가지며, 상기 제1 출력단이 양의 입력단에 연결됨으로써 양의 피드백을 갖는 트랜스컨덕턴스; 상기 트랜스컨덕턴스의 양의 입력단과 그라운드를 연결하는 입력저항; 및 상기 트랜스컨덕턴스의 제2 출력단과 그라운드를 연결하는 출력저항 을 포함하여 구성될 수 있다. A DC offset compensation circuit according to a third embodiment of the present invention includes a transconductance having a first output terminal and a second output terminal, the first output terminal having a positive feedback by being connected to a positive input terminal; An input resistor connecting the input terminal of the transconductance to ground; And an output resistor connecting the second output terminal of the transconductance to ground.
본 발명의 제4 실시예에 따른 디씨 오프셋 보상회로는, 제1 및 제2 증폭기, 상기 제1 및 제2 증폭기의 각 출력단에 게이트 단자가 각각 연결된 제1 및 제2 트랜지스터, 상기 제1 및 제2 트랜지스터의 드레인 단자에 각각 연결된 동일한 전류값을 갖는 전류원, 상기 제1 및 제2 트랜지스터의 소오스 단자에 각각 연결된 동일한 전류값을 갖는 전류원, 상기 제1 및 제2 트랜지스터의 드레인 단자를 연결시키는 저항, 및 상기 제1 및 제2 트랜지스터의 드레인 단자를 연결시키는 저항을 포함하는 증폭기의 디씨 오프셋을 보상하기 위한 회로로서, 상기 제1 증폭기의 출력단에 상기 제1 트랜지스터와 함께 게이트 단자가 공통으로 연결되는 제3 트랜지스터; 상기 제2 증폭기의 출력단에 상기 제2 트랜지스터와 함께 게이트 단자가 공통으로 연결되는 제4 트랜지스터; 상기 제3 및 제4 트랜지스터의 드레인 단자에 각각 연결된, 상기 전류원의 전류값 I보다 일정배수 K만큼 스케일링된 전류값 KI을 갖는 전류원; 및 상기 제3 및 제4 트랜지스터의 소오스 단자에 각각 연결된, 상기 전류원의 전류값 I보다 일정배수 K만큼 스케일링된 전류값 KI을 갖는 전류원을 포함하여 구성될 수 있다. In the DC offset compensation circuit according to the fourth embodiment of the present invention, first and second amplifiers, first and second transistors having gate terminals connected to respective output terminals of the first and second amplifiers, and the first and second transistors, respectively. A current source having the same current value respectively connected to the drain terminals of the two transistors, a current source having the same current value respectively connected to the source terminals of the first and second transistors, a resistor connecting the drain terminals of the first and second transistors, And a resistor for connecting the drain terminals of the first and second transistors to compensate for the DC offset of the amplifier, wherein the gate terminal is commonly connected to the output terminal of the first amplifier together with the first transistor. 3 transistors; A fourth transistor having a gate terminal commonly connected to the output terminal of the second amplifier together with the second transistor; A current source having a current value KI scaled by a predetermined multiple K than the current value I of the current source, respectively connected to the drain terminals of the third and fourth transistors; And a current source having a current value KI scaled by a predetermined multiple K than the current value I of the current source, respectively connected to the source terminals of the third and fourth transistors.
본 발명의 제5 실시예에 따른 디씨 오프셋 보상회로는, 드레인 단자에 각각의 전류원이 연결된 제1 및 제2 트랜지스터, 상기 제1 및 제2 트랜지스터의 드레인 단자에 각각의 게이트 단자가 연결된 제3 및 제4 트랜지스터, 상기 제3 트랜지스터의 소오스 단자에 각각의 게이트 단자가 공통으로 연결된 제5 및 제6 트랜지스터, 상기 제4 트랜지스터의 소오스 단자에 각각의 게이트 단자가 공통으로 연결된 제7 및 제8 트랜지스터, 상기 제1 및 제2 트랜지스터의 게이트 단자에 각각 전압신호를 인가하는 제1 및 제2 입력단자, 및 상기 제1 및 제2 입력단자를 연결하는 동일한 저항값을 갖는 두 저항을 포함하는 증폭기의 디씨 오프셋을 보상하기 위한 회로로서, 상기 두 저항의 중간 노드에 상기 전류원의 전류값 I의 2배값보다 일정배수 K만큼 스케일링된 전류값 2KI을 공급하는 정전류원; 상기 제2 입력단자에 드레인 단자가 연결되고, 상기 상기 제7 및 제8 트랜지스터와 공통 베이스단자를 갖는 제9 트랜지스터; 및 상기 제1 입력단자에 드레인 단자가 연결되고, 상기 제5 및 제6 트랜지스터와 공통 베이스단자를 갖는 제10 트랜지스터를 포함하여 구성될 수 있다. The DC offset compensation circuit according to the fifth embodiment of the present invention includes a first and second transistors having respective current sources connected to drain terminals, and a third and second gate terminals connected to drain terminals of the first and second transistors. Fifth and sixth transistors having respective gate terminals commonly connected to source terminals of the fourth transistor, the third transistor, seventh and eighth transistors having respective gate terminals commonly connected to source terminals of the fourth transistor, DC of an amplifier including first and second input terminals for applying a voltage signal to the gate terminals of the first and second transistors, and two resistors having the same resistance values connecting the first and second input terminals, respectively. A circuit for compensating an offset, comprising: a current value 2KI scaled by a constant multiple of K at a middle node of the two resistors rather than twice the current value I of the current source; Supplying a constant current source; A ninth transistor having a drain terminal connected to the second input terminal and having a common base terminal with the seventh and eighth transistors; And a tenth transistor having a drain terminal connected to the first input terminal and having a common base terminal with the fifth and sixth transistors.
이하 첨부도면을 참조하여, 본 발명에 따른 디씨 오프셋 보상회로를 상세히 설명한다. Hereinafter, a DC offset compensation circuit according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 일 실시예에 따른 디씨 오프셋 보상회로의 구성을 나타낸 것이다. 도시된 바와 같이, 증폭기 A의 입력단에 하이패스 필터(40) 및 양의 피드백(positive feedback)을 갖는 트랜스컨덕턴스(50)가 연결된 것을 알 수 있다. 커패시터 C와 저항 R을 포함하여 구성된 하이패스 필터(40)는, 증폭기 A로 입력되는 DC전압을 차단하는 기능을 수행하고, 트랜스컨덕턴스(50)는 입력전압 Vin에 비례하는 전류 GmVx를 출력한다. 증폭기의 입력노드 X에서의 등가저항값 Rx는 아래의 수학식과 같이 나타낼 수 있다. 2 illustrates a configuration of a DC offset compensation circuit according to an embodiment of the present invention. As shown, it can be seen that the
위 수학식에서, GmR값이 1보다 작으면서 1에 가까운 값인 경우, 등가저항 Rx값은, 양의 피드백(positive feedback) 회로를 가하지 않았을 때의 원래의 저항값 R보다 더 큰 저항값을 가지게 된다. 수학식2로부터, 입력저항의 증가비율은 (1-GmR)-1임을 알 수 있다. 따라서 트랜스컨덕턴스(50)의 파라미터 Gm값을 조절하여 회로의 등가저항값 Rx를 높일 수 있다. In the above equation, when the GmR value is less than 1 and close to 1, the equivalent resistance Rx value has a larger resistance value than the original resistance value R when no positive feedback circuit is applied. From
한편, 일반적인 전압증폭기는 입력저항, 트랜스컨덕턴스, 출력저항으로 구성되어 있는 바, 도 2의 실시예에서 전압증폭기 A를 입력저항, 트랜스컨덕턴스 , 출력저항으로 대체하여 도시하면 도 3과 같이 구성할 수 있다. On the other hand, a general voltage amplifier is composed of an input resistance, a transconductance, an output resistance bar. In the embodiment of FIG. 2, the voltage amplifier A may be configured as shown in FIG. 3 by replacing the voltage amplifier A with an input resistance, a transconductance, and an output resistance. have.
도 3에 도시된 바와 같이, 입력저항 R, 트랜스컨덕턴스 Gm1 및 출력저항 Rout으로 구성된 증폭기의 입력단에 양의 피드백(positive feedback)을 갖는 트랜스컨덕턴스 Gm2가 연결된 것을 볼 수 있다. As shown in FIG. 3, it can be seen that a transconductance Gm2 having positive feedback is connected to an input terminal of an amplifier composed of an input resistor R, a transconductance Gm1, and an output resistor Rout.
한편, 도 3의 실시예와 같이 두 개의 트랜스컨덕턴스(Gm1, Gm2)를 사용하는 대신에, 둘 이상의 서로 다른 전류값을 출력시킬 수 있는 트랜스컨덕턴스 셀을 적용하면, 하나의 트랜스컨덕턴스만으로 도 3의 회로와 동일한 기능을 수행하는 회로를 구현할 수 있다. 이에 대한 구성이 도 4에 나타나 있다. Meanwhile, instead of using two transconductances Gm1 and Gm2 as in the embodiment of FIG. 3, if a transconductance cell capable of outputting two or more different current values is applied, only one transconductance of FIG. A circuit that performs the same function as the circuit can be implemented. The configuration thereof is shown in FIG. 4.
도 4의 트랜스컨덕턴스 Gm4는 2개의 출력전류(KGmVin, GmVin)를 갖는다. 도 4의 트랜스컨덕턴스의 출력전류 중에서, 피드백되는 쪽의 전류(KGmVin)는 스케일링(scaling)할 수 있는데, 도 4의 실시예에서는 K배 스케일링되었음을 볼 수 있다. The transconductance Gm4 of FIG. 4 has two output currents KGmVin and GmVin. Among the output currents of the transconductance of FIG. 4, the current KGmVin of the feedback side may be scaled. In the embodiment of FIG. 4, it can be seen that K is scaled.
도 5는 집적회로 내에서 구현될 수 있는 종래 차동증폭기(differential amplifier)의 회로구성을 나타낸 것이다. 5 illustrates a circuit configuration of a conventional differential amplifier that can be implemented in an integrated circuit.
도시된 바와 같이, 제1 입력전압 Vin1은 제1 증폭기 A1으로 입력되고, 제1 증폭기 A1의 출력은 제1 트랜지스터 Q1의 게이트에 연결된다. 제1 트랜지스터 Q1의 드레인 및 소오스 단자에는 각각 출력저항 Rout과 저항 Rm이 연결되고, 또한 정전류원 I가 상기 제1 트랜지스터 Q1의 드레인 및 소오스 단자에 각각 연결된다. 한편, 제1 증폭기 A1의 음의 입력단은 상기 제1 트랜지스터 Q1의 소오스 단자에 연결된다. As shown, the first input voltage Vin1 is input to the first amplifier A1 and the output of the first amplifier A1 is connected to the gate of the first transistor Q1. The output resistor Rout and the resistor Rm are respectively connected to the drain and source terminals of the first transistor Q1, and the constant current source I is connected to the drain and source terminals of the first transistor Q1, respectively. Meanwhile, the negative input terminal of the first amplifier A1 is connected to the source terminal of the first transistor Q1.
또한, 상기한 회로구성과 대칭적으로, 제2 입력전압 Vin2는 제2 증폭기 A2로 입력되고, 제2 증폭기 A2의 출력은 제2 트랜지스터 Q2의 게이트에 연결된다. 제2 트랜지스터 Q2의 드레인 및 소오스 단자에는 각각 상기 출력저항 Rout과 상기 저항 Rm이 연결된다. 또한 정전류원 I가 상기 제2 트랜지스터 Q2의 드레인 및 소오스 단자에 각각 연결된다. 한편, 제2 증폭기 A2의 음의 입력단은 상기 제2 트랜지스터 Q2의 소오스 단자에 연결된다. Further, symmetrically with the above-described circuit configuration, the second input voltage Vin2 is input to the second amplifier A2, and the output of the second amplifier A2 is connected to the gate of the second transistor Q2. The output resistor Rout and the resistor Rm are respectively connected to the drain and source terminals of the second transistor Q2. A constant current source I is also connected to the drain and source terminals of the second transistor Q2, respectively. Meanwhile, the negative input terminal of the second amplifier A2 is connected to the source terminal of the second transistor Q2.
도 5에 도시된 선형증폭기의 트랜스컨덕턴스 파라미터 Gm 및 전압이득 A의 값은 아래 수학식과 같이 나타낼 수 있다. The value of the transconductance parameter Gm and the voltage gain A of the linear amplifier shown in FIG. 5 may be expressed as in the following equation.
도 6은 본 발명에 따라 도 5에 도시된 선형증폭기의 회로에 DC 오프셋을 보상하기 위한 구성을 추가한 것이다. FIG. 6 adds a configuration for compensating the DC offset to the circuit of the linear amplifier shown in FIG. 5 in accordance with the present invention.
도시된 바와 같이, 제1 증폭기 A1의 출력이 제1 트랜지스터 Q1 및 새로 추가된 제3 트랜지스터 Q3의 게이트 단자에 공통적으로 연결된다. 또한 상기 새로 추가된 제3 트랜지스터 Q3의 드레인 단자에는 원래의 전류원의 전류값 I보다 일정배수 K만큼 스케일링된 전류값을 갖는 전류원 KI가 연결되고, 제1 및 제3 트랜지스터 (Q1, Q3)의 소오스 단자에는 그 드레인 단자에 연결된 각 전류원들의 전류값(KI, I)의 합과 동일한 전류값 (K+1)I을 갖는 전류원이 공통적으로 연결된다. As shown, the output of the first amplifier A1 is commonly connected to the gate terminal of the first transistor Q1 and the newly added third transistor Q3. In addition, a current source KI having a current value scaled by a predetermined multiple K is connected to the drain terminal of the newly added third transistor Q3, and the source of the first and third transistors Q1 and Q3 is connected. A current source having a current value (K + 1) I equal to the sum of the current values (KI, I) of each current source connected to the drain terminal is commonly connected to the terminal.
또한, 상기한 회로구성과 대칭적으로, 제2 증폭기 A2의 출력이 제2 트랜지스터 Q2 및 새로 추가된 제4 트랜지스터 Q4의 게이트 단자에 공통적으로 연결된다. 또한 상기 새로 추가된 제4 트랜지스터 Q4의 드레인 단자에는 원래의 전류원의 전류값I보다 일정배수 K만큼 스케일링된 전류값을 갖는 전류원 KI가 연결되고, 제2 및 제4 트랜지스터 (Q2, Q4)의 소오스 단자에는 그 드레인 단자에 연결된 각 전류원들의 전류값(KI, I)의 합과 동일한 전류값(K+1)I을 갖는 전류원이 공통적으로 연결된다. Also, symmetrically with the above-described circuit configuration, the output of the second amplifier A2 is commonly connected to the gate terminal of the second transistor Q2 and the newly added fourth transistor Q4. In addition, a current source KI having a current value scaled by a predetermined multiple K is connected to the drain terminal of the newly added fourth transistor Q4, and the source of the second and fourth transistors Q2 and Q4 is connected. A current source having a current value K + 1 I equal to the sum of the current values KI and I of each current source connected to the drain terminal is commonly connected to the terminal.
한편, 상기 새로 추가된 제3 트랜지스터 Q3의 드레인 단자는 상기 제2 증폭기 A2의 양의 입력단에 연결되고, 상기 새로 추가된 제4 트랜지스터 Q4의 소오스 단자는 상기 제1 증폭기 A1의 양의 입력단에 연결됨으로써, 상기 제2 증폭기 A2 및 제1 증폭기 A1은 각각 양의 피드백을 갖는다. Meanwhile, the drain terminal of the newly added third transistor Q3 is connected to the positive input terminal of the second amplifier A2, and the source terminal of the newly added fourth transistor Q4 is connected to the positive input terminal of the first amplifier A1. Thus, the second amplifier A2 and the first amplifier A1 each have positive feedback.
도 6의 선형증폭기에서, 입력저항의 증가비율은 아래 수학식과 같이 나타낼 수 있다. In the linear amplifier of FIG. 6, the increase ratio of the input resistance may be expressed by the following equation.
도 6의 회로에서, 예컨대, 만약 두 저항 R과 Rm의 값이 동일하고, K=0.9 이면, 입력저항의 증가비율은 10이 된다. 즉 입력저항이 등가적으로 10배가 되며, 이에 따라 시정수 값도 10배가 된다. In the circuit of Fig. 6, for example, if the values of the two resistors R and Rm are the same and K = 0.9, the rate of increase of the input resistance is 10. That is, the input resistance is equivalently 10 times, and thus the time constant is also 10 times.
도 7은 집적회로 내에서 구현될 수 있는 종래 차동증폭기의 또 다른 회로구성을 나타낸 것이다. 도 7의 회로구성을 간략히 살펴보면 다음과 같다. 7 shows another circuit configuration of a conventional differential amplifier that can be implemented in an integrated circuit. Briefly looking at the circuit configuration of Figure 7 as follows.
제1 입력단자 V11은, 제1 트랜지스터 Q11의 게이트 단자에 연결되는 한편, 동일한 값을 갖는 2개의 저항(R/2, R/2)을 거쳐서 제2 입력단자 V12와 연결된다. 제1 트랜지스터 Q11의 드레인 단자에는 전류원 I 및 제3 트랜지스터 Q13의 게이트 단자가 연결되고, 제1 트랜지스터 Q11의 소오스 단자는 제6 트랜지스터 Q16를 통해 접지되고, 저항 Rm을 통해 제2 트랜지스터 Q12의 소오스와 연결된다. 제6 트랜지스터 Q16의 게이트 단자는 상기 제3 트랜지스터 Q13의 소오스 단자 및 제5트랜지스터 Q15의 게이트 단자와 연결되고, 또한 전류원 I를 거쳐서 접지된다. 상기 제5 트랜지스터 Q15의 드레인 단자는 전류원 I와 연결되고, 소오스 단자는 접지된다. The first input terminal V11 is connected to the gate terminal of the first transistor Q11 and is connected to the second input terminal V12 via two resistors R / 2 and R / 2 having the same value. The drain terminal of the first transistor Q11 is connected to the gate terminal of the current source I and the third transistor Q13, the source terminal of the first transistor Q11 is grounded through the sixth transistor Q16, and the source of the second transistor Q12 is connected through the resistor Rm. Connected. The gate terminal of the sixth transistor Q16 is connected to the source terminal of the third transistor Q13 and the gate terminal of the fifth transistor Q15, and is also grounded through the current source I. The drain terminal of the fifth transistor Q15 is connected to the current source I, and the source terminal is grounded.
상기한 구성과 대칭적으로, 제2 입력단자 V12는 제2 트랜지스터 Q12의 게이트 단자에 연결되는 한편, 2개의 저항(R/2, R/2)을 거쳐서 제1 입력단자 V11과 연결된다. 제2 트랜지스터 Q12의 드레인 단자에는 전류원 및 제4 트랜지스터 Q14의 게이트 단자가 연결되고, 제2 트랜지스터 Q12의 소오스 단자는 제8 트랜지스터 Q18을 통해 접지되고, 저항 Rm을 통해 제1 트랜지스터 Q11의 소오스와 연결된다. 제8 트랜지스터 Q18의 게이트 단자는 상기 제4 트랜지스터 Q14의 소오스 단자 및 제7 트랜지스터 Q17의 게이트 단자와 연결되고, 또한 전류원 I를 거쳐서 접지된다. 상기 제7 트랜지스터 Q17의 드레인 단자는 전류원과 연결되고, 소오스 단자는 접지된다. Symmetrically to the above-described configuration, the second input terminal V12 is connected to the gate terminal of the second transistor Q12 while being connected to the first input terminal V11 via two resistors R / 2 and R / 2. A current source and a gate terminal of the fourth transistor Q14 are connected to the drain terminal of the second transistor Q12, a source terminal of the second transistor Q12 is grounded through an eighth transistor Q18, and connected to a source of the first transistor Q11 through a resistor Rm. do. The gate terminal of the eighth transistor Q18 is connected to the source terminal of the fourth transistor Q14 and the gate terminal of the seventh transistor Q17 and is grounded through the current source I. The drain terminal of the seventh transistor Q17 is connected with a current source, and the source terminal is grounded.
도 8은 본 발명에 따라 도 7에 도시된 선형증폭기의 회로에 DC 오프셋을 보상하기 위한 구성을 추가한 것이다. 도시된 바와 같이, 하나의 전류원 2KI가 제1 입력단자 V11에 연결된 저항 R/2과 제2 입력단자에 연결된 저항 R/2사이의 노드에 추가 연결되었음을 알 수 있다. 8 adds a configuration for compensating for DC offset in the circuit of the linear amplifier shown in FIG. 7 in accordance with the present invention. As shown, it can be seen that one current source 2KI is further connected to a node between a resistor R / 2 connected to the first input terminal V11 and a resistor R / 2 connected to the second input terminal.
또한 상기 제1 입력단자 V11에 드레인이 연결된 제10 트랜지스터 Q10가 추가되었는데, 상기 제10 트랜지스터 Q12의 게이트는 상기 제7 트랜지스터 Q17 및 제8 트랜지스터 Q18과 공통 베이스 단자를 가지며, 그 소오스 단자는 접지된다. 대칭적으로, 상기 제2 입력단자 V12에 드레인이 연결된 제9 트랜지스터 Q19가 추가되었는데, 상기 제9 트랜지스터 Q19의 게이트는 상기 제5 트랜지스터 Q15 및 제6 트랜지스터 Q16과 공통 베이스 단자를 가지며, 그 소오스 단자는 접지된다.In addition, a tenth transistor Q10 having a drain connected to the first input terminal V11 is added, and the gate of the tenth transistor Q12 has a common base terminal with the seventh transistor Q17 and the eighth transistor Q18, and its source terminal is grounded. . Symmetrically, a ninth transistor Q19 having a drain connected to the second input terminal V12 was added, and the gate of the ninth transistor Q19 has a common base terminal with the fifth transistor Q15 and the sixth transistor Q16, and a source terminal thereof. Is grounded.
이상 본 발명의 특정 실시예를 도시하고 설명하였으나, 본 발명의 기술사상은 첨부된 도면과 상기한 설명내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형이 가능함은 이 분야의 통상의 지식을 가진 자에게는 자명한 사실이며, 이러한 형태의 변형은, 본 발명의 정신에 위배되지 않는 범위 내에서 본 발명의 특허청구범위에 속한다고 볼 것이다. While specific embodiments of the present invention have been illustrated and described, the technical spirit of the present invention is not limited to the accompanying drawings and the above description, and various modifications can be made without departing from the spirit of the present invention. It will be apparent to those skilled in the art, and variations of this form will be regarded as belonging to the claims of the present invention without departing from the spirit of the present invention.
이상 살펴 본 바와 같이, 본 발명은 높은 시정수 값을 가지면서도 외부 저항이나 외부 커패시터 소자를 사용하지 않고, 집적회로로서 구현하는 것이 가능하고, 이를 통해, DC오프셋 문제와 1/f 잡음을 효과적으로 제거할 수 있다. As described above, the present invention can be implemented as an integrated circuit without using an external resistor or an external capacitor element while having a high time constant value, thereby effectively eliminating the DC offset problem and 1 / f noise. can do.
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