KR20070003656A - 온도 조절 방법 및 회로 - Google Patents

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Abstract

본원은 집적 회로의 열 성능을 관리하는 방법 및 회로에 관한 것이다. 병렬로 결합된 온도 감지 회로들 및 다수의 전력 FET들은 반도체 기판으로부터 제조된다. 각 온도 감지 회로는 대응하는 전력 FET 근처 또는 이를 포함하는 반도체 기판의 부분의 온도를 모니터한다. 전력 FET들 중 하나 이상의 FET 근처의 반도체 기판의 온도가 미리 결정된 값에 도달할 때, 대응하는 온도 감지 회로는 전력 FET의 게이트 상에 나타나는 전압을 감소시킨다. 이 감소된 전압은 전력 FET의 온-저항을 감소시키고 다수의 전력 FET들의 다른 FET들로의 전류의 일부를 채널화한다. 전력 FET는 동작을 계속하지만 감소된 전류 흐름을 갖는다. 반도체 기판의 온도가 미리 결정된 값보다 아래로 떨어질 때, 전력 FET의 게이트 전압은 자신의 공칭값으로 증가된다.
온도 감지 회로, 전력 FET, 온-저항, 구동 회로, 열 제한 회로

Description

온도 조절 방법 및 회로{Method for regulating temperature and circuit therefor}
도1은 본 발명의 실시예를 따른 전력 FET 네트워크의 블록 회로도.
도2는 도1의 전력 FET 네트워크의 일부를 도시한 개요적인 회로도.
도3은 본 발명의 또 다른 실시예를 따른 전력 FET 네트워크의 개요적인 회로도.
도4는 본 발명의 또 다른 실시예를 따른 전력 FET 네트워크의 블록도.
도5는 본 발명의 또 다른 실시예를 따른 전력 FET 네트워크의 블록 회로도.
도6은 본 발명의 또 다른 실시예를 따른 전력 FET 네트워크의 개요적인 회로도.
도7은 본 발명의 또 다른 실시예를 따른 전력 FET 네트워크의 개요적인 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
121 내지 12n: 전력 FET
141 내지 14n: 선형 열 리미트 회로
161 내지 16n: 게이트 임피던스
본 발명은 일반적으로 반도체 부품들에 관한 것이며, 특히 반도체 부품들에서 열 관리에 관한 것이다.
고전력 반도체 부품들은 전형적으로, 이들 부품들을 열 장애로부터 보호하기 위한 회로를 포함한다. 예를 들어, 많은 량의 열을 분산시키는 집적된 전압 레귤레이터는 종종, 온도가 임계 레벨에 도달될 때 집적 회로를 차단 또는 턴오프 하는 열 차단 회로를 포함한다. 기판이 냉각되면, 열 차단 회로는 전압 레귤레이터를 다시 턴온시킨다. 열 차단 회로들이 지닌 결점은 이들 회로들이 이산 반도체 장치들과 같은 반도체 부품들의 스위칭 속도를 저하시킨다는 것이다.
전력 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFETs)을 열 장애로부터 보호하기 위한 또 다른 보편적인 방법은 병렬로 다수의 출력 장치들 모두를 결합시킴으로 이들 트랜지스터들을 통해서 도통되는 전류를 감소시킨다는 것이다. 예를 들어, 다수의 절연 게이트 전계 효과 트랜지스터들은 서로에 결합된 자신들의 드레인 단자들 및 서로에 결합된 자신들의 소스 단자들을 갖도록 구성될 수 있다. 이 구성에서, 총 출력 전류가 각 절연 전계 효과 트랜지스터를 통해서 흐르는 전류들의 합이 되도록, 출력 전류는 여러 절연 게이트 전계 효과 트랜지스터들에 의해 공유된다. 이 방법이 지닌 결점은 자신들의 온 저항(Rdson)에서 차이들이 각 절연 게이 트 전계 효과 트랜지스터를 통해서 흐르는 전류들의 불평형을 초래하여, 전계 효과 트랜지스터들 중 하나 이상의 트랜지스터들이 과열되어 열 장애를 겪게 한다는 것이다. 집적 회로 제조자들은 병렬 접속된 절연 게이트 전계 효과 트랜지스터들에서 흐르는 전류를 측정하는 능동 회로들을 포함하여 이 문제를 극복한다. 제어 회로는 측정된 전류를 이용하여 각 절연 게이트 전계 효과 트랜지스터의 게이트 드라이브를 조정하여 각 절연 게이트 전계 효과 트랜스터에서 거의 동일한 전류를 유지시킨다. 이 방법이 지닌 결점들은 각 절연 게이트 전계 효과 트랜지스터를 통해서 흐르는 전류를 모니터하기 위해선 복잡한 회로를 필요로 하고 데이터를 제어 회로로 라우팅하는 상호접속부들을 복잡하게 한다는 것이다.
그러므로, 병렬 접속된 반도체 장치들의 온-저항들이 거의 정합되지 않을 때 전류 공유를 증진시키는 방법 및 반도체 장치가 필요로 된다. 이 방법 및 반도체 장치는 비용 효율적이고 신뢰할 수 있는 것이 바람직하다.
본 발명은 유사한 소자들에 유사한 참조 번호들이 병기된 첨부한 도면과 관련한 이하의 상세한 설명으로부터 더욱 양호하게 이해할 수 있을 것이다.
일반적으로, 본 발명은 반도체 기판으로부터 제조된 집적 회로에서 열 관리를 수행하는 방법들 및 회로를 제공한다. 일 실시예를 따르면, 집적 회로는 병렬 형태로 접속된 다수의 전력 전계 효과 트랜지스터(FETs)를 포함한다. 각 병렬 접속된 전력 FET는 선형 열 제한 회로에 접속된다. 집적 회로를 또한 전력 FET 네트워 크라 칭한다. 선형 열 제한 회로는 반도체 기판의 온도가 미리 결정된 값 또는 레벨 보다 아래가 되도록 전력에 의해 발생되는 열이 충분히 낮을 때 유휴 모드(idle mode)로 동작한다. 미리 결정된 온도 값 또는 레벨을 또한 규정된 온도, 임계 온도 값 또는 레벨, 또는 임계값 또는 레벨이라 칭한다. 전력 FET들 중 하나 이상의 FET가 충분한 열을 발생시켜 반도체 기판의 온도를 미리 결정된 레벨로 상승시킬 때, 선형 열 제한 전류는 능동 또는 조절 모드로 들어가고 과다한 열을 발생시키는 전력 FET 또는 전력 FET들에서 흐르는 전류를 낮춘다. 전력 FET 네트워크는 전력 FET 네트워크에서 흐르는 전류가 실질적으로 일정한 레벨을 유지하도록 구성된다. 따라서, 전력 FET들 중 하나 이상의 FET에서 전류를 낮추면 다수의 전력 FET들의 다른 전력 FET들에서 흐르는 전류를 증가시킨다. 전력 FET 네트워크에서 흐르는 총 전류가 실질적으로 일정한 레벨로 유지되기 때문에, 전력 FET 네트워크에 의해 분산되는 전력은 실질적으로 일정한 레벨로 유지된다. 본 발명을 따른 선형 열 제한 회로를 포함하는 이점은 전력 FET들이 복잡하고 값비싼 회로를 이용함이 없이 병렬로 결합될 수 있다는 것이다.
또 다른 실시예를 따르면, 본 발명은 전력 FET 네트워크가 3개의 동작 모드들 중 한 모드에서 동작하도록 하는 다기능 핀을 포함한다. 제1 동작 모드에서, 다기능 핀은 접지 레벨에서 바람직하게 되는 동작 전위의 소스에 결합된다. 이 동작 모드에서, 선형 열 제한 회로는, 온도가 미리 결정된 또는 임계 레벨에 도달하여 일정 온도를 유지하는 경우 반도체 기판의 온도가 미리 결정된 레벨보다 아래이고 전력 FET들을 제어할 때 유휴 모드에서 동작한다. 제2 동작 모드에서, 다기능 핀은 플로우팅되거나 개방된 채로 되어, 반도체 기판의 온도가 미리 결정된 레벨에 도달할 때 전력 FET 네트워크가 "오프-상태(off-state)"로 래치되도록 한다. 제3 동작 모드에서, 다기능 핀은 커패시터를 통해서 동작 전위 소스에 결합된다. 이 모드에서, 반도체 기판의 온도가 미리 결정된 또는 임계 레벨에 도달할 때, 전력 FET 네트워크는 고정 또는 미리 결정된 시간 지연 후 "오프-상태(off-state)"로 래치된다. 이 동작 모드의 장점은 온도가 임계 레벨에 도달된 후 프로그램되거나 미리 결정된 시간 기간 동안 계속해서 동작하도록 함으로써, 증가된 온도가 과도 열 이벤트에 의해 초래되는 경우 전력 FET 네트워크를 계속해서 정상 동작시킨다.
또 다른 실시예를 따르면, 본 발명은 약 100KHz보다 큰 스위칭 주파수들을 갖는 애플리케이션들에서 사용하는데 적합한 고속 스위칭 회로를 포함한다. 고속 스위칭 회로는 전력 FET의 게이트에 결합되는 게이트 구동 회로를 포함한다. 전력 FET 근처의 반도체 기판의 온도가 미리 결정된 레벨에 도달할 때, 열 감지 회로는 전력 공급 전압을 게이트 구동 회로로 낮추며, 이 회로는 자신으로부터의 출력 신호의 진폭을 낮춘다. 다른 말로서, 게이트 구동 회로로의 공급 전압을 낮추면 구동 회로의 출력 신호를 낮추는데, 즉, 전력 FET를 통해서 흐르는 전류를 낮추고 전력 FET에 의해 발생되는 열을 감소시키는 전력 FET로의 게이트 구동 전압을 낮춘다. 전력 FET 근처의 반도체 재료의 온도가 안전한 동작 레벨로 감소되면, 열 감지 회로는 전력 FET로의 게이트 구동 신호를 증가시키는 자신의 공칭 동작 레벨로 게이트 구동 회로 전력 공급 전압을 복구시킨다.
도1은 다수의 전력 금속 산화물 반도체 전계 효과 트랜지스터(MOSFETs)(121-12n), 다수의 선형 열 제한 회로들(141-14n), 다수의 게이트 임피던스들(161-16n) 및 다수의 오링(Oring) 다이오드들(171-17n)을 포함하는 전력 FET 네트워크(10)의 블록 회로도이다. 당업자가 인지하는 바와 같이, 임피던스는 일반적으로 문자 "Z"으로 표시된다. MOSFET를 또한 절연 게이트 반도체 장치, 절연 게이트 전계 효과 트랜지스터, 반도체 장치 또는 전계 효과 트랜지스터(FET)라 칭한다. 용어 전계 효과 트랜지스터(FET)는 또한 일반적으로 전계 효과 트랜지스터들, 예를 들어 접합 전계 효과 트랜지스터 등이라 칭할 수 있다. 각 전력 FET(121-12n)는 게이트 단자, 드레인 단자, 및 소스 단자를 갖고, 각 선형 열 제한 회로(141-14n)는 제어 출력 단자를 갖는다. 전력 FET들은 병렬 형태로 결합되어, 각 전력 FET의 단자들이 모두 결합되도록 하는데, 즉 이들 단자들이 공통으로 접속되도록 하고 각 전력 FET의 소스 단자들이 모두 접속되도록 하는데, 즉 이들 단자들이 모두 접속되도록 한다. 공통 접속된 드레인 단자들은 로드 임피던스(18)를 통해서 동작 전위 소스(VDD)를 수신하도록 결합되고, 공통 접속된 소스 단자들은 동작 전위 소스(VSS)를 수신하도록 결합된다. 각 전력 FET의 게이트 단자들은 대응하는 선형 열 제한 회로(141-14n)에 접속되고 대응하는 게이트 임피던스(161-16n)를 통해서 동작 전위 소스(VCC)를 수신하고 대응하는 오링 다이오드(171-17n)의 애노드에 접속된다. 각 대응하는 오링 다이오 드(171-17n)의 캐소드들은 모두 접속되고 게이트 제어 신호(VG)를 수신한다.
예로서, VDD는 약 20볼트 내지 약 600볼트 범위에 있는데, VSS는 접지 전위에서 설정되고, VCC는 약 1볼트 내지 약 15 볼트 범위에 있다.
병렬로 결합될 수 있는 전력 FET들의 수는 본 발명을 제한하지 않는다. 그러나, 10개보다 작은 전력 FET들이 병렬로 결합되는 것이 바람직하다. 따라서, 도1은 모두 공통으로 접속된 드레인 단자들을 갖고 동작 전위 소스(VDD)를 수신하고 공통으로 모두 접속된 소스 단자들을 갖고 동작 전위 소스(VSS)를 갖는 전력 FETs(121-12n)를 도시한다. 첨자 "n"은 병렬로 결합되는 다수의 전력 FET들 또는 단일 전력 FET가 존재할 수 있다는 것을 나타내기 위하여 참조 번호(12)에 병기되어 있다. 따라서, 전력 FET(12n)는 전력 FET(121)에 결합되는 0개 이상의 전력 FET들(12)이 존재할 수 있다는 것을 나타내기 위하여 타원들을 이용하여 전력 FET(122)에 결합되는 것으로서 도시된다. 전력 FET들(121-12n)의 소스 단자들은 또한 자신들의 바디들에 결합되는데, 즉 전력 FET들(121-12n)이 형성되는 기판에 결합된다.
전력 FET들(12n)처럼, 첨자 "n"은 선형 열 제한 회로들, 게이트 임피던스들, 및 오링 다이오드들의 참조 번호들에 병기되어, 이들 각각에 하나 이상이 존재할 수 있다는 것이 나타낸다. 전력 FET(121)의 게이트 단자는 선형 열 제한 회로(141) 의 출력 단자, 즉 오링 다이오드(171)의 애노드에 결합되고 게이트 임피던스(161)를 통해서 동작 전위 소스(VCC)를 수신한다. 유사하게, 전력 FET들(122-12n)의 게이트 단자들은 선형 열 제한 회로들(142-14n)의 출력 단자 및 오링 다이오드(172-17n)의 애노드들 각각에 결합되고 게이트 임피던스들(162-16n) 각각을 통해서 동작 전위 소스(VCC)를 수신한다.
동작시, 선형 열 제한 회로들(141-14n)은 전력 FET들(121-12n) 각각에 인접하거나 이를 포함하는 기판 재료에서 온도를 모니터한다. 전력 FET들 중 하나의 FET의 온도가 미리 결정된 값 또는 레벨에 도달하면, 이 전력 FET와 관련된 선형 열 제한 회로는 전력 FET의 게이트 전압을 감소시켜 이를 통해서 흐르는 전류를 낮춘다. 다수의 전력 FET들(121-12n)에 들어오는 전류가 실질적으로 다수의 전력 FET들(121-12n)에서 나오는 전류와 실질적으로 동일하기 때문에, 게이트 전압들이 감소되지 않는 전력 FET들을 통해서 흐르는 전류는 게이트 전압들이 감소되는 하나 이상의 전력 FET들을 통해서 흐르는 감소된 전류를 보상하도록 증가된다. 예를 들어, 전력 FET(121) 근처의 반도체 기판의 온도가 미리 결정된 값을 초과하면, 선형 열 제한 회로(141)는 전력 FET(121)의 게이트 상에서 게이트 전압을 낮춘다. 이는 전력 FET(121)의 컨덕턴스를 감소시키고 전력 FET(121)를 통해서 흐르는 전류를 감소시킨 다. 다른 말로서, 전력 FET(121)의 온-저항은 증가된다. 증가된 온-저항 때문에, 전력 FET(121)를 통해서 흐르는 전류는 전력 FET들(122-12n)을 향하여 채널화 된다. 따라서, 전력 FET(121)을 통해서 흐르는 전류는 전력 FET들(122-12n)을 통해서 흐르는 전류와 관계없이 감소된다. 감소된 전류는 전력 FET(121)의 온-저항을 증가시킨다. 게다가, 전력 FET(121)의 게이트 상에서 게이트 전압을 낮추면 다이오드(171)를 역 바이어스시키고 전력 FET(121)를 전력 FET들(122-12n)로부터 전기적으로 격리시키는 다이오드(171)의 애노드에서 전압을 낮춘다. 다이오드들(171-17n)을 오링 다이오드라 칭하는데, 그 이유는 이들이 논리적인 오링 기능을 수행하기 때문이다.
전력 FET(121)를 포함하는 반도체 기판의 온도가 미리 결정된 값 아래로 떨어지면, 선형 전류 제한 회로(141)는 전력 FET(121)의 게이트에서 전압을 상승시킴으로써, 이를 통해 도통되는 전류를 증가시킨다. 따라서, 동작 동안 전력 FET(121)에 의해 분산되는 전력은 실질적으로 일정하게 유지된다.
도2는 본 발명의 실시예를 따른 게이트 임피던스(16n)를 도시한다. 도2에 도시된 것은 능동 장치(21n)에 병렬로 결합되는 저항기(19n)이다. 특히, 능동 장치는 저항기(19n)의 한 단자에 접속되는 전류 운반 전극 및 저항기(19n)의 다른 단자에 접속되는 또 다른 전류 운반 전극을 갖는 전계 효과 트랜지스터(21n)이다. 전계 효 과 트랜지스터(21n)의 제어 전극은 열 제한 회로(14n)에 접속된다. 저항기(19n)는 적어도 약 1000 Ohms의 저항을 갖는다. 능동 장치와 병렬로 저항기로서 게이트 임피던스(16n)를 구성하면 게이트 임피던스(16n)의 동작이 2가지 모드들, 정상 동작 모드 및 열 보호 동작 모드로 동작하도록 한다. 정상 동작 모드에서, 전류 제한 회로(14n)는 게이트 단자 상에 논리 고 게이트 제어 신호를 배치함으로써 능동 모드로 전계 효과 트랜지스터(21n)을 바이어스시킨다. 이 동작 모드에서, 전계 효과 트랜지스터(21n)는 고 임피던스 저항기(19n)와 병렬로 저 임피던스 소자로서 기능한다. 따라서, 게이트 임피던스(16n)는 전계 효과 트랜지스터(21n)와 실질적으로 동일한 임피던스 값을 갖는다. 저 임피던스 경로는 증가된 대역폭을 제공하고 전력 FET(12n)가 스위치 또는 턴 오프 및 온되도록 한다. 열 보호 동작 모드에서, 전류 제한 회로(14n)는 논리 저 게이트 제어 신호를 게이트 단자상에 배치함으로써 비능동 동작 모드로 전계 효과 트랜지스터(21n)를 바이어스시킨다. 이 동작 모드에서, 전계 효과 트랜지스터(21n)는 저항기(19n)의 임피던스보다 실질적으로 큰 임피던스를 갖는다. 따라서, 게이트 임피던스(16n)는 저항기(19n)의 임피던스 값과 실질적으로 동일한 임피던스값을 갖는다. 고 임피던스 경로는 전력 FET(12n)가 턴오프되도록 함으로써, 이것이 열적으로 손상되는 것을 방지하는데, 즉 전력 FET(12n)에 의해 발생되는 열 이 전력 FET(12n)가 형성되는 반도체 기판에 손상을 입히는 것을 방지한다. 능동 소자(21n)를 위한 반도체 장치의 유형은 본 발명을 제한하지 않는다는 것을 이해하여야 한다. 예를 들어, 능동 소자(21n)는 바이폴라 접합 트랜지스터, 접합 전계 효과 트랜지스터, 금속 절연체 반도체 장치 등일 수 있다. 전력 FET들(12n), 선형 열 제한 회로들(14n), 게이트 임피던스들(16n) 및 오링 다이오드들(17n) 처럼, 첨차 "n"은 고 임피던스 저항기들 및 전계 효과 트랜지스터의 참조 번호에 병기되어 이들 각각 중 하나 이상이 존재할 수 있다는 것을 나타낸다.
또 다른 실시예를 따르면, 게이트 임피던스(16n)는 단지 저항기(19n)만을 포함하는 2개의 단자 장치인데, 즉 전계 효과 트랜지스터(21n)가 존재하지 않는다. 이 실시예에서, 저항기(19n)는 열 스파이크가 발생될 때 전력 FET(12n)가 턴오프되도록 한다. 게이트 임피던스들(161-16n)이 저항기들일 때, 이들은 전형적으로 풀-업 저항기들이라 칭한다.
도3은 선형 열 제한 회로(14n), 게이트 임피던스(16n) 및 오링 다이오드(17n)에 결합되는 전력 FET(12n)의 개요도를 도시한다. 본 발명의 실시예를 따르면, 선형 열 제한 회로(14n)는 열 증폭기(22)에 결합되는 열 감지 회로(20)를 포함하는데, 여기서 열 감지 회로(20) 및 열 증폭기(22)는 반도체 칩의 일부 또는 반도체 칩에 형 성된다. 열 감지 회로(20)는 게이트, 드레인 및 소스 단자들을 갖는 N-채널 트랜지스터(24)를 포함한다. 게이트 단자는 저항기(26)를 통해서 동작 전위 소스(VSS)에 그리고 저항기(28)를 통해서 N-채널 트랜지스터의 드레인 단자에 결합된다. 드레인 단자는 또한 저항기(30)를 통해서 동작 전위 소스(VBIAS)에 결합된다. 예로서, VBIAS는 약 3볼트 내지 약 15볼트 범위의 전압이다. 각 저항기(28 및 30)의 한 단자 및 드레인 단자는 공통 접속 또는 노드(32)를 형성하는데, 이 노드(32)를 또한 바이어싱 노드라 칭한다. 소스 단자는 동작 전위 소스(VSS)를 수신하기 위하여 결합된다. 저항기(26, 28 및 30)는 열 감지 회로(20)를 위한 바이어스 네트워크를 형성하도록 협동한다. 열 감지 회로(20)는 노드(32)에 접속되는 애노드 및 저항기(36)를 통해서 동작 전위 소스(VSS)를 수신하기 위하여 결합되는 캐소드를 갖는 온도 감지 다이오드(34)를 더 포함한다. 단지 하나의 온도 감지 다이오드(34) 만이 도시되어 있지만, 직렬로 모두 결합되는 다수의 온도 감지 다이오드들, 병렬로 결합되는 다수의 온도 감지 다이오드들 또는 이들의 조합이 존재할 수 잇다는 점을 이해하여야 한다. 온도 감지 소자가 온도 감지 다이오드로서 설명되었지만, 이는 본 발명을 제한하는 것이 아니라는 점에 유의하여야 한다. 다른 적절한 온도 감지 소자들은 FET 임계 전압들, 온-저항 등을 이용하여 온도 가변 레지스터들을 포함한다.
열 감지 회로(20)는 또한 게이트 단자, 저항기(42)를 통해서 동작 전위(VCC)의 소스를 수신하기 위하여 결합되는 드레인 단자 및 동작 전위 소스(VSS)를 수신하 기 위하여 결합되고 N-채널 FET(40)가 형성되는 기판에 결합되는 소스 단자를 갖는 N-채널 FET(40)를 포함한다. 온도 감지 다이오드(34)의 캐소드, 저항기(36)의 한 단자 및 N-채널 FET(40)의 게이트 단자의 공통 접속은 노드(38)를 형성한다. 드레인 단자 및 저항기(42)의 한 단자의 접속은 열 증폭기(22)의 입력에 접속되는 출력 노드(44)를 형성한다. N-채널 FET(40)는 저항기(36)와 협동하여 한 출력에 결합되는 기준 전위로 연산 증폭기를 작동시키는데, 이 기준 전위는 N-채널 FET(40)의 임계 전압이고 노드(38)는 다른 입력으로서 작용한다. 다른 말로서, N-채널 FET(40)는 저항기(36)와 협동하여 온도 종속 전압을 형성한다.
열 증폭기(22)는 한 쌍의 N-채널 FET들(46 및 48)을 포함하는데, 각 N-채널 FET는 게이트 단자, 드레인 단자 및 소스 단자를 갖는다. N-채널 FET(46)의 게이트 단자는 열 감지 회로(20)의 출력 노드(44)에 접속되고, N-채널 FET(46)의 소스 단자는 동작 전위 소스(VSS)를 수신하기 위하기 N-채널 FET(46)를 포함하는 기판에 결합된다. N-채널 FET(46)의 드레인 단자는 직렬 접속된 저항기들(50 및 52)을 통해서 동작 전위 소스(Vcc)를 수신하기 위하여 N-채널 FET(48)의 게이트 단자에 결합된다. 저항기들(50 및 52)이 한 쌍의 직렬 접속된 저항기들로 도시되었지만, 이는 본 발명을 제한하는 것이 아니라는 것을 이해하여야 한다. 예를 들어, 저항기들(50 및 52)은 단일 저항기로 대체될 수 있다. N-채널 FET(46)의 드레인 단자, N-채널 FET(48)의 게이트 단자, 및 저항기(50)의 한 단자의 공통 접속은 노드(54)를 형성한다. N-채널 FET(48)의 게이트는 노드(54)에 접속되며, 드레인은 임피던스(16n)을 통해서 동작 전위 소스(VCC)에 결합되고, N-채널 FET(48)의 소스 단자는 동작 전위 소스(VSS)를 수신하기 위하여 결합된다. 노드(58)는 N-채널 FET(48)의 드레인 단자 및 임피던스(16n)의 한 단자의 접속에 의해 형성되고 선형 열 제한 회로(14n)의 출력 노드로서 작용한다. 노드(58)는 또한 열 증폭기(22)의 출력 노드라는 점에 유의하여야 한다.
도3의 실시예를 따르면, 전력 FET(12n)의 게이트 단자는 노드(58)에 접속되고 전력 FET(12)의 드레인 단자는 로드 임피던스(18)를 통해서 동작 전위 소스(VDD)를 수신하기 위하여 결합된다. 전력 FET(12n)의 소스 단자는 동작 전위(VSS)의 소스를 수신하기 위하여 결합된다. 이 실시예는 또한 로우-사이드 형태(low-side configuration)라 칭한다.
또 다른 실시예를 따르면, 전력 FET(12n)의 게이트 단자는 노드(58)에 접속되고, 전력 FET(12)의 소스 단자는 로드 임피던스(18)를 통해서 동작 전위 소스(VSS)를 수신하기 위하여 결합된다. 전력 FET(12n)의 드레인 단자는 동작 전위 소스(Vdd)를 수신하기 위하여 결합된다. 이 실시예는 또한 하이-사이드 형태라 칭한다.
동작시, 바이어스 전압(VBIAS)은 저항기들(26, 28, 30)과 협동하여 N-채널 FET(40) 및 온도 감지 다이오드(34)를 위한 바이어스 전류(IBIAS)를 생성한다. 미리 결정된 온도보다 낮은 온도에서, 예를 들어 공칭 동작 온도에서, 전류(IBIAS)의 일부(IBIAS1)는 저항기들(28 및 26)을 통해서 흐르며, 전류(IBIAS)의 일부(IBIAS2)는 N-채널 FET(24)를 통해서 흐르고, 전류(IBIAS)의 일부(IBIAS3)는 온도 감지 다이오드(34)를 통해서 흐른다. 공칭 동작 온도에서, 노드(38)에서의 전압은 충분히 낮게되어, N-채널 FET(40)의 게이트-대-소 전압이 트랜지스터의 임계 전압보다 아래가 되도록 하는데, 이 트랜지스터는 유휴 모드에서 동작한다. 따라서, N-채널 FET(40)는 비도통 상태이고 출력 노드(44)에서의 전압은 동작 전위 소스(VCC)에 의해 전달되는 전압과 거의 동일하다. 이 전압은 증폭기(22)에 의해 증폭되고 N-채널 전력 FET(12n)을 바이어스시키기 위하여 출력 노드(58)에서 나타나게 되어, 순방향 동작 모드가 되도록 하는데, 즉 "온(on)"되도록 한다.
N-채널 전력 FET(12n) 및 온도 감지 다이오드(34)를 포함하는 반도체 기판의 온도가 증가될 때, 온도 감지 다이오드(34) 양단의 전압 강하는 감소된다. 온도 감지 다이오드(34) 및 저항기(36)가 노드(32)에서 바이어스 전압을 지원하기 때문에, 저항기(36) 양단 간의 전압 강하는 증가된다. 온도 감지 다이오드(34)는 반도체 기판에서 온도가 미리 결정된 값에 도달될 때 온도 감지 다이오드(34)에 의해 도통되는 전류가 N-채널 FET(40)의 게이트-대-소스-전압이 N-채널 FET(40)의 임계 전압보다 크게 되고 턴온되도록, 즉 N-채널 전력 FET(40)가 전류를 도통시키도록 시작하는 레벨로 증가된다. 이는 노드(44)에서 전압을 감소시키는데, 이 전압은 열 증폭 기(22)로 입력된다. 노드(44)에서 나타나는 전압은 열 증폭기(22)에 의해 증폭되고 노드(58)에서 나타난다. 노드(58)에서 나타나는 증폭된 전압 신호는 N-채널 전력 FET(12n)의 게이트 전압에서 나타나는 게이트 전압을 낯춤으로써, N-채널 전력 FET(12n)을 통해서 흐르는 전류를 감소시킨다. N-채널 전류 FET(12n)에서 흐르는 감소된 전류는 N-채널 전력 FET(12n)에 의해 분산되는 전력 량을 낮추는데, 이는 N-채널 전력 FET(12) 및 온도 감지 다이오드(34)를 포함한 반도체 기판의 온도를 감소시킨다. 반도체 기판의 온도가 미리 결정된 값보다 아래로 떨어지면, 온도 감지 다이오드(34)에 의해 도통된 전류는 N-채널 FET(40)의 게이트-대-소스 전압이 자신의 임계 전압보다 낮도록 감소된다. 따라서, N-채널 FET(40)는 노드(58)에서 나타나는 전압을 복구하고 N-채널 전력 FET(12n)을 통해서 흐르는 전류 량을 증가시키는 유휴 동작 모드로 리턴시킨다.
도4는 다수의 전력 FET들(121-12n), 다수의 선형 열 제한 회로들(1141-114n) 및 다수의 게이트 임피던스들(161-16n)을 포함하는 전력 FET 네트워크(80)의 블록 회로도이다. 전력 FET 네트워크(80)의 구성은 도1과 관련하여 서술된 전력 FET 네트워크(10)의 구성과 유사하다. 그러나, 전력 네트워크(800에서 게이트 임피던스들(161-16n)은 동작 전위 소스(Vcc)가 아니라 게이트 전압(VG)을 수신하기 위하여 결합되고, 오링 다이오드들(171-17n)은 포함되지 않는다.
도5는 다수의 전력 FET들(121-12n), 다수의 선형 열 제한 회로들(1021-102n), 다수의 게이트 임피던스들(161-16n) 및 다수의 오링 다이오드들(171-17n)을 포함하는 전력 FET 네트워크(80)의 블록 회로도이다. 전력 FET 네트워크(80)의 구성은 도1과 관련하여 서술된 전력 FET 네트워크(10)의 구성과 유사하다. 그러나, 전력 FET 네트워크(100)의 선형 열 제한 회로(1021-102n)는 열 래치 및 외부 다기능 제어 핀(1041-104n) 각각을 포함하는데, 이는 사용자가 전력 FET 네트워크(100)의 동작 모드를 선택하도록 한다. 본 발명의 실시예를 따르면, 선형 열 제한 회로들(1021-102n)은 외부 다기능 제어 핀(104)에 결합되는 열 래치(도5와 관련하여 서술됨)를 포함한다. 이들 차이로 인해, 선형 열 제한 회로들 및 도4 및 도5와 관련하여 서술된 전력 FET 네트워크들은 참조 번호(102 및 100)로 각각 식별된다.
도6은 선형 열 제한 회로(102n) 및 게이트 임피던스(16n)에 결합되는 전력 FET(12n)의 개요도이다. 본 발명의 실시예를 따르면, 선형 열 제한 회로(16n)는 열 래치(106) 및 열 증폭기(22)에 결합되는 열 감지 회로(20)를 포함한다. 열 감지 회로(20)처럼, 열 래치(106)는 또한 열 증폭기(22)에 결합된다. 열 감지 회로(20) 및 열 증폭기(22)는 도3과 관련하여 서술된다. 열 감지 회로(20)의 출력 노드(44)는 도3과 관련하여 설명된 바와 같이 열 증폭기(22)의 입력에 접속된다. 게다가, 출력 노드(44)는 열 래치(106)의 입력 단자에 접속된다. 열 래치(106)는 제너 다이오드(112)를 통해서 N-채널에 결합되는 N-채널 FET(108)를 포함한다. N-채널 FET(108)의 드레인 단자는 출력 노드(44)에 결합되며, N-채널 FET(108)의 소스 단자는 동작 전위 소스(Vss)를 수신하기 위하여 결합되고 N-채널 FET(108)의 게이트 단자는 제너 다이오드(112)의 애노드에 접속된다.
N-채널 FET(110)의 드레인 단자는 저항기(114)를 통해서 동작 전위 소스(VCC)를 수신하기 위하여 결합된다. 드레인 단자는 또한 제너 다이오드(12)의 캐소드에 접속된다. N-채널 FET(110)의 드레인 단자, 제너 다이오드(112)의 애노드, 및 저항기(114)의 한 단자의 공통 접속은 노드(116)를 형성한다. 다기능 제어 핀(104)은 노드(116)에 접속된다. N-채널 FET(110)의 게이트 단자는 저항기(118)의 한 단자에 그리고 N-채널 FET(120)의 드레인 단자에 공통으로 접속되어 노드(122)를 형성한다. 저항기(118)의 다른 단자는 동작 전위 소스(VCC)를 수신하기 위하여 결합된다. N-채널 FET(120)의 소스 단자는 동작 전위 소스(VSS)를 수신하기 위하여 결합되고 N-채널 FET(120)의 게이트 단자는 저항기들(50 및 52)에 공통으로 접속되어 노드(124)를 형성하는데, 이 노드는 열 증폭기(22)의 또 다른 입력으로서 작용한다.
동작시, 열 래치(106)의 다기능 제어 핀(104)은 3개의 동작 모드들 중 한 모드에서 동작 전력 FET 네트워크(100)를 허용하는 다기능 핀이다. 간편하게 하기 위하여, 전력 FET 네트워크(100)의 동작 설명은 도5 및 도6 모두를 참조할 것이다. 제1 동작 모드에서, 다기능 제어핀(104)은 예를 들어 짧은 와이어를 이용하여 동작 전위 소스(VSS)에 결합된다. 이 모드에서, 래치(106)는 디스에이블되고 전력 FET 네 트워크(100)는 전력 FET 네트워크(100) 처럼 동작한다. 제2 동작 모드에서, 다기능 제어 핀(104)은 플로우팅된 채로 있거나 개방되어, 열 래치(106)는 전력 FET 네트워크(100)를 오프-상태로 래치하는데, 즉 전력 FET 네트워크(100)는 턴오프된다. 제3 동작 모드에서, 커패시터(126)는 다기능 제어 핀(104) 및 동작 전위 소스(VSS) 사이에 결합된다. 이 동작 모드에서, 고정된 시간 지연이 커패시터(126) 및 저항기(114)의 저항-커패시턴스(RC) 시정수에 의해 설정된 후 열 래치(106)는 전력 FET 네트워크(100)를 오프-상태로 래치한다.
제1 동작 모드에서, 다기능 제어 제어 핀(104)은 동작 전위 소스(Vss)를 수신하기 위하여 결합되고 노드(116)에서 나타나는 전위는 VSS, 예를 들어 접지이다. 이 구성에서, 노드들(44 및 122)은 고 임피던스 노드들이 되어, 전력 FET 네트워크(100)는 전력 FET 네트워크(10)과 유사하게 동작한다.
제2 동작 모드에서, 다기능 제어 핀(104)은 플로우팅 된 채로 유지되고 온도 감지 다이오드(34)에 의해 감지된 온도는 미리 결정된 값보다 작으며, 노드(44)는 고 전압에 있고 N-채널 FET(46)는 "온(on)"되어 전류를 도통시킨다. 따라서, 노드(124)는 저 전압에 있고, N-채널 FET(120)는 "오프(off)"되거나 비도통 상태로 되며, 노드(122)는 고전압 레벨로 되고 N-채널 FET(110)는 "온(on)"되고 전류를 도통시킨다. N-채널 FET(110)가 "온(on)"되기 때문에, 이의 드레인 단자는 저전압 레벨에 있고, N-채널 FET(108)의 드레인 단자는 고 임피던스 상태에 있다. 이 상태에서, 전력 FET 네트워크(100)는 전력 FET 네트워크(10)와 유사하게 동작한다. 온도 감지 다이오드(34)에 의해 감지되는 온도가 미리 결정된 값에 도달할 때, N-채널 FET(46)는 노드(124)에서 전압을 증가시키는 전류를 덜 도통시키고 N-채널 FET(120)를 턴온시켜, N-채널 FET(110)를 턴오프시키고 N-채널 FET(108)를 턴온시킨다. 이는 노드(44)에서 전압을 낮춤으로, 스위칭 전력 FET(12n)을 턴오프시키는 N-채널 FET(46)의 게이트에 전압을 낮춘다. 스위칭 전력 FET(12n)는 온도 감지 다이오드(34)에 의해 감지되는 온도가 미리 결정된 값보다 아래에 있을 때 다시 턴온되어, 트랜지스터(40)를 턴오프시키고 열 증폭기(22)에 의해 증폭되는 노드(44)에서 고전압 레벨을 배치시키고 전력 스위칭 FET(12n)을 턴온시킨다.
커패시터(126)가 다기능 제어 핀(104) 및 동작 전위의 소스(VSS) 사이에 결합되는 제3 동작 모드에서, 온도 감지 다이오드(34)에 의해 감지된 온도가 미리 결정된 값보다 작은 경우, 전력 FET 네트워크는 온도가 미리 결정된 값보다 작을 때 제2 동작 모드에 대해서 서술된 바와 같은 유사한 방식으로 동작된다. 온도가 미리 결정된 값에 도달될 때, 저항기(114) 및 커패시터(126)의 RC 시정수에 의해 결정된 지연까지 전력 FET 네트워크(100)가 스위치 오프되는 것을 제외하면, 이 회로는 제2 동작 모드를 위하여 서술된 기능과 유사한 기능으로 동작한다.
도7은 모두 결합되는 다수의 전력 FET 서브-네트워크들(201i)을 포함하는 전력 FET 네트워크(200)의 회로도로서, "i"는 1, 2, 3,.. 과 동일한 정수이다. 따라서, 모두 결합되는 전력 FET 서브-네트워크들(201i)의 수는 본 발명을 제한하지 않 는다. 특히, 도7은 전력 FET 서브-네트워크(2011)에 결합되는 전력 FET 서브-네트워크(2012) 및 전력 FET 서브-네트워크(2012)에 결합되는 전력 FET 서브-네트워크(201i)을 도시한다. 각 전력 FET 서브-네트워크(201i)는 전력 FET(202i), 구동 회로(2041), 레귤레이터 FET(206i), 선형 열 감지 회로(208i), 및 전류 제한 회로(221i)를 포함한다. 전력 FET들(202i)은 N-채널 FET들이고 레귤레이터 FET 들(206i)은 P-채널 FET들이다. 따라서, 전력 FET 서브-네트워크(2021)는 레귤레이터 FET(206i)의 게이트 단자에 결합되는 출력 단자를 갖는 선형 열 제한 회로(2081)를 포함한다. 레귤레이터 FET(2061)는 자신의 바디에 결합되고 동작 전위 소스(VCC)를 수신하기 위하여 결합되는 소스 단자 및 노드(2161)을 형성하는 구동 회로(2041)의 상부 공급 레일 단자(2101)에 접속되는 드레인 단자를 갖는다. 노드(2161)는 바이패스 핀 또는 단자(2141)에 접속된다. 구동 회로(2041)는 또한 동작 전위 소스(VSS)를 수신하기 위하여 결합되는 하부 공급 레일 단자(2121) 및 펄스 폭 변조 스위칭 전원(220)의 출력 단자에 결합되는 입력 단자를 갖는다. 구동 회로(2041)의 출력 단자는 전력 FET(2021)의 게이트 단자에 접속된다.
일 실시예를 따르면, 전력 FET(2021)는 자신의 바디에 결합되고 동작 전위의 소스(VSS)를 수신하는 소스 단자 및 전류 제한 회로(221)에 결합되는 감지 단자를 갖는 감지 FET이다. 전력 FET(2021)의 드레인 단자는 동작 전위 소스(VDD)를 수신하기 위하여 결합된다. 전력 FET(2021)의 바디 다이오드(2201)는 전력 FET(2021)의 소스 단자에 결합되는 애노드 및 전력 FET(2021)의 드레인 단자에 결합되는 캐소드를 갖는다. 전력 FET(2021)는 전류 감지 저항기 등을 갖는 FET일 수 있다.
전력 FET 서브 네트워크(2012)는 레귤레이터 FET(2062)의 게이트 단자에 결합되는 출력을 갖는 선형 열 제한 회로(2082)을 포함한다. 레귤레이터 FET(2062)는 자신의 바디에 결합되고 동작 전위 소스(VCC)를 수신하기 위하여 결합되는 소스 단자 및 노드(2162)에서의 바이패스 핀(2142)과 구동 회로(2042)의 상부 공급 레일 단자(2102)에 접속되는 드레인 단자를 갖는다. 구동 회로(2042)는 또한 동작 전위 소스(VSS)를 수신하기 위하여 결합되는 하부 공급 레일 (2122) 및 펄스 폭 변조 스위칭 전원(220)의 출력 단자에 결합되는 입력 단자를 갖는다. 구동 회로(2042)의 출력 단자는 전력 FET(2022)의 게이트 단자에 접속된다.
전력 FET(2022)는 자신의 바디에 결합되고 동작 전위 소스(VSS)를 수신하는 소스 단자 및 전류 제한 회로(2212)에 결합되는 감지 단자를 갖는 감지 FET이다. 전 력 FET(2022)의 드레인 단자는 동작 전위 소스(VDD)를 수신하기 위하여 결합된다.전력 FET(2022)의 바디 다이오드(2202)는 전력 FET(2022)의 소스 단자에 결합되는 애노드 및 전력 FET(2022)의 드레인 단자에 결합되는 캐소드를 갖는다. 전력 FET(2022)의 드레인 단자는 전력 FET(2021)의 드레인 단자에 접속되고, 전력 FET(2022)의 소스 단자는 전력 FET(2021)의 소스 단자에 접속된다. 전력 FET(2021)처럼, 전력 FET(2022)는 전류 감지 저항기 등을 갖는 FET일 수 있다.
전력 FET 서브-네트워크(201i)는 레귤레이터 FET(206i)의 게이트 단자에 결합되는 출력을 갖는 선형 열 리미터 회로(208i)를 포함한다. 레귤레이터(206i)는 자신의 바디에 결합되고 동작 전위 소스(VCC)를 수신하기 위하여 결합되는 소스 단자 및 노드(216i)에서의 바이패스 핀(214i)과 구동 회로(204i)의 상부 공급 레일 단자(210i)에 접속되는 구동 단자를 갖는다. 구동 회로(204i)는 또한 동작 전위 소스(VSS)를 수신하기 위하여 결합되는 하부 공급 레일 (212i) 및 펄스 폭 변조 스위칭 전원(220)의 출력 단자에 결합되는 입력 단자를 갖는다. 구동 회로(204i)의 출력 단자는 전력 FET(202i)의 게이트 단자에 접속된다.
전력 FET(202i)는 자신의 바디에 결합되고 동작 전위 소스(VSS)를 수신하는 소스 단자 및 전류 제한 회로(221i)에 결합되는 감지 단자를 갖는 감지 FET이다. 전력 FET(202i)의 드레인 단자는 동작 전위 소스(VDD)를 수신하기 위하여 결합된다.전력 FET(202i)의 바디 다이오드(220i)는 전력 FET(2022)의 소스 단자에 결합되는 애노드 및 전력 FET(202i)의 드레인 단자에 결합되는 캐소드를 갖는다. 전력 FET(202i)의 드레인 단자는 전력 FET(2022)의 드레인 단자에 접속되고, 전력 FET(202i)의 소스 단자는 전력 FET(2022)의 소스 단자에 접속된다. 전력 FET들(202i 및 2022)처럼, 전력 FET(202i)는 전류 감지 저항기 등을 갖는 FET일 수 있다.
예로서, VDD는 약 20볼트 내지 약 600 볼트범위이며, VSS는 접지 전위에서 설정되고, VCC는 약 1볼트 내지 약 15볼트의 범위이다.
동작시, 선형 열 회로들(2081-208i)은 전력 FET들(2021-202i) 각각에 인접하거나 이를 포함하는 기판 재료의 온도를 모니터한다. 전력 FET들(2021-202i) 근처의 반도체 기판의 온도들이 미리 결정된 값보다 아래로 유지될 때, 선형 열 제한 회로들(2081-208i)은 전체 게이트 전압을 전력 FET들(2021-202i) 각각에 인가한다. 따라서, 노드들(2161-201i)에 나타나는 전압들은 VCC와 실질적으로 동일하고 각 구동 회로들(2041-204i)를 위한 전체 동작 전력을 제공하는데, 즉 상부 공급 레일 단자들(2101-210i)에 나타나는 동작 전력은 전압(VCC)와 실질적으로 동일하다. 구동 회로 들(2041-204i)의 입력들은 예를 들어 스위칭 전원(220)으로부터 펄스 폭 변조 신호를 수신하기 위하여 결합된다. 일 실시예를 따르면, 구동 회로들(2041-204i)의 입력 단자들에 나타나는 입력 신호는 약 5볼트 내지 약 10볼트 범위의 진폭을 갖는 구형파이다. 입력 신호의 유형 및 이의 진폭과 주파수는 본 발명을 제한하지 않는다. 상부 공급 레일 단자(2101-210i)에서 수신되는 바이어스 신호가 실질적으로 동작 전위(VCC)와 동일하기 때문에, 구동 회로들(2041-204i)는 충분히 바이어스되고 이들의 출력 신호들은 실질적으로 자신들의 전체 진폭들이다.
전력 FET들 중 하나 이상의 FET의 온도가 미리 결정된 전압 또는 레벨에 도달되면, 전력 FET와 관련된 선형 열 제한 회로는 레귤레이터 FET의 게이트 전압을 감소시킴으로써 레귤레이터 FET의 온-저항을 증가시킨다. 이는 상부 공급 레일 단자(210i)에 인가되는 바이어스 전압을 낮추는 레귤레이터 FET와 관련된 대응 노드(216i)에서 나타나는 전압을 감소시키는 레귤레이터 FET 양단의 전압 강하를 증가시킨다. 구동 회로(204i)의 바이어스 전압을 감소시키면 전력 FET(202i)의 게이트 단자에 나타나는 출력 신호의 진폭을 감소시키는데, 이는 전력 FET(2022)를 통해서 흐르는 전류를 낮춘다. 예를 들면, 전력 FET(2022)에 인접한 반도체 기판의 온도가 미리 결정된 값에 도달하면, 선형 열 제한 회로(2082)는 전력 FET(2022)의 게이트 단자에 나타나는 전압을 감소시키는데, 이는 전력 FET(2022)의 온저항을 증가시키고 전력 FET(2022)를 통해서 흐르는 전류를 감소시킨다. 하부 전력 레벨에서 동작하면 전력 FET(2022)에 의해 발생되는 온도를 낮춘다. 증가된 온-저항은 전력 FET(2022)을 벗어나서 전력 FET들(2021 및 202i)을 향하여 전류를 채널화 한다. 따라서, 전력 FET(2022)를 통해서 흐르는 전류는 전력 FET들(2021-202i)을 통해서 흐르는 전류와 무관하게 감소된다.
전력 FET(2022)를 포함하는 반도체 기판의 온도가 미리 결정된 값 보다 아래로 떨어지면, 선형 열 제한 회로(2082)는 전압을 전력 FET(2022)의 게이트에서 상승시킴으로써, 이를 통해 도통되는 전류를 증가시킨다. 전력 FET(2022)에 의해 분산되는 전력은 실질적으로 일정하게 유지된다.
지금까지, 집적 회로에서 열 관리를 수행하는 회로 및 방법들이 제공되었다는 것을 알 수 있다. 반도체 부품을 차단 또는 턴오프시킴으로써 열 관리를 수행하는 다른 열 관리 해결책들과 달리, 본 발명은 반도체 장치들이 동작을 유지하는 동안 실질적으로 일정한 온도를 유지함으로써 열 관리를 성취한다. 한 양상을 따르면, 본 발명은 값비싸고 복잡한 회로 및 상호접속부들을 부가함이 없이 다수의 반도체 장치들을 병렬화한다. 이는 집적 회로 제조 비용을 낮추고 이의 신뢰성을 증가시킨다. 본 발명의 또 다른 장점은 열 관리부가 반도체 장치들이 형성되는 기판의 온도를 감소시키는 동안 집적 회로가 계속 동작하도록 한다. 더 적은 병렬 구성된 장치들이 사용되기 때문에 전류 출력을 내려서 사용할 필요가 없다. 더적은 병 렬 구성된 장치를 이용하면 비용을 낮추고 수행성능을 개선시킨다. 또 다른 양상을 따르면, 본 발명은 3가지 상이한 모드들 중 한 모드에서 장치를 동작시키도록 하는 다기능 제어 핀을 포함한다. 이는 집적 회로의 기능을 포함한다.
본 발명의 바람직한 실시예가 본원에 서술되었지만, 당업자는 본 발명의 원리 및 범위를 벗어남이 없이 이와 같은 실시예들 및 방법들의 변화들 및 수정들을 행할 수 있다는 것이 명백하다. 예를 들어, 전력 N-채널 FET들은 감지 FET들 등일 수 있다. 본 발명은 첨부된 청구범위에 의해서만 제한될 것이다.
병렬 접속된 반도체 장치들의 온-저항들이 거의 정합되지 않을 때 비용 효율적이면서 신뢰할 수 있게 전류 공유를 증진시킨다.

Claims (6)

  1. 제1 반도체 장치에서 온도를 조절하는 방법에 있어서,
    상기 제1 반도체 장치 근처의 기판에서 온도를 감지하는 단계; 및
    상기 제1 반도체 장치의 일부분에서 감지되는 온도가 미리 결정된 값에 도달할 때 상기 제1 반도체 장치에서 흐르는 전류를 제1 레벨에서 제2 레벨로 감소시키는 단계를 포함하는, 온도 조절 방법.
  2. 반도체 칩을 열에 의한 손상으로부터 보호하는 방법에 있어서,
    상기 반도체 장치의 일부분에서 온도를 감지하는 단계; 및
    외부 핀을 이용하여 상기 반도체 칩용 동작 모드를 선택하는 단계를 포함하고, 상기 동작 모드는 상기 제1 반도체 장치를 오프-상태로 래치하며, 상기 제1 반도체 장치를 지연 후 오프-상태로 래치하고, 상기 제1 반도체 장치에서 흐르는 전류를 제1 레벨에서 제2 레벨로 감소시키는 것을 포함하는 동작 모드들의 그룹으로부터 선택되는, 반도체 칩을 열에 의한 손상으로부터 보호하는 방법.
  3. 집적 회로에 있어서,
    열 감지 소자를 갖는 열 제한 회로로서, 선형 모드에서 동작하도록 구성되는, 상기 열 제한 회로; 및
    상기 열 제한 회로에 결합되는 반도체 장치를 포함하고, 상기 열 감지 소자 는 상기 반도체 장치에 열적으로 결합되는, 집적 회로.
  4. 집적 회로에 있어서,
    출력을 갖는 열 감지 회로;
    입력, 출력 및 집적 회로 외부에 있는 회로 소자에 결합시키기 위한 다기능 입력 핀을 갖는 열 래치로서, 상기 입력은 상기 열 감지 회로의 출력에 결합되는, 상기 열 래치;
    상기 열 래치의 출력에 결합되는 래칭 입력 및 상기 열 감지 회로로부터 선형 신호를 수신하기 위하여 결합되는 입력을 갖는 열 증폭기; 및
    상기 열 증폭기에 결합되고 상기 열 감지 회로에 열적으로 결합되는 반도체 장치를 포함하는, 집적 회로.
  5. 집적 회로를 열에 의한 손상으로부터 보호하는 방법에 있어서,
    상기 집적 회로의 일부분에서 온도를 감지하는 단계; 및
    상기 감지된 온도에 응답하여, 상기 반도체 장치를 오프-상태로 래치하며, 상기 반도체 장치를 미리 결정된 지연 후 오프-상태로 래치하고, 상기 집적 회로의 부분의 온도를 실질적으로 미리 결정된 레벨로 또는 이 레벨보다 아래로 유지시키기 위하여 상기 집적 회로의 일부분에서 흐르는 감소된 전류로 상기 집적 회로를 동작시키는 것을 포함하는 동작 모드들의 그룹으로부터 선택되는 동작 모드에서 상기 집적 회로를 동작시키는 단계를 포함하는, 집적 회로를 열에 의한 손상으로부터 보호하는 방법.
  6. 집적 회로에 있어서,
    출력 단자를 갖는 제1 열 감지 소자;
    제어 전극 및 제1과 제2 전류 운반 전극들을 갖는 제1 트랜지스터로서, 상기 제어 전극은 상기 열 감지 소자의 출력 단자에 결합되고 상기 제1 전류 운반 전극은 제1 동작 전위 소스를 수신하기 위하여 결합되는, 상기 제1 트랜지스터;
    입력 단자, 출력 단자, 제1 공급 단자, 및 제2 공급 단자를 갖는 제1 구동 회로로서, 상기 제1 공급 단자는 상기 제1 트랜지스터의 상기 제2 전류 운반 전극에 결합되고 상기 제2 공급 단자는 제2 동작 전위 소스를 수신하기 위하여 결합되는, 상기 제1 구동 회로; 및
    제어 전극, 제1 전류 운반 전극, 및 제2 전류 운반 전극을 갖는 제1 전원 장치로서, 상기 제1 전원 장치의 제어 전극은 상기 구동 회로의 출력 단자에 결합되며, 상기 제1 전류 운반 전극은 제3 동작 전위 소스를 수신하기 위하여 결합되고, 상기 제2 전류 운반 전극은 상기 제2 동작 전위 소스를 수신하기 위하여 결합되는, 상기 제1 전원 장치를 포함하는, 집적 회로.
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