KR20070002783A

KR20070002783A - Method for manufacturing a semiconductor device

Info

Publication number: KR20070002783A
Application number: KR1020050058453A
Authority: KR
Inventors: 강정규
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-06-30
Filing date: 2005-06-30
Publication date: 2007-01-05

Abstract

A method for manufacturing a semiconductor device is provided to restrain the leakage current of a storage node by preventing the loss of a portion in a spacer using a double etch stop layer structure composed of first and second etch stop layers. A contact hole for exposing partially a lower layer to the outside between conductive layers is formed through first and second interlayer dielectrics(112,114) of a substrate(110). A spacer(118) is formed at inner walls of the contact hole. A contact plug is filled in the contact hole. A first etch stop layer with different etch selectivity from that of the spacer is formed on the resultant structure. A second etch stop layer with the same etch selectivity as that of the spacer is formed on the first etch stop layer.

Description

반도체 소자 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}

도 1은 통상의 DRAM 셀 어레이에서 워드라인의 신장방향으로 절단된 단면도.1 is a cross-sectional view cut in the stretching direction of a word line in a conventional DRAM cell array.

도 2는 도 1의 DRAM 소자를 도시한 SEM 사진.FIG. 2 is an SEM photograph of the DRAM device of FIG. 1. FIG.

도 3 및 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조공정을 도시한 공정단면도.3 and 4 are process cross-sectional views showing a semiconductor device manufacturing process according to a preferred embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

110 : 반도체 기판 110: semiconductor substrate

111 : 소자분리막111: device isolation film

112, 114, 119 : 층간절연막112, 114, 119: interlayer insulating film

113 : 랜딩 플러그113: landing plug

115 : 베리어막115: barrier film

116 : 비트라인116: bit line

117, 121 : 하드마스크117, 121: hard mask

118 : 스페이서118: spacer

120 : 식각정지막120: etch stop film

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 디램(DRAM : Dynamic Random Access Memory) 소자 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a DRAM (DRAM).

현재 반도체 메모리 소자는 크게 읽기/쓰기(read/write) 메모리(RAM : Random Access Memory)와 읽기 전용 메모리(ROM : Read Only Memory)로 구분할 수 있다. 특히, RAM은 다이나믹램(DRAM : Dynamic RAM, 이하, DRAM이라 함)과 스태틱램(SRAM : Static RAM)으로 나뉘어진다. DRAM은 1개의 트랜지스터(transistor)와 1개의 캐패시터가 단위 셀(unit cell)을 이루어 집적도에서 가장 앞서고 있는 소자이다.Currently, semiconductor memory devices can be broadly classified into read / write memory (RAM) and read only memory (ROM). In particular, RAM is divided into dynamic RAM (DRAM) and static RAM (SRAM). DRAM is a device that is one of the most advanced in the integration of one transistor (transistor) and one capacitor unit cell (unit cell).

도 1은 통상의 DRAM 셀 어레이에서 워드라인의 신장방향으로 절단된 단면도이고, 도 2는 통상의 DRAM 소자를 도시한 SEM(Scanning Electron Microscope) 사진이다. 이하에서는, 도 1 및 도 2를 참조하여 일반적인 DRAM 소자 제조방법을 설명하기로 한다.FIG. 1 is a cross-sectional view taken along a stretch direction of a word line in a conventional DRAM cell array, and FIG. 2 is a scanning electron microscope (SEM) photograph showing a conventional DRAM device. Hereinafter, a general DRAM device manufacturing method will be described with reference to FIGS. 1 and 2.

먼저, 소자분리막(11)이 형성된 반도체 기판(10) 상에 컨택 플러그(13, 이하, 랜딩 플러그라 함)가 개재된 제1 층간절연막(ILD : Inter Layer Dilectric, 12)을 형성한 후, 랜딩 플러그(13)를 포함한 제1 층간절연막(12) 상에 제2 층간절연막(14)을 증착한다. 이때, 랜딩 플러그(13)는 기판(10) 상에 형성된 복수의 워드라인(미도시) 사이에 형성되는 것이다. 그런 다음, 제2 층간절연막(14) 상에 상부 및 양측벽에 각각 하드마스크(16) 및 스페이서(17)를 구비하는 비트라인(15)을 형성한다.First, a first interlayer dielectric film (ILD: Interlayer Dilectric) 12 having a contact plug 13 (hereinafter referred to as a landing plug) is formed on the semiconductor substrate 10 on which the device isolation layer 11 is formed. A second interlayer insulating film 14 is deposited on the first interlayer insulating film 12 including the plug 13. In this case, the landing plug 13 is formed between a plurality of word lines (not shown) formed on the substrate 10. Thereafter, a bit line 15 having a hard mask 16 and a spacer 17 is formed on the top and both side walls of the second interlayer insulating film 14, respectively.

이어서, 비트라인(15)이 형성된 전체 구조물 상부에 제3 층간절연막(18)을 증착한 후, 마스크 공정 및 식각공정을 실시하여 제3 층간절연막(18)을 식각한다. 이로써, 랜딩 플러그(13)를 노출시키는 컨택홀(미도시)이 형성된다.Subsequently, after the third interlayer insulating layer 18 is deposited on the entire structure on which the bit lines 15 are formed, the third interlayer insulating layer 18 is etched by performing a mask process and an etching process. As a result, a contact hole (not shown) exposing the landing plug 13 is formed.

이어서, 컨택홀의 내측벽에 각각 질화막으로 이루어진 스페이서(19)를 형성한다. 그런 다음, 스페이서(19)가 형성된 홀이 매립되도록 플러그용 물질을 증착한 후 이를 평탄화함으로써, 캐패시터의 하부전극(도 2의 SN; 또는, 스토리지 노드라 함)을 랜딩 플러그(13)와 연결시키는 스토리지 노드 컨택 플러그(20)를 형성한다.Subsequently, spacers 19 each including a nitride film are formed on the inner wall of the contact hole. Then, the plug material is deposited to planarize the hole in which the spacer 19 is formed, and then planarized to connect the lower electrode (SN of FIG. 2; or a storage node) of the capacitor to the landing plug 13. The storage node contact plug 20 is formed.

이어서, 스토리지 노드 컨택 플러그(20)를 포함한 전체 구조 상부에 질화막으로 이루어진 식각정지막(21) 및 산화막 계열의 제4 층간절연막(22)을 증착한다. 그런 다음, 제4 층간절연막(22)을 식각하여 스토리지 노드가 형성될 영역을 오픈시키는 개구부를 형성한 후, 노출된 부분의 식각정지막(21)을 식각한다. 이로써, 스토리지 노드와 연결될 스토리지 노드 컨택 플러그(20)가 노출된다.Subsequently, an etch stop film 21 made of a nitride film and an oxide-based fourth interlayer insulating film 22 are deposited on the entire structure including the storage node contact plug 20. Next, the fourth interlayer insulating layer 22 is etched to form an opening for opening the region where the storage node is to be formed, and then the etch stop layer 21 of the exposed portion is etched. As a result, the storage node contact plug 20 to be connected with the storage node is exposed.

그러나, 반도체 소자의 집적화에 따라 상기 개구부는 스토리지 노드 컨택 플러그(20)와 미스얼라인(misalign)되는 문제점이 필연적으로 발생된다. 이러한 시점에서, 식각정지막(21)을 식각하게 되면 식각정지막(21)과 동일한 질화막으로 이루어진 스페이서(19)의 일부가 함께 식각되어 스페이서(19)의 일부가 손실되는 문제점이 발생한다. 이때, 후속으로 스토리지 노드 컨택 플러그(20) 상부에 스토리지 노드(SN)를 형성하면 스페이서가 손실된 부위('A' 부위 참조)로 누설 전류(leakage current; 'L' 부위 참조)가 흐르는 문제점이 발생한다.However, according to the integration of the semiconductor device, a problem arises in that the opening is misaligned with the storage node contact plug 20. At this point, when the etch stop layer 21 is etched, a portion of the spacer 19 made of the same nitride film as the etch stop layer 21 is etched together, resulting in a loss of a portion of the spacer 19. In this case, when the storage node SN is subsequently formed on the storage node contact plug 20, a leakage current (see 'L' region) flows to a region where the spacer is lost (see 'A' region). Occurs.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, DRAM의 스토리지 노드 형성시 발생하는 누설 전류 문제를 해결할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for fabricating a semiconductor device that can solve the problem of leakage current generated when forming a storage node of a DRAM.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 하지층이 형성된 기판 상에 제1 층간절연막을 증착하는 단계와, 상기 제1 층간절연막 상에 복수의 도전층을 형성하는 단계와, 상기 복수의 도전층을 덮도록 상기 제1 층간절연막 상에 제2 층간절연막을 증착하는 단계와, 상기 도전층 사이의 상기 제1 층간절연막 및 제2 층간절연막을 식각하여 상기 하지층의 일부를 노출시키는 컨택홀을 형성하는 단계와, 상기 컨택홀의 내벽에 스페이서를 형성하는 단계와, 상기 컨택홀이 매립되는 컨택 플러그를 형성하는 단계와, 상기 컨택 플러그를 포함한 전체 구조 상부에 상기 스페이서와 식각 선택비가 다른 제1 식각정지막을 증착하는 단계와, 상기 제1 식각정지막 상에 상기 스페이서와 식각 선택비가 동일한 제2 식각정지막을 증착한 후, 상기 제2 식각정지막 상에 제3 층간절연막을 증착하는 단계와, 상기 제3 층간절연막 및 상기 제2 식각정지막을 식각하여 상기 제1 식각정지막의 일부를 노출시키는 단계와, 노출된 부분의 상기 제1 식각정지막을 식각하여 상기 컨택 플러그를 노출시키는 개구부를 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device comprising: depositing a first interlayer insulating film on a substrate on which an underlayer is formed, forming a plurality of conductive layers on the first interlayer insulating film, and Depositing a second interlayer dielectric layer on the first interlayer dielectric layer to cover a plurality of conductive layers; and etching the first interlayer dielectric layer and the second interlayer dielectric layer between the conductive layers to expose a portion of the underlayer. Forming a contact hole, forming a spacer on an inner wall of the contact hole, forming a contact plug in which the contact hole is embedded, and different etching selectivity from the spacer on the entire structure including the contact plug; Depositing a first etch stop layer, depositing a second etch stop layer having the same etching selectivity as the spacer on the first etch stop layer, and then etching the second etch stop layer Depositing a third interlayer dielectric layer on the film, etching the third interlayer dielectric layer and the second etch stop layer to expose a portion of the first etch stop layer, and exposing the first etch stop layer to the exposed portion It provides a method of manufacturing a semiconductor device comprising etching to form an opening for exposing the contact plug.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and in the case where the layers are said to be "on" another layer or substrate, they may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween. Also, throughout the specification, the same reference numerals denote the same components.

실시예Example

도 3 및 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조공정을 도시한 공정단면도이다. 여기서는, 설명의 편의를 위해 본 발명의 바람직한 실시예에 따라 형성된 디램 셀 어레이에서 워드라인이 신장된 방향으로 절단한 공정단면도를 도시하기로 한다.3 and 4 are process cross-sectional views showing a semiconductor device manufacturing process according to a preferred embodiment of the present invention. For convenience of description, a cross-sectional view of a process of cutting a word line in a stretched direction in a DRAM cell array formed according to a preferred embodiment of the present invention will be described.

먼저, 도 3에 도시된 바와 같이, 소자분리막(111)이 형성된 반도체 기판(110) 상에 워드라인으로 기능하는 복수의 게이트 전극(미도시)을 형성한다. 이때, 소자분리막(111)은 통상적인 STI(Shallow Trench Isolation) 공정을 실시하여 형성하고 갭필(Gap-fill) 특성이 우수한 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하다.First, as shown in FIG. 3, a plurality of gate electrodes (not shown) functioning as word lines are formed on the semiconductor substrate 110 on which the device isolation layer 111 is formed. In this case, the device isolation layer 111 may be formed by performing a conventional shallow trench isolation (STI) process, and may be formed of an HDP (High Density Plasma) oxide film having excellent gap-fill characteristics.

이어서, 복수의 게이트 전극을 덮도록 기판(110) 상에 제1 층간절연막(112)을 증착한다. 이때, 제1 층간절연막(112)은 산화막 계열의 물질로 형성한다. 예컨대, HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다. Subsequently, a first interlayer insulating film 112 is deposited on the substrate 110 to cover the plurality of gate electrodes. In this case, the first interlayer insulating film 112 is formed of an oxide film-based material. For example, HDP (High Density Plasma) oxide film, BPSG (Boron Phosphorus Silicate Glass) film, PSG (Phosphorus Silicate Glass) film, PETEOS (Plasma Enhanced Tetra Ethyle Ortho Silicate) film, PECVD (Plasma Enhanced Chemical Vapor Deposition) film, USG It is formed as a single layer film or a laminated film in which these layers are formed using any one of an un-doped silicate glass (FSG) film, a fluorinated silicate glass (FSG) film, a carbon doped oxide (CDO) film, and an organic silicate glass (OSG) film.

이어서, 제1 층간절연막(112)을 식각하여 게이트 전극 사이의 기판(110)을 노출시키는 홀(미도시)을 형성한다. 그런 다음, 홀이 매립되도록 플러그용 물질을 증착한 후, CMP(Chemical Mechanical Polishing) 공정과 같은 평탄화 공정을 실시하여 이를 평탄화한다. 이로써, 홀에만 매립되는 랜딩 플러그(113)가 형성된다.Subsequently, the first interlayer insulating layer 112 is etched to form a hole (not shown) that exposes the substrate 110 between the gate electrodes. Then, the plug material is deposited to fill the hole, and then a planarization process such as a chemical mechanical polishing (CMP) process is performed to planarize it. As a result, a landing plug 113 embedded in the hole is formed.

이어서, 랜딩 플러그(113)를 포함한 제1 층간절연막(112) 상부에 제2 층간절연막(114)을 증착한다. 이때, 제2 층간절연막(114)은 제1 층간절연막(112)과 식각 선택비가 동일한 산화막 계열의 물질로 형성한다.Subsequently, a second interlayer insulating layer 114 is deposited on the first interlayer insulating layer 112 including the landing plug 113. In this case, the second interlayer insulating layer 114 is formed of an oxide-based material having the same etching selectivity as the first interlayer insulating layer 112.

이어서, 제2 층간절연막(114) 상에 텅스텐(W)과 같은 도전층(미도시)을 증착한 후, 도전층 상에 하드마스크(116)를 증착한다. 이때, 하드마스크(116)는 질화막 계열의 물질로 형성한다.Subsequently, a conductive layer (not shown) such as tungsten (W) is deposited on the second interlayer insulating film 114, and then a hard mask 116 is deposited on the conductive layer. In this case, the hard mask 116 is formed of a nitride film-based material.

이어서, 하드마스크(116) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 이를 식각마스크로 이용한 식각공정을 실시하여 하드마스크(116) 및 도전층을 식각한다. 이로써, 상부에 하드마스크(116)를 구비한 비트라인(115)이 형성된다. 여기서, 식각공정은 건식 또는 습식 식각공정으로 실시할 수 있다Subsequently, after applying a photoresist (not shown) on the hard mask 116, a photoresist pattern (not shown) is formed by performing an exposure and development process using a photomask (not shown). Then, an etching process using the etching mask is performed to etch the hard mask 116 and the conductive layer. As a result, the bit line 115 having the hard mask 116 is formed thereon. Here, the etching process may be performed by a dry or wet etching process.

이어서, 스트립(strip) 공정을 실시하여 포토레지스트 패턴을 제거한다. 여기서, 비트라인(115) 식각시에는 포토레지스트 패턴을 이미 제거한 상태에서 식각된 하드마스크(116)를 식각마스크로 이용하는 하드마스크 스킴(scheme)을 사용할 수도 있다.Subsequently, a strip process is performed to remove the photoresist pattern. Here, when etching the bit line 115, a hard mask scheme using an etched hard mask 116 as an etch mask may be used.

이어서, 비트라인(115)을 포함한 전체 구조 상부의 단차를 따라 질화막(미도시)을 증착한다. Subsequently, a nitride film (not shown) is deposited along the stepped portion of the entire structure including the bit line 115.

이어서, 건식식각공정을 실시하여 질화막을 식각함으로써 비트라인(115) 및 하드마스크(116)의 양측벽에 스페이서(117)를 형성한다. Subsequently, a dry etching process is performed to etch the nitride film, thereby forming spacers 117 on both sidewalls of the bit line 115 and the hard mask 116.

이어서, 비트라인(115) 및 스페이서(117)를 포함한 전체 구조 상부에 제3 층간절연막(118)을 증착한다. 이때, 제3 층간절연막(118)은 비트라인(115) 상부의 하드마스크(116)를 덮도록 형성되고 산화막 계열의 물질로 이루어진다. 바람직하게는, HDP 산화막으로 형성한다.Subsequently, a third interlayer insulating film 118 is deposited on the entire structure including the bit line 115 and the spacer 117. In this case, the third interlayer insulating layer 118 is formed to cover the hard mask 116 on the bit line 115 and is made of an oxide-based material. Preferably, it is formed of an HDP oxide film.

이어서, 제3 층간절연막(118) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(미도시)을 형성한다.Subsequently, a photoresist (not shown) is coated on the third interlayer insulating film 118, and then a photoresist pattern (not shown) is formed by performing an exposure and development process using a photomask (not shown).

이어서, 포토레지스트 패턴을 식각마스크로 이용한 식각공정을 실시하여 비 트라인(115) 사이의 제2 및 제3 층간절연막(114, 118)을 식각한다. 이로써, 랜딩 플러그(113)를 노출시키는 컨택홀(미도시)이 형성된다. 그런 다음, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한다.Next, an etching process using the photoresist pattern as an etching mask is performed to etch the second and third interlayer insulating films 114 and 118 between the bit lines 115. As a result, a contact hole (not shown) exposing the landing plug 113 is formed. Then, a strip process is performed to remove the photoresist pattern.

이어서, 노출된 랜딩 플러그(113) 상에 형성된 자연 산화막(native oxide)을 제거하기 위하여 HF와 같은 케미컬을 이용한 세정공정(cleaning)을 실시할 수 있다.Subsequently, a cleaning process using a chemical such as HF may be performed to remove the native oxide formed on the exposed landing plug 113.

이어서, 컨택홀을 포함한 전체 구조 상부의 단차를 따라 질화막 계열의 물질을 증착한 후, 건식식각공정을 실시하여 컨택홀의 내벽에 각각 스페이서(119)를 형성한다.Subsequently, the nitride layer-based material is deposited along the step of the upper portion of the entire structure including the contact hole, followed by a dry etching process to form spacers 119 on the inner walls of the contact holes, respectively.

이어서, 스페이서(119)가 형성된 컨택홀이 매립되도록 플러그용 물질을 증착한 후, 에치백(etch-back) 또는 CMP 공정을 실시하여 컨택홀에만 매립되는 스토리지 노드 컨택 플러그(120)를 형성한다.Subsequently, after depositing the plug material to fill the contact hole in which the spacer 119 is formed, the storage node contact plug 120 is formed to be embedded only in the contact hole by performing an etch-back or CMP process.

이어서, 스토리지 노드 컨택 플러그(120)를 포함한 전체 구조 상부에 스페이서(119)와 식각 선택비가 다른 제1 식각정지막(121)을 증착한다. 바람직하게는, 제1 식각정지막(121)은 산화막 계열의 물질을 300Å 이내로 증착한다.Subsequently, a first etch stop layer 121 having an etch selectivity different from that of the spacer 119 is deposited on the entire structure including the storage node contact plug 120. Preferably, the first etch stop layer 121 deposits an oxide-based material within 300 GPa.

이어서, 제1 식각정지막(121) 상부에 제2 식각정지막(122)을 증착한 후, 제2 식각정지막(122) 상에는 산화막 계열의 제4 층간절연막(123)을 증착한다.Subsequently, after the second etch stop layer 122 is deposited on the first etch stop layer 121, an oxide-based fourth interlayer insulating layer 123 is deposited on the second etch stop layer 122.

이어서, 제4 층간절연막(123) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(미도시)을 형성한다. Subsequently, a photoresist (not shown) is coated on the fourth interlayer insulating film 123, and then a photoresist pattern (not shown) is formed by performing an exposure and development process using a photomask (not shown).

이어서, 포토레지스트 패턴을 식각마스크로 이용한 식각공정을 실시하여 제4 층간절연막(123)을 식각하는데, 이때, 제2 식각정지막(122) 상부에서 식각이 일단 멈추게 된다. Subsequently, the fourth interlayer insulating layer 123 is etched by performing an etching process using the photoresist pattern as an etching mask. At this time, the etching is once stopped on the second etch stop layer 122.

이어서, 포토레지스트 패턴을 식각마스크로 이용한 식각공정을 실시하여 제2 식각정지막(122)을 식각한다. 이로써, 캐패시터의 하부전극인 스토리지 노드가 형성될 영역을 오픈시키는 개구부가 형성된다. 이러한 식각공정시에는, 제1 식각정지막(121)이 제2 식각정지막(122)과 식각 선택비가 다른 물질로 이루어져 있어 제1 식각정지막(121) 상부에서 식각이 일단 멈추게 된다.Subsequently, an etching process using the photoresist pattern as an etching mask is performed to etch the second etch stop layer 122. As a result, an opening is formed to open a region where a storage node, which is a lower electrode of the capacitor, is to be formed. In this etching process, the first etch stop layer 121 is formed of a material having a different etching selectivity from the second etch stop layer 122, so that the etch stops once on the first etch stop layer 121.

이어서, 도 5에 도시된 바와 같이, 포토레지스트 패턴을 식각마스크로 이용한 식각공정을 실시하여 제1 식각정지막(121)을 식각한다. 이로써, 스토리지 노드 컨택 플러그(120)를 노출시키는 홀이 형성된다.Subsequently, as illustrated in FIG. 5, the etching process using the photoresist pattern as an etching mask is performed to etch the first etch stop layer 121. As a result, a hole is formed to expose the storage node contact plug 120.

상기에서, 제4 층간절연막(123), 제2 식각정지막(122) 및 제1 식각정지막(121)의 식각공정은 포토레지스트 패턴만을 이용하여 이루어질 수 있으나, 하드마스크 스킴(scheme)을 이용하여 이루어질 수도 있다.The etching process of the fourth interlayer insulating layer 123, the second etching stop layer 122, and the first etching stop layer 121 may be performed using only a photoresist pattern, but may use a hard mask scheme. It can also be done.

이어서, 도면에 도시되진 않았지만, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한 후, 홀을 포함한 전체 구조 상부의 단차를 따라 스토리지 노드를 형성한다.Subsequently, although not shown in the drawings, a strip process is performed to remove the photoresist pattern, and then a storage node is formed along the steps of the entire structure including the holes.

후속으로는, 통상적인 DRAM 캐패시터의 형성공정에 따라 캐패시터를 형성한다.Subsequently, the capacitor is formed in accordance with a conventional DRAM capacitor formation process.

즉, 본 발명의 바람직한 실시예에 따르면, 복수의 도전층 예컨대, 비트라인 사이에 형성된 스토리지 노드 컨택 플러그 상부에 스토리지 노드 컨택 플러그의 양측벽에 형성된 스페이서와 식각 선택비가 다른 제1 식각 정지막 및 스페이서와 식각 선택비가 동일한 제2 식각 정지막을 적층시켜 형성함으로써, 스토리지 노드와 스토리지 노드 컨택 플러그 간의 연결을 위한 제2 식각 정지막의 식각공정시 스페이서 일부가 손실되는 현상을 억제할 수 있다. 따라서, 스토리지 노드의 누설 전류를 억제하여 반도체 소자의 동작 특성을 개선시킬 수 있다.That is, according to a preferred embodiment of the present invention, the first etch stop layer and the spacer having different etching selectivity from the spacer formed on both side walls of the storage node contact plug on the storage node contact plug formed between the plurality of conductive layers, for example, the bit lines. By forming a second etch stop layer having the same etch selectivity as that of the second etch stop layer, the loss of a portion of the spacer during the etching process of the second etch stop layer for connection between the storage node and the storage node contact plug may be suppressed. Therefore, the leakage current of the storage node can be suppressed to improve operating characteristics of the semiconductor device.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 복수의 도전층 예컨대, 비트라인 사이에 형성된 스토리지 노드 컨택 플러그 상부에 스토리지 노드 컨택 플러그의 양측벽에 형성된 스페이서와 식각 선택비가 다른 제1 식각 정지막 및 스페이서와 식각 선택비가 동일한 제2 식각 정지막을 적층시켜 형성함으로써, 스토리지 노드와 스토리지 노드 컨택 플러그 간의 연결을 위한 제2 식각 정지막의 식각공정시 스페이서 일부가 손실되는 현상을 억제할 수 있다. 따라서, 스토리지 노드의 누설 전류를 억제하여 반도체 소자의 동작 특성을 개선시킬 수 있다.As described above, according to the present invention, a first etch stop layer and a spacer different in etching selectivity from spacers formed on both side walls of the storage node contact plug on the storage node contact plug formed between a plurality of conductive layers, for example, bit lines. By forming a second etch stop layer having the same etch selectivity as that of the second etch stop layer, the loss of a portion of the spacer during the etching process of the second etch stop layer for connection between the storage node and the storage node contact plug may be suppressed. Therefore, the leakage current of the storage node can be suppressed to improve operating characteristics of the semiconductor device.

Claims

하지층이 형성된 기판 상에 제1 층간절연막을 증착하는 단계;Depositing a first interlayer insulating film on a substrate on which an underlayer is formed;

상기 제1 층간절연막 상에 복수의 도전층을 형성하는 단계;Forming a plurality of conductive layers on the first interlayer insulating film;

상기 복수의 도전층을 덮도록 상기 제1 층간절연막 상에 제2 층간절연막을 증착하는 단계;Depositing a second interlayer insulating film on the first interlayer insulating film so as to cover the plurality of conductive layers;

상기 도전층 사이의 상기 제1 층간절연막 및 제2 층간절연막을 식각하여 상기 하지층의 일부를 노출시키는 컨택홀을 형성하는 단계;Etching the first interlayer insulating film and the second interlayer insulating film between the conductive layers to form a contact hole exposing a portion of the underlayer;

상기 컨택홀의 내벽에 스페이서를 형성하는 단계;Forming a spacer on an inner wall of the contact hole;

상기 컨택홀이 매립되는 컨택 플러그를 형성하는 단계;Forming a contact plug in which the contact hole is embedded;

상기 컨택 플러그를 포함한 전체 구조 상부에 상기 스페이서와 식각 선택비가 다른 제1 식각정지막을 증착하는 단계;Depositing a first etch stop layer having an etch selectivity different from that of the spacer on the entire structure including the contact plug;

상기 제1 식각정지막 상에 상기 스페이서와 식각 선택비가 동일한 제2 식각정지막을 증착한 후, 상기 제2 식각정지막 상에 제3 층간절연막을 증착하는 단계;Depositing a second etch stop layer having the same etch selectivity as the spacer on the first etch stop layer, and then depositing a third interlayer dielectric layer on the second etch stop layer;

상기 제3 층간절연막 및 상기 제2 식각정지막을 식각하여 상기 제1 식각정지막의 일부를 노출시키는 단계; 및Etching the third interlayer insulating layer and the second etch stop layer to expose a portion of the first etch stop layer; And

노출된 부분의 상기 제1 식각정지막을 식각하여 상기 컨택 플러그를 노출시키는 개구부를 형성하는 단계Etching the first etch stop layer in the exposed portion to form an opening exposing the contact plug

를 포함하는 반도체 소자 제조방법.Semiconductor device manufacturing method comprising a.

제 1 항에 있어서, The method of claim 1,

상기 제1 식각정지막은 산화막 계열의 물질로 형성하는 반도체 소자 제조방법.The first etch stop layer is formed of an oxide-based material.

제 1 항에 있어서,The method of claim 1,

상기 스페이서는 질화막 계열의 물질로 형성하는 반도체 소자 제조방법.The spacer is a semiconductor device manufacturing method of forming a nitride film-based material.

제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 3,

상기 제2 식각정지막은 질화막으로 형성하는 반도체 소자의 제조방법.The second etch stop layer is formed of a nitride film manufacturing method of a semiconductor device.

상기 제1 내지 제3 층간절연막은 산화막 계열의 물질로 형성하는 반도체 소자 제조방법.The first to third interlayer insulating film is formed of an oxide film-based material.

상기 도전층은 비트라인으로 기능하는 반도체 소자 제조방법.And the conductive layer functions as a bit line.

제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서, The method according to any one of claims 1 to 3,

상기 개구부를 형성한 후, 상기 개구부를 포함한 전체 구조 상부의 단차를 따라 캐패시터의 하부전극을 형성하는 단계를 더 포함하는 반도체 소자 제조방법.And forming the lower electrode of the capacitor along the step of the upper part of the entire structure including the opening after the opening is formed.

노출되는 부분의 상기 하지층은 컨택 플러그로 이루어지는 반도체 소자 제조방법.The underlying layer of the exposed portion is a semiconductor device manufacturing method consisting of a contact plug.