KR20070001065A - 자기장 센서를 이용한 ｍｒａｍ 칩의 불균일 차폐 - Google Patents

자기장 센서를 이용한 ｍｒａｍ 칩의 불균일 차폐 Download PDF

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KR20070001065A
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한스 엠 비 보에베
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 자기저항 메모리 요소(10)의 어레이(20)와 적어도 하나의 자기장 센서 요소(32)를 포함하는 자기저항 메모리 장치(30)로서, 상기 적어도 하나의 자기장 센서 요소(32)와는 다르게 상기 자기저항 메모리 요소(10)의 어레이(20)를 외부 자기장으로부터 차폐하기 위한 부분적인 또는 불균일한 차폐 수단(40,41)을 포함한다. "다르게"의 의미는 적어도 5%의 차폐차이만큼, 바람직하게는 적어도 10%의 차폐차이만큼이다. 본 발명은 또한 대응하는 차폐방법을 제공한다.

Description

자기장 센서를 이용한 ＭＲＡＭ 칩의 불균일 차폐{NON-HOMOGENEOUS SHIELDING OF AN MRAM CHIP WITH MAGNETIC FIELD SENSOR}
본 발명은 외부 자기장이 존재하는 동안에 MRAM 어레이와 같은 전자저항 메모리 어레이에서 외부 자기장의 질적인 탐지 및 양적인 측정을 위한 방법 및 장치에 관한 것이다. 이러한 탐지나 측정은 외부 자기장이 일정한 임계값을 초과하는 경우 자기저항 메모리 요소의 프로그래밍 과정 동안에 대응책을 취하기 위해 사용된다.
자기 또는 자기저항 랜덤 액세스 메모리(MRAM)는 플래시 메모리에 대한 석세서(successor)로서 자주 수반되는 것으로 알려져 있다. 이것은 고속 정적 램(fastest static RAM)(SRAM) 메모리들을 대체할 수 있는 잠재능력을 구비한다. 이것은 MRAM을 칩(SoC) 상의 시스템에 대한 내장형 메모리로서 매우 적합하게 한다. 비휘발성 메모리(NVM) 장치는 저장된 정보를 보유하는데 있어서 전력이 필요 없다는 것을 의미한다. 이것은 대다수 다른 타입의 메모리를 능가하는 장점이다. MRAM 메모리들은 스마트카드, 휴대폰, PDA 등과 같은 휴대용 기기들에 대해서 특별 히 사용될 수 있다.
MRAM 개념은 미합중국 Honeywell Corp.사에 의해서 처음으로 개발되었는데, 자기 다층 장치에서 정보 저장으로서 자화 방향을 사용하며 정보 판독을 위해서 결과 저항 차를 사용한다. 모든 메모리 장치들과 마찬가지로, MRAM 어레이(array)에 서 각각의 메모리 요소는 "1" 이나 "0"으로 나타내는 적어도 2개의 2진 상태를 저장할 수 있다.
각기 다른 종류의 자기저항(MR) 효과가 존재하는 거대 자기저항(Great Magnetro-Resistance; GMR) 및 터널 자기저항(Tunnel Magnetro-Resistance; TMR)은 현재가장 중요하다. GMR 효과와 TMR 효과는 비휘발성 메모리들을 실현할 수 있는 가능성을 제공한다. 이 장치들은 박막들의 스택(stack)을 포함하는데, 이 박막들중 적어도 2개는 강자성체 또는 페리자성체(ferrimagnetic)이고 비자성 중간층에 의해서 분리되어 있다. GMR은 전도체 내부 층들을 구비한 구조물에 대한 자기저항이고, TMR은 유전체 내부 층들을 구비한 구조물들에 대한 자기저항이다. 만일 매우 얇은 전도체가 2개의 강자성체 또는 페리자성체 막들 사이에 위치하면, 복합 다층 구조물의 평면 저항에 대한 효과는 막들의 자화방향이 평행한 경우에 가장 작고, 막들의 자화방향이 평행하지 않은 경우에 가장 크다. 얇은 유전체 내부 층이 2개의 강자성체 또는 페리자성체 막들 사이에 위치하면, 막들 사이의 터널링 전류(tunneling current)는 막들의 자화방향이 평행한 경우에 최대가 되고(또는 그러므로 저항이 최소가 됨), 막들의 자화방향이 평행하지 않은 경우에 최소가 되는(또는 그러므로 저항이 최대가 됨)것으로 관찰된다.
자기저항은, 막들의 자화방향이 평행한 상태로부터 평행하지 않은 상태로 진행할 때 상기 구조물들의 저항 증가를 백분율로 환산하여 측정된다. TMR장치들은 GMR 구조물들보다 높은 백분율 자기저항을 제공하고, 따라서 보다 높아진 신호들 및 속도의 잠재능력을 갖게 된다. 최근의 결과에 따르면, 양호한 GMR메모리 요소들에서 10~14% 자기저항에 비하여 40%이상 향상된 자기저항의 터널링(tunneling)이 나타나고 있다.
통상적인 MRAM 장치는 도 1(a) 및 1(b)에 도시된 바와 같은 다수의 자기저항 메모리 요소(10), 즉 어레이에 배열된 자기 터널 접합(MTJ) 요소들이 배열된 다수의 자기저항 메모리 요소를 포함한다. 자기저항 메모리 요소들(10)의 어레이는 도 2에 확대하여 도시되어 있다. MTJ 메모리 요소들(10)은, 고정되거나 속박된(pinned) 경 자기층(11), 자유층(12) 및 유전체 장벽(13)을 구비한 층상 구조물을 포함한다. 자기 재료의 속박 층(11)은 항상 동일한 방향을 지향하는 자기 벡터를 갖는다. 자유층(12)은 정보 저장을 위해 사용된다. 자유층(12)의 자기 벡터는 자유스러우나, 자유층(12)의 자화용이 축(자화용이 axis) 내에서 제한되는데, 이러한 제한은 메모리 요소(10)의 물리적인 치수에 의해서 결정된다. 자유층(12)의 자기 벡터는 두방향중 어느하나를 지향한다. 즉, 속박 층(11)의 자기 방향과 평행하거나 평행하지 않은 방향을 지향하는데, 이는 상기 자화용이 축과 부합한다. MRAM의 기초 원리는 자화의 방향을 기초한 이진 데이터, 즉 "0"과 "1"의 정보의 저장이다. 이것은 왜 자기 데이터가 비휘발성이고 자기장에 의해서 영향을 받을때까지 변하지 않는 가를 보여준다.
데이터를 자기저항 메모리 요소(10)에 저장 또는 기록하는 것은 자기장을 인가함으로써 달성되고, 이에 의해 자유 층(12)에서 자기 재료가 2개의 가능한 메모리 상태들중 어느 하나로 자화된다. MRAM-요소(10)의 층상 구조물의 자기 필름들 모두(11,12)가 동일한 방위(평행한)로 자화되는 경우 데이터는 2개의 이진 값들, 즉 "0"를 취하고, 다른 한편으로는 MRAM-요소(10)의 층상 구조물의 자기필름들(11,12) 모두가 역 방위(평행하지 않은)로 자화되는 경우 데이터는 다른 2진 값, 즉 "1"을 취한다. 자기 구조물에 대하여 외부에 놓인 전류 라인들(워드 라인들 14,14a,14b,14c 및 비트 라인들 15,15a,15b,15c)을 통해서 전류를 통과시킴으로써, 자기장이 형성된다. 2개의 자기장 성분들은 선택된 메모리 요소(10s)와 다른 비선택된 메모리 요소들(10)을 구별하는데 사용된다.
데이터 판독은 자기장이 인가되는 경우에 자기 메모리 요소(10)에서의 저항 변화를 감지하는 것으로서 달성된다. 방위가 평행인지 아닌지에 따라 적층 구조물(11,12,13)의 저항이 변하는 것을 이용함으로써, 상기 장치는 데이터의 이진 값들, 즉 "0" 또는 "1"을 식별할 수 있다. 전류 라인들(워드 라인들)을 통해서 자기 구조물 외부로 전류를 통과시키거나 또는 자기 구조물들 자체(비트 라인(15)과 센스 라인들(sense lines,16)을 경유하여)를 통해서 전류를 통과시킴으로써, 판독에 필요한 자기장이 조성된다. 선택된 메모리 요소(10)의 판독은, 다른 메모리 요소들(10)을 통해서 전류가 은밀히 유동하는 것을 피하기 위해, 비어(21)를 통해서 연결된 일련의 트랜지스터(17)를 통해서 수행된다.
대부분의 공통적인 MRAM 디자인은 도 1(a) 및 1(b)에 도시된 바와 같이 1T1MTJ(1 MTJ 메모리 요소(10)당 1 트랜지스터 (17))이다. 다수의 메모리 요소들(10)을 포함하는 메모리 어레이(20)는 자기 터널 접합(MTJ) 메모리 요소(10)의 아래와 위에 각각 위치하는 2개의 금속 층들 내로 분리하여 패턴된 직각의 비트 라인들(15a,15b,15c) 및 워드 라인들(14a,14b,14c)을 포함한다. 비트 라인들(15a,15b,15c)은 메모리 요소들(10)의 자화곤란 축(hard axis)에 대하여 평행하고 자화용이 축에 자기장을 형성하는 반면에, 워드 라인들(14a,14b,14c)은 자화곤란 축(hard axis)에 자기장을 형성한다. 몇몇 디자인에 있어서, 이러한 관계는 역전 가능하다. 즉, 비트 라인들(15)은 자화곤란 축(hard axis)에 자기장을 형성하고, 워드 라인들(14)은 자화용이 축에 자기장을 형성한다. 선택된 메모리 요소(10)에 대한 기록은 선택된 메모리 요소(10)에서 교차하는 각각의 비트 라인(15b)과 워드 라인(14a)을 통해서 전류 펄스들을 동시에 인가함으로써 수행된다. 결과적인 자기장의 방향은 메모리 요소(10)의 자유 층(12)의 자화용이 축에 대하여 45도 각도를 이룬다. 이 각도에서, 자유 층(12)의 스위칭 필드(switching field)는 최소가 되고, 그리하여 기록은 최소 전류에 의해서 실행될 수 있다.
MRAM 요소들의 결점은 강한 자기장에 대한 의도된 또는 의도되지 않은 노출이 이들을 취약하게 한다는 것이다. 매우 높은 밀도의 MRAM 어레이들(20)은 자기장에 대해 특히 민감하다. 왜냐하면, 아주 작은 MRAM 요소들(10)은, 자유 층들(12)에서 자기 벡터들의 스위칭이나 감지에 따라서, 판독/기록 동작들에 대해 상대적으로 낮은 자기장을 필요로 하기 때문이다. 이러한 자기 벡터들은 외부 자기장들에 의해 쉽게 영향을 받으며, 그러한 외부 자기장들에 의해서 그들의 자기 방위가 변하게 된다.
만일 여분의 외부 자기장이 프로그래밍 동작과정 동안에 존재하면, 하나의 전류 라인을 통해서 유동하는 전류의 자기장이 외부 자기장과 결합하기 때문에 비선택 자기저항 메모리 요소들(10)의 원하지않는 스위칭이 야기되고, 이는 비선택 메모리 요소(10)의 상태를 바꾸기에 충분할 정도로 크다. 또한, 프로그래밍 동작은 외부 자기장에서 기록 윈도의 이동의 결과로서 선택 메모리 요소(10)의 스위칭을 야기하지는 않으며, 만일 외부 자기장이 다른 방향으로 주어지면 전류 라인을 통해서 전류가 유동하면서 생긴 자기장과 반대로 작용한다. 이것은 전류 라인을 통해서 전류를 유동시킴에 의해서 발생된 자기장이 외부 자기장의 존재로 인하여 비선택 메모리 요소(10)를 바람직하지 않게 스위치 하기에 충분하다는 것을 의미하고, 외부 자기장이 존재하지 않는 경우에는 가능하지 않다. 이와는 달리, 만일 외부 자기장이 다른 방향을 가지면, 자기장은 선택된 메모리 요소들(10)의 스위칭을 결과시키는 너무 작으며, 외부 자기장이 존재하지 않는 경우에는 가능하지 않다.
해결책은 메모리 요소들을 외부 필드로부터 차폐시키는 것이다. 자기 차폐는 필드 감소 비율, 즉 1:5 또는 1:10으로 국부적인 자기장을 감소시킨다. 그러므로, 차폐하에서 유효 자기장이 크게 감소하므로, 1:10으로 주어진 제 2 실시 예에서, 즉 MRAM 어레이에 걸친 차폐하의 외부 자기장은 실제적으로 존재하는 외부 자기장 보다 낮은 계수 10이다. 그러나, 차폐는 항상 제한되며, 교란 효과를 갖는 자기저항 메모리 요소(10)의 데이터 층의 근처에서 외부 자기장을 발생시키는 높은 자기장이 인가될 수 있다.
본 출원인에 의해서 출원된 다른 특허출원, 즉 "Data retention indicator for MRAM", "Write-disable option for MRAM operation" 및 "Active field compensation during MRAM-write"에 해법이 제안된 바 있으며, 이들은 여기에서 참조문헌으로서 언급된다. 이러한 해법들은 외부 자기장 값을 측정하기 위해서 자기저항저항 요소(10)의 어레이 또는 그 근처에 자기장 센서를 통합하고, 그 결과에 따라서 자기저항 요소의 억제 프로그래밍과 같은 몇몇 작용을 취하거나, 또는 프로그래밍을 위해서 전류 라인들을 통해서 전류를 유동시키는 단계를 포함한다.
차폐된 MRAM 칩들에 대하여, 이것은 작은 자기장, 즉 10 Oe 이하의 자기장에서 민감한 측정될 자기장 센서의 실행에 대한 문제점을 감소시킨다. 그러나, 작은 자기장을 측정하는 경우에 양호하고 신뢰성 있는 출력 신호를 주는 센서들을 실행하는데는 어려움이 있다.
본 발명의 목적은 매우 민감한 자기장 센서들을 사용함이없이 자기저항 메모리 요소들의 어레이의 근처에서 외부 자기장을 탐지하거나 측정하기 위한 방법 및 장치를 제공하는데 있다.
상기 본 발명의 목적은 본 발명에 따른 방법 및 장치에 의해서 달성된다.
본 발명의 제 1 실시 양태에 따르면, 본 발명은 자기저항 메모리 요소들의 어레이 및 적어도 하나의 자기장 센서 요소를 포함하는 자기저항 메모리 장치를 제공한다. 자기저항 메모리 장치는 적어도 하나의 자기장 센서 요소보다는 외부 자기장으로부터 자기저항 메모리 요소들의 어레이를 차폐시키기 위하여 부분적인 또는 불균일한 차폐수단을 포함한다. 상기 어레이의 차폐와 자기장 센서 요소의 차폐 사이의 차이는 공정변수들을 초과한다. 즉, 적어도 5%, 바람직하게는 적어도 10%의 차폐 차이가 존재하고, 이에 의해 상기 어레이는 적어도 하나의 자기장 요소보다 다소 우수하게 차폐된다.
적어도 하나의 자기장 센서 요소는 제 1 자기장 감소 비율을 갖는 제 1 차폐 수단으로 차폐되고, 자기저항 메모리 요소들의 어레이는 제 2 자기장 감소 비율을 갖는 제 2 차폐수단을 구비하며, 이때 상기 제 2 자기장 감소 비율은 상기 제 1 자기장 감소 비율보다 작다. 상기 제 2 자기장 감소 비율은 상기 제 1 자기장 감소 비율보다 작을 것이다. 이와는 달리, 상기 제 1 자기장 감소 비율은 1:1이 되는데, 이는 적어도 하나의 자기장 센서의 차폐가 이루어지지 않음을 의미한다.
자기저항 메모리 요소들과 적어도 하나의 자기장 센서 요소는 단일 칩상에서 모노리식(monolichically)으로 집적된다. 자기저항 메모리 요소들의 어레이와 적어도 하나의 자기장 센서는 단일 패키지에서 별도의 다이들 상에 놓인다. 그렇지 않으면, 자기저항 메모리 요소들의 어레이와 적어도 하나의 자기장 센서 유니트는 분리된 패키지로 별도의 다이들 상에 위치하게될 것이다.
본 발명의 제 2 실시 양태에 따르면, 본 발명은 자기저항 메모리 요소들의 어레이에 존재하는 외부 자기장을 측정하기 위한 방법을 제공한다. 이 방법은, 제 1 자기장 감소비율을 갖는 제 1 차폐수단으로 자기장 센서 요소를 차폐시키는 단계, 제 2 자기장 감소비율을 갖는 제 2 차폐수단으로 자기장 센서 요소를 차폐시키는 단계, 그리고 상기 제 1 자기장 감소비율과 상기 제 2 자기장 감소비율의 지식을 기초로하여 자기저항 메모리 요소들의 어레이에서 외부 자기장 값을 결정하는 단계를 포함하며, 이때 상기 제 1 자기장 감소비율과 상기 제 2 자기장 감소비율은 서로 다르고, 즉 적어도 5%의 차폐차이를 가진다.
상기 제 2 자기장 감소 비율은 상기 제 1 자기장 감소 비율보다 작을 것이다. (국부적인) 감소된 자기장과 외부 자기장 사이의 관계는 선형적이다. 다시 말해서, 상기 제 1 자기장 감소비율과 상기 제 2 자기장 감소비율은 특별한 외부 자기장 범위에 대하여 일정할 것이다. 상기 제 1 자기장 감소비율은 1:1이 된다.
본 발명의 이러한 특징 및 장점들은 첨부도면을 참조로한 하기의 상세한 설명을 통해서 보다 명백해질 것이다. 본 발명의 상세한 설명은 단지 본 발명의 원리들을 설명하기 위한 예시로서 제시된 것이며, 본 발명의 범위를 한정함이 없이 예시적인 목적으로 주어진 것이다. 참조도면들은 하기의 첨부 도면들에 대한 언급이다.
도 1(a)는 MRAM 프로그래밍 원리를 설명한 것이며, 도 1(b)는 MRAM 판독 원리를 나타낸 것이다.
도 2는 다수의 메모리 요소들 및 수직한 비트 라인들 그리고 워드 라인들을 포함하는 공지된 1T1MTJ MRAM 디자인의 사시도이다. 자기 터널 접합들(MTJ)은 비트 라인들과 워드 라인들의 교차 영역들에 위치한다. MTJs의 바닥 전극들은 비어 들(vias)을 통해서 선택 트랜지스터들에 연결되며, 메모리 요소들을 판독하는 경우에 사용된다.
도 3은 본 발명의 제 1 실시 예에 따라서 비차폐 영역에서 모노리식 방식으로 집적된 자기장 센서를 이용한 부분적인 MRAM 차폐를 나타낸 도면이다.
도 4는 본 발명의 다른 실시 예에 따라서 자기장 센서 영역과 메모리 어레이 영역들에 대하여 불균일 차폐, 즉 각기다른 자기장 감소비율을 갖는 MRAM 칩을 나타낸 도면이다.
각기 다른 도면에 있어서, 동일한 참조부호들은 동일하거나 유사한 요소들을 언급한다.
본 발명은 첨부도면들을 참조하여 특정한 실시 예들에 대하여 설명하지만, 하기의 실시 예들로서 제한받지는 않는다. 첨부 도면들은 설명을 위한 것으로서 본 발명을 제한하지는 않는다. 도면에 있어서, 발명의 요소들 몇몇은 설명을 위해 실제크기가 아닌 과장된 크기로 도시하였다. 본 명세서와 청구범위에서 사용되고 있는 "포함하는(comprising)" 이라는 어구는, 다른 요소들이나 단계들을 배제시키지 않는다. 무한하거나 유한한 물품이 사용되고 이들이 단일 명사로 언급되고 있으나, 이것은 다수의 요소들은 배척된다는 것을 의미하지는 않는다.
또한, 명세서와 청구범위에서 사용되고 있는 제 1, 제 2 등과 같은 표현은 순차적이거나 연대순을 설명하기 위하여 유사한 요소들을 구별할 목적으로 사용한 것으로서 필수적인 것은 아니다. 사용된 용어들은 적절한 상황하에서는 교체가능하고, 여기에서 설명된 본 발명의 실시 예들은 설명한것 이외의 다른 순서들에 따라 동작될 수 있다.
또한, 명세서와 청구범위에서 사용되고 있는 상부, 하부, 위, 아래 등과 같은 표현은 설명을 목적으로 사용된 것으로서 상대적인 위치들을 설명하는데 있어서 필수적인 것은 아니다. 사용된 용어들은 적절한 상황들에서는 교체가능하며, 여기에서 설명된 본 발명의 실시 예들은 설명한것 이외의 다른 방향들에 따라 동작될 수 있다.
본 발명은, 외부 자기장이 존재하는 동안에 자기저항 메모리 요소의 잘못된 프로그래밍의 가능성을 줄이거나 또는 이를 방지하기 위하여 사용될 수 있고 자기저항 메모리 요소들의 어레이의 근처에서 외부 자기장을 탐지하거나 측정하기 위한 방법을 제공한다. 대응하는 자기저항 메모리 장치가 또한 제공된다.
본 발명에 따른 자기저항 메모리 장치(30)는, 도 3에 도시된 바와 같이, 자기저항 메모리 요소(10)의 어레이(20) 및 자기장 센서 유니트(31)를 포함한다.
자기저항 메모리 요소(10)의 어레이(20)는 열과 행으로서 국부적으로 조직된다. 본 명세서를 통해서 사용되는 용어 "수평" 및 "수직"은 좌표계를 제공하기 위해서 사용된 것으로서, 단지 설명을 위해 사용되는 것이다. 그러나, 이들은 장치의 실제적인 물리적 방향을 언급하는데 있어서 필요하지는 않다. 또한, "열(rows)"과 "행(column)"은 서로 연결될 어레이 요소들의 세트를 설명하는데 사용된다. 연결은 열과 행들의 데카르트 어레이(Cartesian array)의 형태로 이루어지지만, 본 발명은 이것으로서 제한되지는 않는다. 해당 기술분야의 숙련된 당업자들이 이해하는 바와 같이, 행과 열은 쉽게 교환될 수 있고, 본 명세서에서 이러한 용어들은 교환가능하다. 또한, 비 데카르트(non-Cartesian) 어레이들이 구성될 수 있고, 이는 본 발명의 범위 내에 속한다. 따라서, 용어 "열"과 "행"은 폭넓게 해석되어야 한다. 이러한 폭넓은 해석을 용이하게 하기 위하여, 술어 "열과 행으로 국부적으로 조직된(logically organized in rows and columns)"이 사용된다. 이것은 메모리 요소들의 세트들이 지형학적으로 선형 내부교차 방식으로 서로 연결된다는 것을 의미하나, 물리적 또는 지형학적 배열이 그렇게 필요한 것은 아니다. 예를 들면, 열은 원형이고 행은 이러한 원의 반경이 되며, 원과 반경은 본 발명에서는 열과 행에서 "국부적으로 조직된"으로서 기술된다. 또한, 다양한 라인들의 특정 이름, 즉 비트 라인과 워드 라인, 또는 열 라인과 행 라인은 설명을 용이하게 하고 특정 기능을 언급하기 위하여 사용되며, 단어들의 이러한 특별한 선택은 본 발명을 제한하지 않는다. 이러한 용어들은 모두 여기에서 설명하는 특정 구조물을 보다 양호하게 이해할 수 있도록 하기 위한 것이며, 발명을 제한하지는 않는다.
자기장 센서 유니트(31)는 메모리 어레이(20)의 이웃에서 외부 자기장을 탐지하거나 측정하기 위해 제공된다. 탐지되거나 측정된 외부 자기장은 메모리 어레이(20)의 근처 또는 가까이, 즉, 자기장이 어레이의 동작에 영향을 끼칠 수 있는 영역에 있는 외부 자기장이다. 자기장 센서 유니트(31)는 적어도 하나의 아날로그 또는 디지털 자기장 센서 요소(32)를 포함한다. 메모리 어레이(20)의 근처에 있는 자기장은 직접적으로 혹은 간접적으로 다양한 방식으로 측정될 수 있다.
자기장 센서 유니트(31)는 자기저항 메모리 요소들(10), 즉 MRAM IC를 포함하는 회로에 추가될 소정 형식의 자기장 센서 요소(32)를 포함할 수 있다. 바람직하게는, 자기장 센서 유니트(31)는 자기저항 메모리 어레이(20) 내로 집적된다. 예를 들면, 자기장 센서(31)는 자기장 강도를 감지하고 이러한 강도변화에 따라 출력으로서 전압을 생성하는 고체 상태 반도체 센서인 홀 센서(Hall sensor)가 될 수 있다.
그러나, MRAM 요소(10)를 포함하는 자기저항 메모리 어레이(20)의 경우에 있어서, 어레이(20)에서 MRAM 요소(10)로서 동일한 스택(stack) 성분과의 자기 터널 접합으로서 자기장 센서 요소(32a)를 사용하는 것이 바람직하다. 또한, MRAM 요소들(10) 그자체, 또는 메모리 요소들로서 사용되지 않은 추가적인 MRAM 요소들이 국부적인 외부 교란 필드를 모니터하기 위한 자기장 센서 요소들(32)로서 기능할 수 있다.
자기장 센서 요소(32)로서 MRAM 요소의 쌍안정 자화 구성으로 인하여, 이들은 작은 자기장에 대해 특별히 민감하지 않다. 이들이 자기장에 의해서 상당히 영향을 받자마자, 데이터를 포함하는 MRAM 요소들(10)은 교란 필드(disturbing field)에 의해서 이미 영향을 받을 위험성이 있다. 그러므로, 본 발명의 일 실시 양태에 따르면, 자기저항 메모리 요소(10)와 자기장 센서 유니트(31)는 각기다른 정도로 차폐된다. 자기저항 메모리 요소(10)는 자기장 센서 유니트(31) 보다는 우월하게 외부 자기장으로부터 차폐된다. 차폐에서의 차이는 적어도 5% 내지 10%로 나타난다. 차폐에서의 최소 차이는, 칩 상의 국부적인 차폐 요소에서의 가능한 변 수들, 즉 층 두께, 재료 성분, 자기 도메인 구조등의 공정 변수들의 결과로서 나타나는 유효한 변수들을 극복해야만 한다. 이것은 측정된 외부 자기장 값이 자기저항 메모리 요소(10)의 어레이(20)에 실제로 존재하는 외부 자기장 값보다 크게 나타나게 한다. 그러나, 자기 차폐의 감소 비율의 지식을 기초로하여 자기장 감소 비율만큼 국부적인 교란 외부 자기장의 차폐가 감소됨에 따라서, 차폐하의 유효 자기장은 MRAM 어레이(20) 상에서 자기장 센서 유니트(31)에 의해서 측정된 자기장 값으로부터 결정될 수 있다.
어레이(20)와 자기장 센서 유니트(31)가 각기다른 정도로 차폐되는 것은 자기저항 메모리 장치(30), 예를 들면 자기저항 메모리 요소(10)의 어레이(20)와 자기장 센서 유니트(31)를 포함하는 MRAM 칩에 대한 부분적인 차폐를 실행함으로서 얻어질 것이다. 예로서, 도 3에 도시된 바와 같이, 부분적인 자기장 차폐 수단(33)이 제공되는데, 이는 부분적으로 자기 차폐된다. 즉, 자기저항 메모리 장치(30)의 코너들중 하나는 차폐되지 않는다. 이러한 비차폐 위치에 있어서, 예를 들면 다수의 자기장 센서 요소들(32)을 포함하는 자기장 센서 유니트(31)가 실행된다. 이러한 방식으로, 자기장 센서 요소(32)는 자기저항 메모리 요소(10)의 어레이(20)의 근처에 존재하는 외부 자기장의 실제적인 값을 측정하는 반면, 어레이(20)에 의해서 느껴지는 외부 자기장은 차폐의 자기장 감소 비율에 따라 낮아진다. 예를 들면, 외부 자기장은 자기장 값(H)을 가지며, 차폐의 자기장 감소 비율은 1:x이다. 그러므로, 자기장 감소 비율의 수치는 0(무한 차폐) 내지 1(차폐 없음)이고, 메모리 요소(10)에 의해서 감지된 외부 자기장은 H/x와 동등하다. 측정된 자기장(H) 및 본 발명에 따른 소정의 자기저항 장치에 대하여 알려진 자기장 감소비율 1:x로부터, 어레이(20)에서의 외부 자기장이 결정될 수 있다.
본 발명의 제 2 실시 예에 있어서, 도면에는 도시되지 않았지만, 자기저항 메모리 요소(10)가 위치하는 곳에서 예를 들면 구동회로(자기장 센서 유니트(31)를 포함)와 같은 다른 회로에는 해당사항 없이 자기저항 메모리 어레이(20)만이 차폐된다.
본 발명의 제 3 실시 예에 있어서, 도 4에 도시된 바와 같이, 본 발명에 따른 자기저항 메모리 장치(30)는 불균일하게 차폐될 수 있다. 이것은 적어도 하나의 자기장 센서 요소(32)를 포함하는 자기장 센서 유니트(31)가 제 1 자기장 감소 비율, 즉 1:2를 갖는 제 1 차폐 수단(40)에 의해서 차폐되고, 메모리 어레이(20)는 제 2 자기장 감소 비율, 즉 1:10을 갖는 제 2 차폐 수단(41)에 의해서 차폐되는 것을 의미한다. 본 발명에 따르면, 제 2 자기장 감소 비율은 제 1 자기장 감소비율보다 작다.
이러한 실시 예는 자기장 센서 요소(32)로부터 얻어진 자기장 값으로부터 차폐된 자기저항 메모리 어레이(20)에서의 자기장 값으로의 자기장값 변환에서 상당한 유연성이 있다는 장점을 갖는다. 상기한 실시 예에 있어서, 변환 요소 1:5가 얻어질 수 있다. 이러한 옵션은 메모리 어레이(20)의 자기장 감소 비율에도 상관없이 특정한 자기장 범위에 대하여 자기장 센서 유니트(31)의 센서 특성들을 조절하기 위해서 실행될 수 있다.
본 발명의 다른 실시 예에 있어서, 자기저항 메모리 어레이(20)의 메모리 셀(10)과 동일한 기초 셀을 사용하는 데이터 보유 표시계(여기에서는 참조문헌으로서 기재한 것으로서 "Data retention indicator for MRAM"라는 발명의 명칭으로 본 출원인이 본 출원과 동일날짜로 출원한 특허출원을 참조할 것)는 각기 다른 변환 인수, 다시 말해서 기초 셀과 자기저항 메모리 어레이(20)의 불균일 차폐를 사용하여 실행될 수 있다. 데이터 보유 표시기가 메모리 어레이(20)와 비교하여 높은 외부 자기장에 노출된다는 사실로 인하여, 메모리 어레이(20)에서 데이터 보유 상태가 검색될 수 있다. 예를 들면, 차폐 인수에서의 작은 차이, 즉 10%는 메모리 어레이의 데이터 보유를 충분히 만족스런 정확도, 즉, 메모리 어레이(20)에서 메모리 요소(10)의 표준 편차(σ)로 스위칭 필드 분포의 6-값에서 R를 나타낼 수 있게 한다.
자기저항 메모리 장치(30)를 이용한 자기장 센서 유니트(31)를 집적하기 위한 다른 방법은 본 발명의 범위 내에서 포함되며, 하기에서 몇가지 실시예들이 설명된다.
(1) 첫번째 방식은, 자기저항 칩 상에 자기 센서 유니트(31)를 소위 모노리식(monolithic) 집적방식으로 집적하는 것이다. 그러므로, 센서 유니트(31)는 메모리 어레이(20)에 대하여 매우 근접하게 되고, 메모리 어레이(20)에서 어느정도는 포함될 가능성이 있다. 센서 유니트(31)는 도 3에 도시된 바와 같이 칩의 코너에 위치될 수 있다. 차폐는 센서 유니트(30)에 대한 것과 메모리 어레이(20)에 대한 것이 다르며, 그리하여 자기저항 메모리 장치(30)에 걸쳐서 불균일한 차폐가 이루어진다. 센서 유니트(31)에 대한 차폐는 필수적으로 존재하는 것은 아니며, 그러므 로 부분적인 차폐가 실행된다.
(2) 두번째 방식은, 하이브리드 방식이다. 센서는 더이상 MRAM 칩상에 놓이지 않으며, 예를 들어 실리콘으로 이루어진 기판 조각상에 놓이는 것이 바람직하다. 기판상에는 MRAM이 위치하고, 큰 장치나 SoC(시스템-온-칩) 내에 내장형 MRAM(e-MRAM)이 위치한다. 특히 센서 영역에서 각기 다른 기능의 실행에 높은 비용이 들어가기 때문에, "수평" 집적의 경향이 있고, 시스템-인-패키지(system-in-package)에서는 각기 다른 다이들이 단일 패키지 내로 결합 된다. 여기에서의 제안은 하나의 단일 패키내 내에 2개의 칩들이 결합되는 것이다. 즉, 자기저항 어레이(20)와 제 2 칩을 포함하는 제 1 칩이 위치한다. 그 위에는 적어도 하나의 자기장 센서 요소(32)가 위치한다. 그와 같이 하는 이유중의 하나는 자기저항 메모리 칩이 자기 센서 유니트(31)에 대해서는 요구되지 않는 높은 수준의 차폐를 요구할 수 있다. 다시 말해서, 다른 수준의 차폐를 하이브리드 방식으로 요구하는 기능들을 결합시키기에 경제적이다.
(3) 마지막 방식은, 분리하여 포장된 2개의 각기 다른 칩들을 간단히 사용하는 방식을 이용한다. 그렇게 하는 한가지 이유는, MRAM 칩이 높은 수준의 차폐를 요구하기 때문으로, 이것이 센서에 대해서는 요구되지 않는다. 센서 신호를 공급하기 위해서 AM 칩 상에 있는 하나 또는 그 이상의 여분의 핀들이 필요하다.
적어도 하나의 자기장 센서 요소(32)는 자기저항 어레이(20)의 근처에서 자기장의 2D 표시를 제공한다. 자기장 센서(32)와 어레이(20) 사이의 거리는 자기저항 메모리 어레이(20)가 측정되는 곳에 자기장이 존재하도록 설정된다. 대부분 거 리가 먼 자기장을 다루기 때문에 길이의 크기조건은 완화된다. 상기한 바와 같이 집적도의 수준에 의존하여, 각기다른 거리들이 사용된다. 온-칩(on-chip) 실행에 있어서, 자기장 센서 요소(32)는 자기저항 메모리 어레이(20)에 대하여 가능한한 가까이 위치하거나 아니면 1cm의 거리만큼 차폐되지 않는다. 단일 패키지에서의 하이브리드 실행에 대하여, 거리는 1cm만큼 설정되고, 다른 패키지들에 대해서는 적어도 하나의 센서 요소(32)와 자기저항 메모리 어레이(20)가 서로 근접하도록, 즉 이웃하여 위치하도록 또는 자기저항 메모리 어레이(20)의 상부에 적어도 하나의 센서(32)가 놓이도록 위치한다.
상기한 집적 타입의 모두에 있어서, 자기장 센서(32) 출력은 자기저항 메모리 어레이(20)의 위치에서 국부적인 외부 자기장의 직접적인 신호 표시로서 사용된다. 자기 차폐(40,41)의 자기장 감소 비율 및 서로간에 선형 또는 고정된 관계와 같은 그들의 관계의 지식을 기초로하여, 자기저항 메모리 어레이(20) 위의 차폐(41) 하에서 유효 자기장이 결정될 수 있다.
상기에서는 비록 바람직한 실시 예들, 특정한 구성 및 재료들을 본 발명에 따른 장치들에 대하여 설명하였지만, 해당기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 자기저항 메모리 요소(10)의 어레이(20)와 적어도 하나의 자기장 센서 요소(32)를 포함하는 자기저항 메모리 장치(30)로서,
    상기 적어도 하나의 자기장 센서 요소(32)와는 적어도 5%의 차폐차이만큼 다르게 상기 자기저항 메모리 요소(10)의 어레이(20)를 외부 자기장으로부터 차폐하기 위한 부분적인 또는 불균일한 차폐 수단(33;40,41)
    을 포함하는 것을 특징으로 하는 자기저항 메모리 장치.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 자기장 센서 요소(32)는 제 1 자기장 감소 비율을 갖는 제 1 차폐수단(40)에 의해서 차폐되고, 상기 자기저항 메모리 요소(10)의 어레이(20)는 제 2 자기장 감소 비율을 갖는 제 2 차폐수단(41)을 구비하며, 이때 상기 제 2 자기장 감소비율은 상기 제 1 자기장 감소비율보다 작은 것을 특징으로 하는 자기저항 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 자기장 감소비율은 1:1인 것을 특징으로 하는 자기저항 메모리 장 치.
  4. 제 1 항에 있어서,
    상기 자기저항 메모리 요소(10)의 어레이(20)와 상기 적어도 하나의 자기장 센서 요소(32)는 단일 칩상에서 모노리식(monolichically) 방식으로 집적되는 것을 특징으로 하는 자기저항 메모리 장치.
  5. 제 1 항에 있어서,
    상기 자기저항 메모리 요소(10)의 어레이(20)와 상기 적어도 하나의 자기장 센서 요소(32)는 단일 패키지(package)에서 별도의 다이상에 위치하는 것을 특징으로 하는 자기저항 메모리 장치.
  6. 제 1 항에 있어서,
    상기 자기저항 메모리 요소(10)의 어레이(20)와 상기 적어도 하나의 자기장 센서 요소(32)는 별도의 패키지에서 별도의 다이상에 위치하는 것을 특징으로 하는 자기저항 메모리 장치.
  7. 자기저항 메모리 요소(10)의 어레이(20)에 존재하는 외부 자기장의 측정방법으로서,
    제 1 자기장 감소 비율을 갖는 제 1 차폐수단(40)을 이용하여 자기장 센서 요소(32)를 차폐시키는 단계;
    상기 제 1 자기장 감소 비율과의 차이가 적어도 5%인 제 2 자기장 감소 비율을 갖는 제 2 차폐수단(41)을 이용하여 상기 자기저항 메모리 요소(10)의 어레이(20)를 차폐시키는 단계; 그리고
    상기 제 1 자기장 감소 비율과 상기 제 2 자기장 감소 비율의 지식을 기초로하여 상기 자기저항 메모리 요소(10)의 어레이(20)에서 상기 외부 자기장 값을 결정하는 단계
    를 포함하는 것을 특징으로 하는 외부 자기장의 측정방법.
  8. 제 7 항에 있어서,
    상기 제 2 자기장 감소 비율은 상기 제 1 자기장 감소 비율 보다 작은 것을 특징으로 하는 외부 자기장의 측정방법.
  9. 제 7 항에 있어서,
    상기 제 1 자기장 감소 비율과 상기 제 2 자기장 감소 비율 사이의 관계가 외부 자기장 범위에 대하여 일정한 것을 특징으로 하는 외부 자기장의 측정방법.
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