KR20070000216A - 비휘발성 메모리 셀 및 그 제조방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자의 플로팅 게이트와 컨트롤 게이트 간의 접촉면적을 증대시켜 커플링비를 증가시킬 수 있는 비휘발성 메모리 셀 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는, 기판과, 상기 기판에 형성된 소자분리막과, 상기 소자분리막 사이의 상기 기판에 형성된 터널 산화막과, 상기 터널 산화막 상에 요(凹)부 형태로 형성된 플로팅 게이트와, 상기 플로팅 게이트 및 상기 소자분리막 상부의 단차를 따라 형성된 유전체막과, 상기 유전체막 상부에 형성된 컨트롤 게이트를 포함하는 비휘발성 메모리 셀을 제공한다.
Description
본 발명은 비휘발성(Non-volatile) 메모리 셀 및 그 제조방법에 관한 것으로, 특히, 플래시(FLASH) 메모리 셀 및 그 제조방법에 관한 것이다.
반도체 메모리 소자는 휘발성 메모리 소자 및 비휘발성 메모리 소자로 구분할 수 있다. 휘발성 메모리 소자는 전원공급이 차단되면, 메모리 소자의 데이타를 소실하는 메모리 소자로서, DRAM(Dynamic Random Access Memory) 소자 및 SRAM(Static RAM) 소자 등이 있다. 비휘발성 메모리 소자는 전원공급이 차단되더라도 메모리 소자의 데이타를 유지하는 기억소자, 예컨대 EEPROM 소자, 플래시(FLASH) 소자 등이 있다.
EEPROM 소자 및 플래시 메모리 소자와 같은 비휘발성 메모리 소자의 셀 구조는 단순 적층 구조의 ETOX(EPROM Tunnel Oxide) 셀과 1셀당 2개의 트랜지스터 구조의 채널분리(split gate)형 셀로 구분된다. 이러한 셀 구조를 갖는 비휘발성 메모리 소자에서 프로그램(program) 동작은 F-N 터널링(Fowler-nordheim tunneling) 방식과 열전자 주입(hot electron injection) 방식에 의해 이루어진다. F-N 터널링 방식은 터널 산화막으로 고전계를 인가하여 전자가 기판으로부터 플로팅 게이트로 주입됨으로써 프로그램 동작이 수행되도록 하는 방식이다. 열전자 주입방식은 드레인 부근의 채널영역에서 발생한 열전자(hot electron)가 플로팅 게이트에 주입됨으로써 프로그램 동작이 수행되도록 하는 방식이다. 한편, 비휘발성 메모리 소자의 소거(erase) 동작은 프로그램 동작을 통해 플로팅 게이트에 주입된 전자를 기판 또는 소오스로 방출시킴으로써 이루어진다.
그러나, 상기와 같은 종래기술에 따른 비휘발성 메모리 소자의 셀 구조에서는 고집적화에 따라 플로팅 게이트와 컨트롤 게이트 간의 접촉면적이 감소하여 플로팅 게이트와 컨트롤 게이트 간의 커플링비(coupling ratio)가 감소되는 문제점이 발생한다. 따라서, 낮은 전압에서는 프로그램 동작이 이루어지지 않는 문제점을 유발한다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비휘발성 메모리 소자의 플로팅 게이트와 컨트롤 게이트 간의 접촉면적을 증대시켜 커플링비를 증가시킬 수 있는 비휘발성 메모리 셀 및 그 제조방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판과, 상기 기판에 형성된 소자분리막과, 상기 소자분리막 사이의 상기 기판에 형성된 터널 산화막과, 상기 터널 산화막 상에 요(凹)부 형태로 형성된 플로팅 게이트와, 상기 플로팅 게이트 및 상기 소자분리막 상부의 단차를 따라 형성된 유전체막과, 상기 유전체막 상부에 형성된 컨트롤 게이트를 포함하는 비휘발성 메모리 셀을 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계와, 상기 패드 질화막, 상기 패드 산화막 및 상기 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되는 소자분리막을 형성하는 단계와, 상기 패드 질화막을 제거하는 단계와, 상기 패드 산화막 상부로 돌출된 상기 소자분리막의 양측벽과 상기 패드 산화막의 표면을 따라 플로팅 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 셀 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 1은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀을 도시한 단면도이다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀은 기판(10)과, 기판(10)에 형성된 소자분리막(15)과, 소자분리막(15) 사이의 기판(10)에 형성된 터널 산화막(11, 여기서는 패드 산화막으로 형성됨)과, 터널 산화막(11) 상에 요(凹)부 형태로 형성된 플로팅 게이트(19a)와, 플로팅 게이트(19a) 및 소자분리막(15) 상부의 단차를 따라 형성된 유전체막(21)과, 유전체막(21) 상부에 형성된 컨트롤 게이트(22)를 포함한다.
여기서, 소자분리막(15)은 상부 양측부가 측면방향으로 일정 두께 리세스(recessed)되어 형성되고, 이때 플로팅 게이트(19a)는 리세스된 부분의 소자분리막(15) 상부와 터널 산화막(11) 상에 걸쳐 형성된다. 이로써, 플로팅 게이트(19a)의 면적이 측면방향으로 증가된다.
즉, 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀은 기판(10)에 형성된 터널 산화막(11) 상에 요부 형태의 플로팅 게이트(19a)를 형성함으로써, 플로팅 게이트(19a)의 노출 면적을 증가시킨다. 이에 따라, 컨트롤 게이트(22)와 플로팅 게이트(19a) 간의 접촉면적이 증가되므로, 이들 간의 커플링비를 증가시킬 수 있다.
도 2 내지 도 10은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀의 제조공정을 도시한 공정단면도들이다.
먼저, 도 2에 도시된 바와 같이, 반도체 기판(10) 상에 기판(10) 상부 표면의 결정 결함 억제 또는 표면처리를 위하여 패드 산화막(11)을 형성한다. 패드 산화막(11)은 건식 또는 습식 산화 방식으로 형성한다. 예컨대, 건식 산화 방식을 이용하는 경우에는 순수한 산소를 산화기체로 사용하여 기판(10)을 약 1200℃의 온도에서 가열하고, 습식 산화 방식을 이용하는 경우에는 수증기와 같은 산화기체 내에서 기판(10)을 대략 900 내지 1000℃의 온도에서 가열한다.
이어서, 패드 산화막(11) 상에 패드 질화막(12)을 증착한다. 패드 질화막(12)은 저압화학기상증착방식(LPCVD : Low Pressure Chemical Vapor Deposition)을 이용하여 증착한다.
이어서, 도 3에 도시된 바와 같이, 패드 질화막(12) 상에 소정의 포토레지스트 패턴(13)을 형성하여, 이를 식각마스크로 이용한 식각공정을 실시함으로써, 패드 질화막(12), 패드 산화막(11) 및 기판(10)을 식각한다. 이로써, 기판(10)의 일부 영역을 노출시키는 트렌치(14)가 형성된다. 이때, 포토레지스트 패턴(13)은 포토리소그래피(photolithography) 공정을 통해 형성하는데, 식각공정시 포토레지스트 패턴(13)을 식각마스크로 이용하는 대신 하드마스크 스킴(scheme)을 통해 형성된 하드마스크 패턴(미도시)을 식각마스크로 이용할 수도 있다.
이어서, 도 4에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(13, 도 3 참조)을 제거한다.
이어서, 트렌치(14, 도 3 참조)가 매립되도록 HDP(High Density Plasma) 산화막을 증착한다. 이때, HDP 산화막은 트렌치(14) 내부를 충분히 매립하면서 패드 질화막(12)의 상부 표면 위까지 충분히 증착되는 정도의 두께로 증착하고 트렌치(14) 내에 보이드(void)가 발생되지 않도록 매립한다.
이어서, CMP(Chemical Mechanical Polishing) 공정을 실시하여 HDP 산화막을 평탄화함으로써, 트렌치(14)가 매립되는 소자분리막(15)이 형성된다. 이때, CMP 공정은 패드 질화막(12)이 노출될 때까지 진행하는 것이 바람직하다.
이어서, 도 5에 도시된 바와 같이, 패드 질화막(12, 도 4 참조)을 제거한다. 일례로, 인산(H3PO4)용액을 사용한 스트립 공정을 이용하여 제거한다. 패드 질화막(12)의 제거로 인해 소자분리막(15)과 패드 산화막(11) 간에는 단차가 발생한다.
이어서, 도 6에 도시된 바와 같이, 습식식각공정(17)을 실시하여 소자분리막(15) 상부의 양측부를 측면 방향으로 일정 두께 리세스시킨다. 이로써, 소자분리막(15) 간의 간격이 도 5의 W1에 비하여 W2로 넓어진다. 이는 결국, 후속공정을 통해 형성될 플로팅 게이트(19a, 도 8 참조)의 형성 폭을 증가시킨다.
이어서, 도 7에 도시된 바와 같이, 양측부가 리세스된 소자분리막(15)과 패드 산화막(11) 상부의 단차를 따라 플로팅 게이트용 전극물질(19)로 폴리 실리콘을 증착한다. 이때, 폴리 실리콘은 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LPCVD 방식으로 증착한다.
또한, 여기서 패드 산화막(11)을 제거한 후 습식산화공정을 실시하여 별도로 터널 산화막(미도시)을 형성할 수도 있다. 그러나, 여기서는 별도의 터널 산화막 형성공정을 생략하고 패드 산화막(11)을 터널 산화막으로 사용한다.
이어서, 도 8에 도시된 바와 같이, 플로팅 게이트용 전극물질(19, 도 7 참조) 상부에 감광막(20)을 도포한다.
이어서, 에치백(etch-back) 공정을 실시하여 감광막(20) 및 플로팅 게이트용 전극물질(19)을 식각한다. 이때, 에치백 공정은 소자분리막(15)이 노출될 때까지 실시하여, 소자분리막(15) 상부로 노출된 플로팅 게이트용 전극물질(19) 및 감광막(20)을 제거한다. 이로써, 패드 산화막(11)을 포함한 소자분리막(15)의 일부영역 상에 요부 형태의 분리된 플로팅 게이트(19a)가 형성된다.
이어서, 도 9에 도시된 바와 같이, 스트립 공정을 실시하여 잔류하는 감광막(20, 도 8 참조)을 제거한다.
이어서, 습식식각공정을 실시하여 플로팅 게이트(19a) 사이로 돌출된 소자분리막(15)을 일정 깊이 리세스시킨다. 이로써, 소자분리막(15)의 돌출부와 접하던 플로팅 게이트(19a)의 측벽이 노출되면서 플로팅 게이트(19a)의 노출면적이 증가하여 커플링비를 증가시킬 수 있다.
이어서, 도 10에 도시된 바와 같이, 요부 형태의 플로팅 게이트(19a)를 포함한 전체 구조 상부의 단차를 따라 유전체막(21)을 형성한다. 이때, 유전체막(21)은 산화막/질화막/산화막 형태의 구조, 즉 ONO(SiO2/Si3N4/SiO2) 구조로 형성하는 것이 바람직하다. 유전체막(21)의 산화막은 우수한 내아과 TDDB(Time Dependent Dilectric Breakdown) 특성이 우수한 SiH2Cl2(dichlorosilane; DCS)와 H2O 가스를 소스가스로 이용하여 고온산화막(HTO; High Temperature Oxide)으로 형성한다. 또한, 유전체막(21)의 질화막은 반응가스로서 NH3와 SiH2Cl2가스를 이용하여 형성한다.
이어서, 유전체막(21) 상부에 컨트롤 게이트(22)를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 비휘발성 메모리 셀의 터널 산화막 상에 요부 형태의 플로팅 게이트를 형성함으로써, 플로팅 게이트의 노출 면적을 증가시킨다. 이에 따라, 컨트롤 게이트와 플로팅 게이트 간의 접촉면적이 증가되므로, 이들 간의 커플링비(coupling ratio)를 증가시킬 수 있다. 따라서, 저전압에서도 프로그램(program) 동작이 용이하게 이루어질 수 있게 된다.
도 1은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀을 도시한 단면도.
도 2 내지 도 10은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 셀 제조공정을 도시한 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 11 : 패드 산화막
12 : 패드 질화막 13 : 포토레지스트 패턴
14 : 트렌치 15 : 소자분리막
17 : 습식식각공정 19 : 플로팅 게이트용 전극물질
19a : 플로팅 게이트 20 : 감광막
21 : 유전체막 22 : 컨트롤 게이트
Claims (8)
- 기판;상기 기판에 형성된 소자분리막;상기 소자분리막 사이의 상기 기판에 형성된 터널 산화막;상기 터널 산화막 상에 요(凹)부 형태로 형성된 플로팅 게이트;상기 플로팅 게이트 및 상기 소자분리막 상부의 단차를 따라 형성된 유전체막; 및상기 유전체막 상부에 형성된 컨트롤 게이트를 포함하는 비휘발성 메모리 셀.
- 제 1 항에 있어서,상기 소자분리막은 상부 양측부가 측면방향으로 일정 두께 리세스된 비휘발성 메모리 셀.
- 제 2 항에 있어서, 상기 플로팅 게이트는 리세스된 부분의 상기 소자분리막 상부와 상기 터널 산화막 상에 걸쳐 형성된 비휘발성 메모리 셀.
- 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계;상기 패드 질화막, 상기 패드 산화막 및 상기 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치가 매립되는 소자분리막을 형성하는 단계;상기 패드 질화막을 제거하는 단계; 및상기 패드 산화막 상부로 돌출된 상기 소자분리막의 양측벽과 상기 패드 산화막의 표면을 따라 플로팅 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 셀 제조방법.
- 제 4 항에 있어서,상기 패드 질화막을 제거한 후, 상기 패드 산화막 상부로 돌출된 상기 소자분리막의 양측부를 측면방향으로 일정 두께 리세스시키는 단계를 더 포함하는 비휘발성 메모리 셀 제조방법.
- 제 4 항 또는 제 5 항에 있어서,상기 플로팅 게이트를 형성한 후, 상기 플로팅 게이트 양측의 상기 소자분리막을 일정 깊이 리세스시키는 단계를 더 포함하는 비휘발성 메모리 셀 제조방법.
- 제 4 항 또는 제 5 항에 있어서, 상기 플로팅 게이트를 형성하는 단계는,상기 패드 산화막 상부로 돌출된 상기 소자분리막과 상기 패드 산화막 상부의 단차를 따라 플로팅 게이트용 전극물질을 증착하는 단계;상기 플로팅 게이트용 전극물질 상에 감광막을 도포하는 단계;상기 소자분리막 상부로 노출된 상기 감광막 및 상기 플로팅 게이트용 전극물질을 식각하는 단계; 및상기 감광막을 제거하여 상기 플로팅 게이트를 분리시키는 단계를 포함하는 비휘발성 메모리 셀 제조방법.
- 제 7 항에 있어서,상기 감광막 및 상기 플로팅 게이트용 전극물질을 식각하는 단계는 에치백공정을 이용하는 비휘발성 메모리 셀 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100885383B1 (ko) * | 2007-09-27 | 2009-02-23 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| US7968405B2 (en) | 2007-02-15 | 2011-06-28 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and methods of manufacturing the same |
| CN102209917A (zh) * | 2008-11-14 | 2011-10-05 | Lg化学株式会社 | 层压制品 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7968405B2 (en) | 2007-02-15 | 2011-06-28 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and methods of manufacturing the same |
| KR100885383B1 (ko) * | 2007-09-27 | 2009-02-23 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| CN102209917A (zh) * | 2008-11-14 | 2011-10-05 | Lg化学株式会社 | 层压制品 |
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